CN113054023A - 铁电场效应晶体管和形成半导体结构的方法 - Google Patents

铁电场效应晶体管和形成半导体结构的方法 Download PDF

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Abstract

铁电场效应晶体管包括半导体衬底，该半导体衬底包含在源极区域和漏极区域之间延伸的半导体沟道。铁电栅极介电层设置在半导体沟道上方，并且包括具有电荷俘获带的铁电材料，该电荷俘获带包括由铁电材料的界面陷阱生成的电子态。栅电极位于铁电栅极介电层上，并且配置为通过从栅极偏置电路分别施加导通电压和截止电压来为铁电场效应晶体管提供导通状态和截止状态。导通状态期间的电荷俘获带的能级与半导体沟道的少数电荷载流子的能级偏移。在铁电场效应晶体管的操作期间避免铁电材料中的电荷俘获，从而增大铁电场效应晶体管的耐久性。本发明的实施例还涉及形成半导体结构的方法。

Description

铁电场效应晶体管和形成半导体结构的方法
技术领域
本发明的实施例涉及铁电场效应晶体管和形成半导体结构的方法。
背景技术
铁电材料是当外部电场为零时可以具有自发的非零电极化(即，非零总电偶极矩)的材料。自发电极化可以通过在相反方向施加的强外部电场来逆转。电极化不仅取决于测量时的外部电场，而且还取决于外部电场的历史，因此具有磁滞回线。电极化的最大值称为饱和极化。在不再施加引起饱和极化的外部电场(即，关闭)之后剩余的电极化称为剩余极化。为了达到零极化而需要在剩余极化的相反方向上施加的电场的幅度称为矫顽电场。为了形成存储器器件，通常期望具有高的剩余极化和高的矫顽场。高剩余极化可以增大电信号的幅度。高的矫顽场使存储器器件对于噪声级电场和干扰引起的扰动更稳定。
发明内容
本发明的实施例提供了一种铁电场效应晶体管，包括：半导体衬底，包括在源极区域和漏极区域之间延伸的半导体沟道并且具有第一导电类型的掺杂；铁电栅极介电层，位于所述半导体沟道上方，并且包括具有电荷俘获带的铁电材料，所述电荷俘获带包括由所述铁电材料的界面陷阱生成的电子态；以及栅电极，位于所述铁电栅极介电层上，并且配置为通过从栅极偏置电路分别施加导通电压和截止电压为所述铁电场效应晶体管提供导通状态和截止状态，其中，所述导通状态期间的所述电荷俘获带的能级与所述半导体沟道的少数电荷载流子的能带的能级偏移。
本发明的另一实施例提供了一种形成半导体结构的方法，包括：提供半导体衬底，所述半导体衬底包括具有第一导电类型的掺杂的半导体材料；在所述半导体衬底上方形成层堆叠件，所述层堆叠件从底部到顶部包括电荷俘获带未对准层、铁电栅极介电层和栅电极，所述电荷俘获带未对准层包括介电金属氧化物材料，所述铁电栅极介电层包括铁电材料；以及在所述半导体材料中形成源极区域和漏极区域，其中，半导体沟道在所述层堆叠件下方的所述源极区域和所述漏极区域之间延伸。
本发明的又一实施例提供了一种形成半导体结构的方法，包括：提供半导体衬底，所述半导体衬底包括具有第一导电类型的掺杂的掺杂锗材料部分；在所述掺杂锗材料部分上方形成包括铁电材料的铁电栅极介电层；在所述铁电栅极介电层上方形成栅电极；以及在所述半导体衬底中形成源极区域和漏极区域，其中，包括所述掺杂锗材料部分的半导体沟道在所述铁电栅极介电层下方的所述源极区域和所述漏极区域之间延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的第一实施例的在半导体衬底的上部中形成浅沟槽隔离结构之后的第一示例性结构的顶视图。
图1B是沿着图1A的平面B-B’的第一示例性结构的垂直截面图。
图2A是根据本发明的第一实施例的在沉积栅极堆叠件材料层之后的第一示例性结构的顶视图。
图2B是沿着图2A的平面B-B’的第一示例性结构的垂直截面图。
图3A是根据本发明的第一实施例的在形成栅极堆叠件结构之后的第一示例性结构的顶视图。
图3B是沿着图3A的平面B-B’的第一示例性结构的垂直截面图。
图4A是根据本发明的第一实施例的在形成源极延伸区域、漏极延伸区域和栅极间隔件之后的第一示例性结构的顶视图。
图4B是沿着图4A的平面B-B’的第一示例性结构的垂直截面图。
图5A是根据本发明的第一实施例的在形成深源极区域和深漏极区域之后的第一示例性结构的顶视图。
图5B是沿着图5A的平面B-B’的第一示例性结构的垂直截面图。
图6A是根据本发明的第一实施例的在形成接触件层级介电层和接触通孔腔之后的第一示例性结构的顶视图。
图6B是沿着图6A的平面B-B’的第一示例性结构的垂直截面图。
图7A是根据本发明的第一实施例的在形成接触通孔结构之后的第一示例性结构的顶视图。
图7B是沿着图7A的平面B-B’的第一示例性结构的垂直截面图。
图7C是结合图7A和图7B的第一示例性结构的铁电存储器器件的电路示意图。
图8A是根据本发明的第一实施例的当在栅电极处施加的电压为零时在第一示例性结构中的场效应晶体管中的包括半导体沟道和栅极堆叠件结构的材料堆叠件的能带图。
图8B是根据本发明的第一实施例的当在栅电极处施加的电压是使场效应晶体管导通的正电压时的第一示例性结构中的场效应晶体管中的包括半导体沟道和栅极堆叠件结构的材料堆叠件的能带图。
图9A是当在栅电极处施加的电压为零时通过去除电荷俘获带未对准层的从图8A的材料堆叠件得到的比较示例性材料堆叠件的能带图。
图9B是当在栅电极处施加的电压是使场效应晶体管导通的正电压时的图9A的比较示例性材料堆叠件的能带图。
图10A是根据本发明的第二实施例的在沉积栅极堆叠件材料层之后的第二示例性结构的顶视图。
图10B是沿着图10A的平面B-B’的第二示例性结构的垂直截面图。
图11A是根据本发明的第二实施例的在形成栅极堆叠件结构之后的第二示例性结构的顶视图。
图11B是沿着图11A的平面B-B’的第二示例性结构的垂直截面图。
图12A是根据本发明第二实施例的在形成源极延伸区域、漏极延伸区域和栅极间隔件之后的第二示例性结构的顶视图。
图12B是沿着图12A的平面B-B’的第二示例性结构的垂直截面图。
图13A是根据本发明第二实施例的在形成深源极区域和深漏极区域之后的第二示例性结构的顶视图。
图13B是沿着图13A的平面B-B’的第二示例性结构的垂直截面图。
图14A是根据本发明的第二实施例的在形成凸起的源极区域和凸起的漏极区域之后的第二示例性结构的顶视图。
图14B是沿着图14A的平面B-B’的第二示例性结构的垂直截面图。
图15A是根据本发明的第二实施例的在形成接触件层级介电层和接触通孔腔之后的第二示例性结构的顶视图。
图15B是沿着图15A的平面B-B’的第二示例性结构的垂直截面图。
图16A是根据本发明的第二实施例的在形成接触通孔结构之后的第二示例性结构的顶视图。
图16B是沿着图16A的平面B-B’的第二示例性结构的垂直截面图。
图16C是结合图16A和图16B的第二示例性结构的铁电存储器器件的电路示意图。
图17A是根据本发明的第二实施例的当在栅电极处施加的电压为零时的第二示例性结构中的场效应晶体管中的包括半导体沟道和栅极堆叠件结构的材料堆叠件的能带图。
图17B是根据本发明的第二实施例的当在栅电极处的施加电压是使场效应晶体管导通的正电压时的第二示例性结构中的场效应晶体管中的包括半导体沟道和栅极堆叠件结构的材料堆叠件的能带图。
图18A是当在栅电极处施加的电压为零时的添加界面氧化硅层的从图17A的材料堆叠件得到的比较示例性材料堆叠件的能带图。
图18B是当在栅电极处施加的电压是使场效应晶体管导通的正电压时的图18A的比较示例性材料堆叠件的能带图。
图19是根据本发明的实施例的示出用于形成本发明的第一示例性结构的步骤的第一流程图。
图20是根据本发明的实施例的示出用于形成本发明的第二示例性结构的步骤的第二流程图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个实例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。除非另有明确说明，否则假定具有相同附图标记的每个元件具有相同的材料组分并且具有在相同厚度范围内的厚度。
本发明总体上涉及半导体器件，并且具体地涉及在半导体沟道的导带与铁电栅极介电层的电荷俘获带之间具有未对准层的铁电场效应晶体管(FeFET)及其形成方法。
参考图1A和图1B，示出了根据本发明的第一实施例的第一示例性结构，第一示例性结构包括具有半导体材料层10的半导体衬底8。半导体衬底8可以是其中半导体材料层10可以从前表面延伸至背侧表面的体半导体衬底，或者可以是绝缘体上半导体(SOI)衬底，SOI衬底包括位于半导体材料层10下面的掩埋绝缘体层(未示出)和位于掩埋绝缘体层下面的处理衬底(未示出)。例如，半导体衬底8可以是可商购的单晶体半导体衬底或可商购的绝缘体上半导体衬底。
半导体材料层10可以包括单晶半导体材料或多晶半导体材料。在一个实施例中，整个半导体材料层10可以包括诸如单晶硅的单晶半导体材料。半导体材料层10的半导体材料可以具有第一导电类型的掺杂，第一导电类型可以是p型或n型。半导体材料层10中的第一导电类型的掺杂剂的原子浓度可以在1.0×1014/cm3至3.0×1017/cm3的范围内，但是也可以使用更小和更大的原子浓度。在一个实施例中，半导体材料层10可以基本上由硅和第一导电类型的掺杂剂组成。
浅沟槽隔离结构12可以形成在半导体材料层10的上部中。例如，可以通过在半导体材料层10的顶面上方施加和图案化光刻胶层，以及通过使用各向异性蚀刻工艺将光刻胶层中的图案转印到半导体材料层10的上部中，可以形成穿过半导体材料层10的顶面的深度在50nm至500nm的范围内的浅沟槽。随后可以例如通过灰化去除光刻胶层。可以在浅沟槽中沉积介电材料，并且可以使用诸如化学机械抛光(CMP)工艺的平坦化工艺从包括半导体材料层10的顶面的水平面之上去除电介质的过量部分。填充浅沟槽的介电材料的剩余部分包括浅沟槽隔离结构12。浅沟槽隔离结构12可以横向地围绕器件区域，在图1A和图1B中示出了其中一个器件区域。在一个实施例中，每个器件区域可以由浅沟槽隔离结构12横向地围绕。虽然使用单个器件区域描述了本发明，但是可以理解的是，可以在第一示例性结构中形成由相应的浅沟槽隔离结构12横向地围绕的多个器件区域。
参考图2A和图2B，可以清洁半导体材料层10的顶面以去除杂质。例如，可以执行RCA清洁以从半导体材料层10的顶面去除有机污染物、颗粒、表面氧化物和离子污染物。可以执行使用稀氢氟酸或氢氟酸蒸气的湿蚀刻或蒸气蚀刻，以提供无氧化物的表面作为半导体材料层10的顶面。正常暴露于空气中超过10分钟的时间通常会形成原生氧化物层，原生氧化物层是半导体材料层10的半导体材料的表面氧化物。例如，如果半导体材料层10包括单晶硅，则可以在半导体材料层10的顶面上形成表面氧化硅层。该表面氧化硅层在本文中称为界面氧化硅层51，并且具有在0.1nm至0.8nm的范围内的有效厚度。如本文所用的，材料层的有效厚度是材料层的所有体积的总和除以材料层的面积。如果界面氧化硅层51的有效厚度可以小于一个氧化硅单层的厚度(约0.3nm)。在这种情况下，界面氧化硅层51可以形成为多个离散部分或形成为具有贯穿其中的多个孔的连续层。可选地，界面氧化硅层51的有效厚度可以大于氧化硅单层的厚度。在这种情况下，界面氧化硅层51可以形成为连续材料层，而没有贯穿其中的孔。
界面氧化硅层51的厚度通常随着暴露于空气中的时间而增大。在环境空气中的氧气含量高于正常水平的情况下，或者在环境温度高于室温(即20摄氏度)的情况下，界面氧化硅层51的厚度可以增大。长时间暴露于空气之后，界面氧化硅层51的厚度趋于饱和。
可以通过直接沉积介电金属氧化物材料或通过沉积金属并且随后氧化金属而直接在界面氧化硅层51上形成介电金属氧化物层。可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺(即溅射工艺)来执行介电金属氧化物材料的沉积。金属的沉积可以通过物理气相沉积工艺(PVD)、化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来执行。可以通过等离子体氧化工艺或在升高的温度下的热氧化工艺来执行金属的氧化，该升高的温度可以在从300摄氏度到600摄氏度的范围内。
根据本发明的实施例，介电金属氧化物层包括介电金属氧化物材料，该介电金属氧化物材料可以使随后沉积在其上的铁电材料的能带结构偏移。这样，介电金属氧化物材料包括与随后沉积的铁电材料不同的材料。铁电材料通常包括电荷俘获带，电荷俘获带是在铁电材料的价带和导带之间的能带。电荷俘获带可能是由铁电材料内固有存在的界面电荷陷阱引起的。可以选择介电金属氧化物层的介电材料，以偏移随后可能形成的铁电材料的电荷俘获带，并且使铁电材料的电荷俘获带与半导体材料层10的半导体材料少数电荷载流子的电子带未对准。由此，介电金属氧化物层在本文中称为电荷俘获带未对准层52。
电荷俘获带未对准层52可以直接形成在界面氧化硅层51上。在一个实施例中，介电金属氧化物可以包括和/或可以基本上由选自Be、Mg、Ca、Sr、Ba、Al、Ga、Sc、Y、Ti、V、Cr、Mn、Zr、Nb、Mo、Ta、W和镧系元素的至少一种元素金属的氧化物材料组成。其他合适的材料可以在本发明的预期范围内。在一个实施例中，介电金属氧化物可以包括和/或可以基本上由选自Be、Mg、Ca、Sr、Ba、Al、Ga、Sc、Y、Ti、V、Cr、Mn、Zr、Nb、Mo、Ta、W和镧系元素的单一元素金属的氧化物材料组成。在一个实施例中，介电金属氧化物可以包括和/或可以基本上由选自Be、Mg、Ca、Sr、Ba、Al、Ga、Sc、Y、Ti、V、Cr、Mn、Zr、Nb、Mo、Ta、W和镧系元素的的至少两种元素金属的氧化物材料组成。电荷俘获带未对准层52可以具有在0.1nm至0.5nm范围内的有效厚度。电荷俘获带未对准层52的介电材料在施加外部电场时引起随后形成的铁电材料的电荷俘获带相对于半导体材料的能带结构的偏移。
随后可以将铁电介电材料直接沉积在电荷俘获带未对准层52上以形成铁电材料层，该铁电材料层用作场效应晶体管的栅极电介质的组件层。这样，沉积的铁电材料层在本文中称为铁电栅极介电层53。铁电栅极介电层53的铁电介电材料可以选自但不限于Pb(ZrxTi1-x)O3，其中x在0到1的范围内(即锆钛酸铅(PZT))；PbZrO3(PZ)；PbTiO3(PT)；HfO2(即氧化铪)；ZrO2(即氧化锆)；HfxZr1-xO2，其中x在0和1之间(即氧化铪锆)；NH4H2PO4(ADP)；KH2PO4(KDP)；LiNbO3(LN)；LiTaO3(LT)；BaTiO3(BT)；(Pb,La)TiO3(PLT)以及(Pb,La)(Zr,Ti)O3及其掺杂的变体。其他合适的材料可以在本发明的预期范围内。可以例如通过物理气相沉积(PVD)工艺从溅射靶沉积铁电栅极介电层53。铁电栅极介电层53的厚度可以在3nm至20nm的范围内，诸如4.5nm至10nm，但是也可以使用更小和更大的厚度。铁电栅极介电层53可以足够厚以避免在场效应晶体管的操作期间的电介质击穿，并且可以足够薄以向形成在半导体材料层10的表面处的半导体沟道施加足够强的电场。
铁电栅极介电层53可以具有电荷俘获带，该电荷俘获带包括由铁电介电材料的界面陷阱生成的电子态。电荷俘获带未对准层52的介电材料使铁电栅极介电层53的铁电介电材料的能带结构偏移。因此，相对于其中省略了电荷俘获带未对准层52的比较示例性结构，铁电介电材料的电荷俘获带可能被电荷俘获带未对准层52的介电材料偏移。铁电栅极介电层53的铁电介电材料的电荷俘获带可以从半导体材料层10的半导体材料的少数电荷载流子的电子带沿着增加能量间隔的方向偏移，该能量间隔为场效应晶体管的操作期间的半导体材料层10中的费米能级和铁电栅极介电层53的铁电介电材料的电荷俘获带之间的能量间隔。
栅电极材料层54L可以随后沉积在铁电栅极介电层53上方。栅电极材料层54L包括至少一种导电材料。例如，栅电极材料层54L可以包括金属、金属间合金、金属-半导体合金、导电金属氧化物、导电金属氮化物、导电金属碳化物和包括原子浓度为5.0×1019/cm3至2.0×1021/cm3的范围内的p型掺杂剂或n型掺杂剂的掺杂半导体材料中的至少一种。栅电极材料层54L可以由单一导电材料或多种导电材料的堆叠件构成。可以选择栅电极材料层54L内的最底部的材料，以为随后通过图案化栅电极材料层54L而形成的栅电极提供合适的功函数。可以通过化学气相沉积、物理气相沉积、真空蒸发和/或原子层沉积来形成栅电极材料层54L。栅电极材料层54L的厚度可以在50nm至300nm的范围内，但是也可以使用更小和更大的厚度。
栅极覆盖介电层58L可以形成在栅电极材料层54L上方。栅极覆盖介电层58L包括诸如氮化硅的扩散阻挡材料。其他合适的材料在本发明的预期范围内。栅极覆盖介电层58L的厚度可以在20nm至60nm的范围内，但是也可以使用更小和更大的厚度。
参考图3A和图3B，可以在栅电极材料层54L上方施加光刻胶层(未示出)，并且可以光刻图案化光刻胶层以形成在相应的一个器件区域上方延伸的线图案。可以执行各向异性蚀刻工艺(诸如反应离子蚀刻工艺)，以通过栅极覆盖介电层58L、栅电极材料层54L、铁电栅极介电层53、电荷俘获带未对准层52和界面氧化硅层51的层堆叠件来转印光刻胶层中的图案。半导体材料层10和浅沟槽隔离结构12可以用作蚀刻停止结构。
栅极覆盖介电层58L、栅电极材料层54L、铁电栅极介电层53、电荷俘获带未对准层52和界面氧化硅层51的层堆叠件的剩余部分包括栅极堆叠件结构(51、52、53、54、58)。每个栅极堆叠件结构(51、52、53、54、58)从底部到顶部可以包括界面氧化硅层51、电荷俘获带未对准层52、铁电栅极介电层53、栅电极54、栅极覆盖电介质58。每个栅极堆叠件结构(51、52、53、54、58)中的界面氧化硅层51可以是在图2A和图2B的处理步骤处形成的界面氧化硅层51的图案化部分。每个栅极堆叠件结构(51、52、53、54、58)中的电荷俘获带未对准层52可以是在图2A和图2B的处理步骤处形成的电荷俘获带未对准层52的图案化部分。每个栅极堆叠件结构(51、52、53、54、58)中的铁电栅极介电层53可以是在图2A和图2B的处理步骤处形成的铁电栅极介电层53的图案化部分。每个栅极堆叠件结构(51、52、53、54、58)中的栅电极54可以是在图2A和图2B的处理步骤处形成的栅电极材料层54L的图案化部分。每个栅极堆叠件结构(51、52、53、54、58)中的栅极覆盖电介质58可以是在图2A和图2B的处理步骤处形成的栅极覆盖介电层58L的图案化部分。
每个栅极堆叠件结构(51、52、53、54、58)的侧壁可以与图案化的光刻胶层的侧壁垂直地重合。换句话说，每个栅极堆叠件结构(51、52、53、54、58)的侧壁可以位于与光刻胶层的相应的上面的图案化部分的侧壁相同的垂直平面内。在一个实施例中，每个栅极堆叠件结构(51、52、53、54、58)内的界面氧化硅层51的侧壁、电荷俘获带未对准层52的侧壁、铁电栅极介电层53的侧壁和栅电极54的侧壁可以彼此垂直地重合。随后可以例如通过灰化去除光刻胶层。
参考图4A和图4B，可以执行延伸离子注入工艺以将第二导电类型的掺杂剂注入到半导体材料层10的未掩蔽的表面部分中。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。半导体材料层10的注入的表面部分可以转换成具有第二导电类型的掺杂的掺杂半导体区域。通过将半导体材料层10的表面部分转换成具有第二导电类型的掺杂的掺杂半导体材料部分，源极延伸区域32E和漏极延伸区域38E可以形成在用于形成场效应晶体管的每个器件区域内。源极延伸区域32E和漏极延伸区域38E中的第二导电类型的掺杂剂的平均原子浓度可以在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。源极延伸区域32E和漏极延伸区域38E的深度可以在从10nm到100nm的范围内，但是也可以使用更小和更大的深度。半导体材料层10的位于栅极堆叠件结构(51、52、53、54、58)下面并且位于源极延伸区域32E和漏极延伸区域38E的相邻对之间的每个表面部分可以包括半导体沟道35。每个半导体沟道35在源极延伸区域32E和漏极延伸区域38E之间延伸，并且可以具有第一导电类型的掺杂。可选地，可以执行晕环注入以将第一导电类型的掺杂剂注入到栅极堆叠件结构(51、52、53、54、58)下面的区域中。
可以将诸如氮化硅和/或氧化硅的至少一种介电材料共形地沉积在栅极堆叠件结构(51、52、53、54、58)、源极延伸区域32E、漏极延伸区域38E和浅沟槽隔离结构12上方。可以各向异性蚀刻(例如，通过反应离子蚀刻工艺)至少一种介电材料以去除水平部分。横向地围绕相应的栅极堆叠件结构(51、52、53、54、58)的每个剩余的垂直部分包括栅极间隔件56，栅极间隔件56包括至少一种介电材料。虽然仅示出了用于栅极堆叠件结构(51、52、53、54、58)的单个栅极间隔件56，但是本文中明确地预期这样的实施例，其中通过依次沉积和各向异性蚀刻多种介电材料，多个栅极间隔件形成在栅极堆叠件结构(51、52、53、54、58)上。在一个实施例中，栅极间隔件56可以横向地围绕栅极堆叠件结构(51、52、53、54、58)，并且可以在拓扑上为圆环同胚，即可以连续变形为圆环而没有形成新的开口或破坏现有的开口。在基底部分处的每个栅极间隔件56的宽度(即，内侧壁和外侧壁之间的横向距离)可以在20nm至100nm的范围内，但是也可以使用更小和更大的宽度。
参考图5A和图5B，可以将第二导电类型的掺杂剂注入到源极延伸区域32E、漏极延伸区域38E和下面的半导体材料层10的区域的未掩蔽部分中。源极延伸区域32E、漏极延伸区域38E和半导体材料层10的注入部分形成深源极区域32D和深漏极区域38D。深源极区域32D和深漏极区域38D中的第二导电类型的掺杂剂的平均原子浓度可以在从5.0×1019/cm3到2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。深源极区域32D和深漏极区域38D中的第二导电类型的掺杂剂的平均原子浓度高于源极延伸区域32E和漏极延伸区域38E的剩余部分中的第二导电类型的掺杂剂的平均原子浓度。深源极区域32D和深漏极区域38D的深度可以在40nm至300nm的范围内，但是也可以使用更小和更大的深度。深源极区域32D和深漏极区域38D的深度可以大于源极延伸区域32E和漏极延伸区域38E的剩余部分的深度。可以在每个器件区域内形成深源极区域32D和深漏极区域38D。源极延伸区域32E和深源极区域32D的每个组合构成源极区域32。漏极延伸区域38E和深漏极区域38D的每个组合构成漏极区域38。通常地，源极区域32和漏极区域38可以形成在由浅沟槽隔离结构12横向围绕的每个器件区域内的半导体材料层10的半导体材料中。半导体沟道35在栅极堆叠件结构(51、52、53、54、58)的层堆叠件下方的源极区域32和漏极区域38之间延伸。
参考图6A和图6B，可以在栅极堆叠件结构(51、52、53、54、58)、源极区域32、漏极区域38和浅沟槽隔离结构12上方沉积介电材料。介电材料可以包括可平面化的介电材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，或可自平坦化的介电材料，诸如可流动氧化物(FOX)。可以通过化学气相沉积工艺(诸如等离子体增强化学气相沉积工艺)或通过旋涂来沉积介电材料。介电材料的顶面可以在沉积工艺期间或之后被平坦化。形成具有平坦(即，水平)顶面的介电材料层，随后穿过该介电材料层形成接触通孔结构。这样，介电材料层在本文中称为接触件层级介电层70。接触件层级介电层70的顶面可以是平坦的，并且可以位于栅极覆盖电介质58的顶面之上。接触件层级介电层70的顶面与栅极覆盖电介质58的顶面之间的垂直距离可以在30nm至400nm的范围内，但是也可以使用更小和更大的厚度。
可以在接触件层级介电层70上方施加光刻胶层(未示出)，并且可以光刻图案化光刻胶层以形成贯穿光刻胶层的离散开口。可以在源极区域32、漏极区域38和栅电极54上方形成光刻胶层中的开口。可以执行各向异性蚀刻工艺，以形成穿过接触件层级介电层70的接触通孔腔(72、75、78)。接触通孔腔(72、75、78)包括源极接触通孔腔72、漏极接触通孔腔78和栅极接触通孔腔75，源极接触通孔腔72从接触件层级介电层70的顶面延伸至相应的一个源极区域32的顶面，漏极接触通孔腔78从接触件层级介电层70的顶面延伸至相应的一个漏极区域38的顶面，栅极接触通孔腔75从接触件层级介电层70的顶面延伸至相应的一个栅电极54的顶面。
参考图7A和图7B，可以通过共形或非共形沉积方法在接触通孔腔(72、75、78)中沉积金属，金属可以形成金属-半导体合金。如果半导体材料层10包括和/或基本上由掺杂的硅组成，则金属可以是可以形成金属硅化物的材料。例如，金属可以包括镍、钛、钨、钼、铂或形成金属硅化物的另一种金属。可以在升高的温度下执行退火工艺以诱导金属硅化物材料的形成。升高的温度可以在从500摄氏度到750摄氏度的范围内。可以通过湿蚀刻工艺去除未反应的金属部分，该湿蚀刻工艺相对于金属硅化物材料选择性地蚀刻金属。金属硅化物材料的剩余部分包括与相应的源极区域32接触的源极侧金属-半导体合金区域42、与相应的漏极区域38接触的漏极侧金属-半导体合金区域48以及与相应的栅电极54接触的栅极侧金属-半导体合金区域45(在退火工艺之前栅电极54的最顶部材料包括硅的情况下)。
包括扩散阻挡材料的金属衬垫可以沉积在接触通孔腔(72、75、78)的剩余体积的外围部分处。金属衬垫包括导电的金属氮化物材料(诸如TiN、TaN或WN)和/或金属碳化物材料(诸如TiC、TaC或WC)。金属衬垫的厚度可以在3nm至15nm的范围内，但是也可以使用更小和更大的厚度。
诸如Cu、W、Mo、Co、Ru和/或另一种元素金属或金属间合金的金属填充材料可以沉积在接触通孔腔(72、75、78)的剩余体积中。可以通过平坦化工艺去除位于包括接触件层级介电层70的顶面的水平面之上的金属填充材料和金属衬垫的部分。填充相应的一个接触通孔腔(72、75、78)的金属填充材料和金属衬垫的的剩余部分的每个组合构成接触通孔结构(82、88、85)。接触通孔结构(82、88、85)包括与相应的源极侧金属-半导体合金区域42接触的源极接触通孔结构82、与相应的漏极侧金属-半导体合金区域48接触的漏极接触通孔结构88以及与相应的栅极侧金属-半导体合金区域45或相应的栅电极54(在未形成栅极侧金属-半导体合金区域45的情况下)接触的栅极接触通孔结构85。每个源极接触通孔结构82包括源极侧金属衬垫82L和源极侧金属填充材料部分82F。每个漏极接触通孔结构88包括漏极侧金属衬垫88L和漏极侧金属填充材料部分88F。每个栅极接触通孔结构85包括栅极侧金属衬层85L和栅极侧金属填充材料部分85F。第一示例性结构包括铁电场效应晶体管，该铁电场效应晶体管包括作为栅电介质(51、52、53)的组件的电荷俘获带未对准层52。
在一个实施例中，图7A和图7B的铁电场效应晶体管可以用于形成铁电存储器器件。例如，可以在形成第一示例性结构中的图2A至图7B所示的场效应晶体管的同时，形成诸如用于栅极偏置电路和感测电路的场效应晶体管的附加器件。互连层级介电材料层和金属互连结构可以形成在接触件层级介电层70上方，以提供图7A和图7B所示的场效应晶体管、栅极偏置电路和感测电路的各个节点之间的电互连。图7C示出了结合图7A和图7B的第一示例性结构的铁电存储器器件的电路示意图。铁电场效应晶体管包括半导体材料层10的半导体材料的表面部分作为半导体沟道35。
根据本发明的实施例的铁电存储器器件包括图7A和图7B所示的铁电场效应晶体管100、栅极偏置电路120和感测电路140，栅极偏置电路120配置为通过施加导通电压和截止电压分别为铁电场效应晶体管提供导通状态和截止状态，并且感测电路140配置为在向栅电极54施加感测栅极电压的同时通过测量源极区域32和漏极区域38之间的电流的幅度来测量铁电栅极介电层53中的电极化方向。通常地，栅电极54可以位于铁电栅极介电层53上，并且可以配置为通过分别从栅极偏置电路120施加导通电压和截止电压来为铁电场效应晶体管提供导通状态和截止状态。在说明性示例中，导通电压的幅度可以在0.5V至5V的范围内，而截止电压的幅度可以在0V至0.3V的范围内。
铁电栅极介电层53的铁电材料可以具有电荷俘获带，该电荷俘获带包括由铁电材料的界面陷阱生成的电子态。电荷俘获带未对准层52包含介电材料，该介电材料引起铁电材料的电荷俘获带相对于半导体材料层10的半导体材料的能带结构的偏移，在不存在外部电场以及施加外部电场的情况下存在该偏移。
参考图8A、图8B、图9A和图9B，示出了在两种不同的电偏置条件下的两种材料堆叠件的能带图。图8A是当在栅电极54处(相对于半导体沟道35)施加的电压为零(即截止电压)时的图7A和图7B的第一示例性结构中的场效应晶体管中的包括半导体沟道35和栅极堆叠件结构(51、52、53、54、58)的材料堆叠件的能带图，其中没有栅极覆盖电介质58。图8B是当在栅电极54处施加的电压是使场效应晶体管导通的正电压(即，导通电压)时的图8A的材料堆叠件的能带图。图9A是当在栅电极54处施加的电压为零时的通过去除电荷俘获带未对准层52的从图8A的材料堆叠件得到的比较示例性材料堆叠件的能带图。换句话说，比较示例性材料堆叠件从一侧到另一侧由半导体沟道35、界面氧化硅层51、铁电栅极介电层53和栅电极54组成。图9B是当在栅电极处施加的电压是使场效应晶体管导通的正电压(即，导通电压)时的图9A的比较示例性材料堆叠件的能带图。可以通过例如栅极偏置电路120来提供导通电压和截止电压。
对于第一示例性结构的半导体沟道35和栅极堆叠件的组合以及半导体沟道和没有任何电荷俘获带未对准层的比较示例性材料堆叠件的组合的每个电偏置条件，各种能带图示出了半导体沟道35的价带35V、半导体沟道35的导带35C、界面氧化硅层51的价带51V、界面氧化硅层51的导带51C、电荷俘获带未对准层52的价带52V、电荷俘获带未对准层52的导带52C、铁电栅极介电层53的价带53V、铁电栅极介电层53的导带53C、铁电栅极介电层53的电荷俘获带53T和栅电极54内的费米能级54F。
图9B示出了当铁电场效应晶体管导通时，铁电栅极介电层53的电荷俘获带53T处于与半导体沟道和没有任何电荷俘获带未对准层的比较示例性材料堆叠件的组合的费米能级相同的能级。相比之下，图8B示出当第一示例性结构的铁电场效应晶体管导通时，铁电栅极介电层53的电荷俘获带53T与半导体沟道35和没有本发明的栅极覆盖电介质58的栅极堆叠件结构(51、52、53、54、58)的组合的费米能级偏移。通过使铁电栅极介电层53的电荷俘获带53T的能级与本发明的铁电场效应晶体管的导通状态期间的费米能级偏移，避免了在第一示例性结构的铁电场效应晶体管的操作期间的铁电栅极介电层53的电荷俘获带53T中的电子俘获。
电荷俘获带未对准层52的导带52C和价带52V的斜率可以为正或负，这取决于由电荷俘获带未对准层52的材料的偶极矩生成的内部电场的幅度。通常地，电荷俘获带未对准层52可以包括介电金属氧化物材料，该介电金属氧化物材料具有偶极矩，该偶极矩与通过在半导体沟道35和栅电极54两端施加的电压偏置生成的外部电场的方向对准。偶极矩生成与外部电场反平行的内部电场。内部电场的幅度可以大于或小于外部电场的幅度。在一个实施例中，如图9B所示，电荷俘获带未对准层52的导带52C和价带52V的斜率可以沿着相邻材料层中的各种能带的斜率的相反方向。电荷俘获带未对准层52内的能带(52C、52V)的相反斜率可以导致铁电栅极介电层53的电荷俘获带53T的能级从费米能级向上偏移，从而在隧穿铁电栅极介电层53的电子与铁电栅极介电层53的电荷俘获带53T的能级之间提供更大的能隙。在另一个实施例中，电荷俘获带未对准层52的导带52C和价带52V的斜率可以沿着相邻材料层中的各种能带的倾斜的方向。与图9B(其中不存在电荷俘获带未对准层)所示的比较示例性结构的能带结构相比，电荷俘获带未对准层52的存在可以在隧穿铁电栅极介电层53的电子与铁电栅极介电层53的电荷俘获带53T的能级之间引起更大的能隙。
通常地，可以选择电荷俘获带未对准层52的材料，使得在导通状态期间的电荷俘获带53T的能级与费米能级偏移。费米能级可以接近导通状态期间的半导体沟道35的少数电荷载流子的能级。在少数电荷载流子是空穴的情况下，少数电荷载流子的能级可以是价带能级，并且在少数电荷载流子是电子的情况下，可以是导带能级。在一个实施例中，选择电荷俘获带未对准层52的材料，使得导通状态期间的电荷俘获带53T的能级与半导体沟道35的少数电荷载流子的能级偏移。
参考图10A和图10B，根据本发明的第二实施例的第二示例性结构可以从图2A和图2B所示的第一示例性结构得到，通过对半导体材料层10的组分进行修改并且通过省略界面氧化硅层51和电荷俘获带未对准层52的形成。在第二示例性结构中，代替第一实施例的半导体材料层10，可以使用包括锗的半导体材料层110。在一个实施例中，半导体材料层110包括单晶锗，该单晶锗包括原子浓度大于90％和/或大于95％和/或大于98％和/或大于99％和/或大于99.9％和/或大于99.99％和/或大于99.999％的锗原子。半导体材料层110可以具有第一导电类型的掺杂，第一导电类型可以是p型或n型。在一个实施例中，半导体材料层110中的第一导电类型的掺杂剂的原子浓度可以在1.0×1014/cm3至3.0×1017/cm3的范围内，但是也可以使用更小和更大的原子浓度。
因此，半导体衬底8可以包括具有第一导电类型的掺杂的掺杂锗材料部分。掺杂锗材料部分可以是体现在半导体材料层110中的单晶掺杂半导体材料部分。半导体材料层110可以作为体锗衬底(诸如锗晶圆)提供，或者可以作为绝缘体上半导体(SOI)衬底中的掩埋绝缘层上面的顶部半导体层提供。可选地，可以在具有比半导体材料层110更大的横向尺寸的主体衬底内形成半导体材料层110。在这种情况下，可以通过半导体至半导体接合(例如，通过对半导体材料层110和硅衬底之间的界面区域进行退火而形成的硅锗合金层)或者通过半导体至氧化物接合(例如，通过氧化硅层或氧化硅锗层)将半导体材料层110附接至主体衬底。
浅沟槽隔离结构12可以通过执行图2A和图2B的处理步骤来形成。在一个实施例中，氮化硅衬垫(未示出)可以形成在每个浅沟槽隔离结构12的外周处，以避免半导体材料层110中的锗材料暴露于浅沟槽隔离结构12内的氧化硅材料。
可以清洁半导体材料层110的顶面以去除杂质。清洁工艺的最后步骤可以包括从半导体材料层110的顶面去除所有表面氧化物材料的清洁步骤。例如，可以使用溶解氧化锗的碱性溶液以从半导体材料层110(掺杂锗层)的顶面去除表面氧化锗。可以将清洁的半导体衬底8放置在惰性环境中，诸如具有氮气环境气体的运输舱中，以最小化暴露于氧气并防止在半导体材料层110的表面上形成氧化锗。可以通过真空加载锁将半导体衬底8装载到工艺室中，以防止在半导体材料层110的顶面上形成氧化锗。
根据本发明的实施例，铁电介电材料可以直接沉积在半导体材料层110(可以是单晶掺杂锗层)的顶面上以形成铁电材料层，而在半导体材料层110和铁电材料层之间没有任何界面氧化物层。在将第二示例性结构从表面清洁工具传输到用于沉积铁电材料层的工艺室期间，可以避免或最小化半导体材料层110的顶面暴露于氧气环境(诸如空气)。
铁电材料层可以随后用作场效应晶体管的栅极电介质的组件层。这样，沉积的铁电材料层在本文中被称为铁电栅极介电层53。铁电栅极介电层53的铁电介电材料可以是可用于第一示例性结构内的铁电栅极介电层53的任何材料。铁电栅极介电层53的厚度可以在与第一实施例相同的范围内，例如在3nm至20nm的范围内。
铁电栅极介电层53可以具有电荷俘获带，电荷俘获带包括由铁电介电材料的界面陷阱生成的电子态。消除半导体材料层110与铁电栅极介电层53之间的界面处的任何界面氧化物材料具有使铁电栅极介电层53的铁电介电材料的能带结构相对于比较示例性结构偏移的效果，在比较示例性结构中，在半导体材料层110和铁电栅极介电层之间的界面处存在界面氧化物层。铁电栅极介电层53的铁电介电材料的电荷俘获带可以从半导体材料层10的半导体材料的少数电荷载流子的电子带沿着能量间隔增大的方向偏移，该能量间隔为场效应晶体管的操作期间的半导体材料层10中的费米能级和铁电栅极介电层53的铁电介电材料的电荷俘获带之间的能量间隔。
栅电极材料层54L可以随后沉积在铁电栅极介电层53上方。栅电极材料层54L包括至少一种导电材料。例如，栅电极材料层54L可以包括金属、金属间合金、金属-半导体合金、导电金属氧化物、导电金属氮化物、导电金属碳化物和包括平均原子浓度在5.0×1019/cm3至2.0×1021/cm3的范围内的p型掺杂剂或n型掺杂剂的掺杂半导体材料中的至少一种。栅电极材料层54L可以由单一导电材料或多种导电材料的堆叠件构成。可以选择栅电极材料层54L内的最底部材料，以为随后通过图案化栅电极材料层54L而形成的栅电极提供合适的功函数。可以通过化学气相沉积、物理气相沉积、真空蒸发和/或原子层沉积来形成栅电极材料层54L。栅电极材料层54L的厚度可以在50nm至300nm的范围内，但是也可以使用更小和更大的厚度。
栅极覆盖介电层58L可以形成在栅电极材料层54L上方。栅极覆盖介电层58L包括诸如氮化硅的扩散阻挡材料。栅极覆盖介电层58L的厚度可以在20nm至60nm的范围内，但是也可以使用更小和更大的厚度。
参考图11A和图11B，可以在栅电极材料层54L上方施加光刻胶层(未示出)，并且可以光刻图案化光刻胶层以形成在相应的一个器件区域上方延伸的线图案。可以执行各向异性蚀刻工艺(诸如反应离子蚀刻工艺)，以通过栅极覆盖介电层58L、栅电极材料层54L和铁电栅极介电层53的层堆叠件来转印光刻胶层中的图案。半导体材料层110和浅沟槽隔离结构12可以用作蚀刻停止结构。
栅极覆盖介电层58L、栅电极材料层54L和铁电栅极介电层53的堆叠件的剩余部分包括栅极堆叠件结构(53、54、58)。每个栅极堆叠件结构(53、54、58)从底部到顶部可以包括铁电栅极介电层53、栅电极54和栅极覆盖电介质58。每个栅极堆叠件结构(53、54、58)中的铁电栅极介电层53是在图10A和图10B的处理步骤处形成的铁电栅极介电层53的图案化部分。每个栅极堆叠件结构(53、54、58)中的栅电极54可以是在图10A和图10B的处理步骤处形成的栅电极材料层54L的图案化部分。每个栅极堆叠件结构(53、54、58)中的栅极覆盖电介质58可以是在图10A和图10B的处理步骤处形成的栅极覆盖介电层58L的图案化部分。
每个栅极堆叠件结构(53、54、58)的侧壁可以与图案化的光刻胶层的侧壁垂直地重合。换句话说，每个栅极堆叠件结构(53、54、58)的侧壁可以位于与光刻胶层的相应的上面的图案化部分的侧壁相同的垂直平面内。在一个实施例中，每个栅极堆叠件结构(53、54、58)内的铁电栅极介电层53的侧壁和栅电极54的侧壁可以彼此垂直地重合。随后可以例如通过灰化去除光刻胶层。
参考图12A和图12B，可以执行延伸离子注入工艺以将第二导电类型的掺杂剂注入到半导体材料层110的未掩蔽的表面部分中。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。半导体材料层110的注入的表面部分转换成具有第二导电类型的掺杂的掺杂半导体区域。通过将半导体材料层110的表面部分转换成具有第二导电类型的掺杂的掺杂半导体材料部分，可以在用于形成场效应晶体管的每个器件区域内形成源极延伸区域132E和漏极延伸区域138E。源极延伸区域132E和漏极延伸区域138E中的第二导电类型的掺杂剂的平均原子浓度可以在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。源极延伸区域132E和漏极延伸区域138E的深度可以在10nm至100nm的范围内，但是也可以使用更小和更大的深度。半导体材料层110的位于栅极堆叠件结构(53、54、58)下面并且位于相邻对的源极延伸区域132E和漏极延伸区域138E之间的每个表面部分包括半导体沟道135。每个半导体沟道135在源极延伸区域132E和漏极延伸区域138E之间延伸，并且具有第一导电类型的掺杂。在可选实施例中，可以执行晕环注入以将第一导电类型的掺杂剂注入到栅极堆叠件结构(53、54、58)下面的区域中。
至少一种介电材料(诸如氮化硅和/或氧化硅)可以共形地沉积在栅极堆叠件结构(53、54、58)、源极延伸区域132E、漏极延伸区域138E和浅沟槽隔离结构12上方。可以各向异性蚀刻(例如，通过反应离子蚀刻工艺)至少一种介电材料以去除水平部分。横向地围绕相应的栅极堆叠件结构(53、54、58)的每个剩余的垂直部分包括栅极间隔件56，栅极间隔件56包括至少一种介电材料。虽然仅示出了用于栅极堆叠件结构(53、54、58)的单个栅极间隔件56，但是本文中明确地预期这样的实施例，其中通过顺序沉积和各向异性蚀刻多种介电材料在栅极堆叠件结构(53、54、58)上形成多个栅极间隔件。在一个实施例中，栅极间隔件56可以横向地围绕栅极堆叠件结构(53、54、58)，并且可以在拓扑上为圆环同胚。在基底部分处的每个栅极间隔件56的宽度(即，内侧壁和外侧壁之间的横向距离)可以在20nm至100nm的范围内，但是也可以使用更小和更大的宽度。
参考图13A和图13B，可以将第二导电类型的掺杂剂注入到源极延伸区域132E、漏极延伸区域138E以及下面的半导体材料层110的区域的未掩蔽部分中。源极延伸区域132E、漏极延伸区域138E和半导体材料层110的注入部分形成深源极区域132D和深漏极区域138D。深源极区域132D和深漏极区域138D中的第二导电类型的掺杂剂的平均原子浓度可以在从5.0×1019/cm3到2.0×1021/cm3的范围内，但是也可以是更小和更大的掺杂剂浓度。深源极区域132D和深漏极区域138D中的第二导电类型的掺杂剂的平均原子浓度高于源极延伸区域132E和漏极延伸区域138E的剩余部分中的第二导电类型的掺杂剂的平均原子浓度。深源极区域132D和深漏极区域138D的深度可以在40nm至300nm的范围内，但是也可以使用更小和更大的深度。深源极区域132D和深漏极区域138D的深度可以大于源极延伸区域132E和漏极延伸区域138E的剩余部分的深度。可以在每个器件区域内形成深源极区域132D和深漏极区域138D。源极延伸区域132E和深源极区域132D的每个组合构成源极区域132。漏极延伸区域138E和深漏极区域138D的每个组合构成漏极区域138。通常地，源极区域132和漏极区域138可以形成在由浅沟槽隔离结构12横向围绕的每个器件区域内的半导体材料层110的半导体材料中。半导体沟道135在栅极堆叠件结构(53、54、58)的层堆叠件下方的源极区域132和漏极区域38之间延伸。
参考图14A和图14B，可以从源极区域32和漏极区域38的物理暴露的表面生长凸起的源极区域34和凸起的漏极区域36。通常地，锗在湿清洁工艺期间易于出现点蚀，并且易于形成氧化锗，氧化锗是水溶性材料。因此，为了保持含锗器件的器件特性，避免将锗直接暴露于湿蚀刻剂或氧化物材料是有利的。在一个实施例中，可以执行选择性外延工艺以从每个物理暴露的半导体表面生长硅锗合金。选择性外延工艺是半导体沉积工艺，其中半导体前体和蚀刻剂气体同时或交替地流入工艺室。半导体表面比电介质表面提供更短的孵育时间，并且半导体材料在半导体表面上的沉积速率高于半导体材料在绝缘表面上的沉积速率。选择蚀刻剂气体的流量，使得在选择性外延工艺中，半导体材料的净沉积发生在半导体表面上，而半导体材料的净沉积不发生在绝缘表面上。
每个凸起的源极区域34可以形成在相应的源极区域132的顶面上，并且每个凸起的漏极区域36形成在相应的漏极区域138的顶面上。凸起的源极区域34和凸起的漏极区域36可以包括具有第二导电类型的掺杂的硅锗合金。硅锗合金中的硅的原子浓度可以是均匀的，或者可以随着距源极区域132和漏极区域138的距离而减小。凸起的源极区域34和凸起的漏极区域36中的硅锗合金中的硅的平均原子百分比可以在25％至95％的范围内。凸起的源极区域34和凸起的漏极区域36的最顶部部分处的硅原子的原子百分比可以在70％至99.9％的范围内。凸起的源极区域34和凸起的漏极区域36中的第二导电类型的掺杂剂可以在选择性外延工艺期间原位提供，或者可以在沉积未掺杂的硅锗合金材料之后通过离子注入工艺提供。凸起的源极区域34和凸起的漏极区域36中的第二导电类型的掺杂剂的原子浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以更小和更大的原子浓度。
参考图15A和图15B，可以在栅极堆叠件结构(53、54、58)、凸起的源极区域34、凸起的漏极区域36和浅沟槽隔离结构12上方沉积介电材料。介电材料可以包括可平坦化的介电材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，或自平面化的介电材料，诸如可流动氧化物(FOX)。可以通过化学气相沉积工艺(诸如等离子体增强化学气相沉积工艺)或通过旋涂来沉积介电材料。介电材料的顶面可以在沉积工艺期间或之后被平坦化。形成具有平坦(即，水平)顶面的介电材料层，随后穿过该介电材料层形成接触通孔结构。这样，介电材料层在本文中称为接触件层级介电层70。接触件层级介电层70的顶面可以是平坦的，并且可以位于栅极覆盖电介质58的顶面之上。接触件层级介电层70的顶面与栅极覆盖电介质58的顶面之间的垂直距离可以在30nm至400nm的范围内，但是也可以使用更小和更大的厚度。
可以将光刻胶层(未示出)施加在接触件层级介电层70上方，并且可以光刻图案化光刻胶层以形成贯穿其中的离散开口。可以在凸起的源极区域34、凸起的漏极区域36和栅电极54上方形成光刻胶层中的开口。可以执行各向异性蚀刻工艺以穿过接触件层级介电层70形成接触通孔腔(72、75、78)。接触通孔腔(72、75、78)包括源极接触通孔腔72、漏极接触通孔腔78和栅极接触通孔腔75，源极接触通孔腔72从接触件层级介电层70的顶面延伸至相应的一个凸起的源极区域的顶面，漏极接触通孔腔78从接触件层级介电层70的顶面延伸至相应的一个凸起的漏极区域36的顶面，栅极接触通孔腔75从接触件层级介电层70的顶面延伸至相应的一个栅电极54的顶面。
参考图16A和图16B，可以通过共形或非共形沉积方法在接触通孔腔(72、75、78)中沉积金属，该金属可以形成金属-半导体合金。如果凸起的源极区域34和凸起的漏极区域36包括和/或基本上由掺杂的硅锗合金组成，则金属可以是可以形成金属锗硅化物的材料。例如，金属可以包括镍、钛、钨、钼、铂或形成金属锗硅化物的另一种金属。其他合适的材料在本发明的预期范围内。可以在升高的温度下执行退火工艺，以在凸起的源极区域34和凸起的漏极区域36上方诱导金属锗硅化物材料的形成，并且在栅电极54上方诱导金属硅化物材料的形成(如果栅电极的最顶部材料包括硅)。升高的温度可以在从500摄氏度到750摄氏度的范围内。可以通过湿蚀刻工艺去除未反应的金属部分，该湿蚀刻工艺相对于金属硅化物材料选择性地蚀刻金属。金属锗硅化物材料的剩余部分包括与相应的凸起的源极区域34或相应的源极区域132接触的源极侧金属-半导体合金区域142、与相应的凸起的漏极区域36或相应的漏极区域138接触的漏极侧金属-半导体合金区域148以及与相应的栅电极54接触的栅极侧金属-半导体合金区域145。
包括扩散阻挡材料的金属衬垫可以沉积在接触通孔腔(72、75、78)的剩余体积的外围部分处。金属衬垫包括导电的金属氮化物材料(诸如TiN、TaN或WN)和/或金属碳化物材料(诸如TiC、TaC或WC)。金属衬垫的厚度可以在3nm至15nm的范围内，但是也可以使用更小和更大的厚度。
诸如Cu、W、Mo、Co、Ru和/或另一种元素金属或金属间合金的金属填充材料可以沉积在接触通孔腔(72、75、78)的剩余体积中。其他合适的材料在本发明的预期范围内。可以通过平坦化工艺去除位于包括接触件层级介电层70的顶面的水平面之上的金属填充材料和金属衬垫的部分。填充相应的一个接触通孔腔(72、75、78)的金属填充材料的和金属衬垫的剩余部分的每个组合构成接触通孔结构(82、88、85)。接触通孔结构(82、88、85)可以包括与相应的源极侧金属-半导体合金区域142接触的源极接触通孔结构82、与相应的漏极侧金属-半导体合金区域148接触的漏极接触通孔结构88以及与相应的栅极侧金属-半导体合金区域145或相应的栅电极54(在未形成栅极侧金属-半导体合金区域145的情况下)接触的栅极接触通孔结构85。每个源极接触通孔结构82包括源极侧金属衬垫82L和源极侧金属填充材料部分82F。每个漏极接触通孔结构88包括漏极侧金属衬垫88L和漏极侧金属填充材料部分88F。每个栅极接触通孔结构85包括栅极侧金属衬层85L和栅极侧金属填充材料部分85F。
在第二示例性结构中，半导体沟道135包括掺杂锗，掺杂锗包括原子浓度大于99％的锗原子，并且包括原子浓度小于1％的第一导电类型的掺杂剂。铁电栅极介电层53直接形成在掺杂锗材料部分的顶面上，而在掺杂锗材料部分和铁电栅极介电层53之间没有任何界面材料层。因此，铁电栅极介电层53直接接触半导体沟道135的表面，在它们之间没有任何界面材料层。
在一个实施例中，图16A和图16B的铁电场效应晶体管可以用于形成铁电存储器器件。例如，可以在第一示例性结构中形成图10A至图16B所示的场效应晶体管的同时，形成诸如用于栅极偏置电路和感测电路的场效应晶体管的附加器件。互连层级介电材料层和金属互连结构可以形成在接触件层级介电层70上方，以提供图16A和图16B所示的场效应晶体管、栅极偏置电路和感测电路的各个节点之间的电互连。图16C示出了结合图16A和图16B的第二示例性结构的铁电存储器器件的电路示意图。铁电场效应晶体管包括半导体材料层110的半导体材料的表面部分作为半导体沟道135。
根据本发明的实施例的铁电存储器器件包括图16A和图16B所示的铁电场效应晶体管200、栅极偏置电路120和感测电路140，栅极偏置电路120配置为通过施加导通电压和截止电压分别为铁电场效应晶体管提供导通状态和截止状态，并且感测电路140配置为通过在向栅电极54施加感测栅极电压的同时测量源极区域132和漏极区域138之间的电流的幅度来测量铁电栅极介电层53中的电极化的方向。通常地，栅电极54可以位于铁电栅极介电层53上，并且可以配置为通过分别从栅极偏置电路120施加导通电压和截止电压来为铁电场效应晶体管提供导通状态和截止状态。在说明性示例中，导通电压的幅度可以在0.5V至5V的范围内，并且截止电压的幅度可以在0V至0.3V的范围内。
铁电栅极介电层53的铁电材料可以具有电荷俘获带，该电荷俘获带包括由铁电材料的界面陷阱生成的电子态。在半导体材料层110和铁电栅极介电层53之间不存在任何界面材料层的情况下，铁电材料的电荷俘获带的能级相对于半导体材料层110的半导体材料的能带结构偏移，在没有外部电场和施加外部电场的情况下存在该偏移。
参考图17A、图17B、图18A和图18B，示出了在两个不同的电偏置条件下的两个材料堆叠件的能带图。图17A是当在栅电极54处(相对于半导体沟道35)施加的电压为零(即截止电压)时的图16A和图16B的第二示例性结构中的场效应晶体管中的包括半导体沟道135和栅极堆叠件结构(53、54、58)的材料堆叠件的能带图，其中没有栅极覆盖电介质58。图17B是当在栅电极54处施加的电压是使场效应晶体管导通的正电压(即导通电压)时的图17A的材料堆叠件的能带图。图18A是当在栅电极54处施加的电压为零时的通过引入界面氧化锗层从图17A的材料堆叠件得到的比较示例性材料堆叠件的能带图。换句话说，比较示例性材料堆叠件从一侧到另一侧由半导体沟道135、界面氧化锗层、铁电栅极介电层53和栅电极54组成。图18B是当在栅电极处施加的电压是使场效应晶体管导通的正电压(即，导通电压)时的图18A的比较示例性材料堆叠件的能带图。可以通过例如栅极偏置电路120来提供导通电压和截止电压。
对于第二示例性结构的半导体沟道135和栅极堆叠件的组合以及对于半导体沟道和具有界面氧化锗层的比较示例性材料堆叠件的组合的每个电偏置条件，各种能带图示出了半导体沟道135的价带135V、半导体沟道135的导带135C、界面氧化锗层的价带151V、界面氧化锗层的导带151C、铁电栅极介电层53的价带53V、铁电栅极介电层53的导带53C、铁电栅极介电层53的电荷俘获带53T以及栅极电极54内的费米能级54F。
图18B示出了当铁电场效应晶体管导通时，铁电栅极介电层53的电荷俘获带53T处于与半导体沟道和具有界面氧化锗层的的比较示例性材料堆叠件的组合的费米能级相同的能级。相比之下，图17B示出当第二示例性结构的铁电场效应晶体管导通时，铁电栅极介电层53的电荷俘获带53T从半导体沟道135和本发明的没有栅极覆盖电介质58的栅极堆叠件结构(53、54、58)的组合的费米能级偏移。通过使铁电栅极介电层53的电荷俘获带53T的能级与本发明的铁电场效应晶体管的导通状态期间的费米能级偏移，避免了第二示例性结构的铁电场效应晶体管的操作期间的铁电栅极介电层53的电荷俘获带53T中的电子俘获。
通常地，导通状态期间的电荷俘获带53T的能级从费米能级偏移。在导通状态期间，费米能级可以接近半导体沟道135的少数电荷载流子的能级。在少数电荷载流子是空穴的情况下，少数电荷载流子的能级可以是价带能级，并且在少数电荷载流子是电子的情况下，可以是导带能级。在一个实施例中，导通状态期间的电荷俘获带53T的能级与半导体沟道35的少数电荷载流子的能级偏移。
参考图19，第一流程图示出了用于形成本发明的第一示例性结构的步骤。在步骤1910处，提供半导体衬底8，半导体衬底8包括具有第一导电类型的掺杂的半导体材料。在步骤1920处，在半导体衬底8上方形成层堆叠件(51、52、53、54、58)。该层堆叠件(51、52、53、54、58)从底部到顶部包括具有介电金属氧化物材料的电荷俘获带未对准层52、具有铁电材料的铁电栅极介电层53和栅电极54。参考步骤1930，在半导体材料中形成源极区域32和漏极区域38。半导体沟道35在层堆叠件(51、52、53、54、58)下方的源极区域32和漏极区域38之间延伸。
参考图20，第二流程图示出了用于形成本发明的第二示例性结构的步骤。在步骤2010处，提供半导体衬底8，半导体衬底8包括具有第一导电类型的掺杂的掺杂锗材料部分。在步骤2020处，在掺杂锗材料部分上方形成包括铁电材料的铁电栅极介电层53。在步骤2030处，在铁电栅极介电层53上方形成栅电极54。在步骤2040处，在半导体衬底8中形成源极区域132和漏极区域138。包括掺杂锗材料部分的半导体沟道135在铁电栅极介电层53下方的源极区域132和漏极区域138之间延伸。
参考所有附图并且根据本发明的各个实施例，提供了一种铁电场效应晶体管，包括：半导体衬底8，包括在源极区域(32或132)和漏极区域(38或138)之间延伸的半导体沟道(35或135)并且具有第一导电类型的掺杂；铁电栅极介电层53，位于半导体沟道(35或135)上方，并且包括具有电荷俘获带53T的铁电材料，该电荷俘获带53T包括由铁电材料的界面陷阱生成的电子态；以及栅电极54，位于铁电栅极介电层53上，并且配置为通过分别从栅极偏置电路120施加导通电压和截止电压来为铁电场效应晶体管提供导通状态和截止状态，其中导通状态期间的电荷俘获带的能级与半导体沟道(35或135)的少数电荷载流子的能带的能级偏移。
在上述铁电场效应晶体管中，还包括：电荷俘获带未对准层，设置在所述铁电栅极介电层与所述半导体沟道之间，并且包含引起所述铁电材料的所述电荷俘获带相对于所述半导体沟道的能带结构偏移的介电材料。
在上述铁电场效应晶体管中，还包括：电荷俘获带未对准层，设置在所述铁电栅极介电层与所述半导体沟道之间，并且包含引起所述铁电材料的所述电荷俘获带相对于所述半导体沟道的能带结构偏移的介电材料，其中，所述电荷俘获带未对准层包括有效厚度在0.1nm至0.5nm的范围内的介电金属氧化物。
在上述铁电场效应晶体管中，还包括：电荷俘获带未对准层，设置在所述铁电栅极介电层与所述半导体沟道之间，并且包含引起所述铁电材料的所述电荷俘获带相对于所述半导体沟道的能带结构偏移的介电材料，其中，所述电荷俘获带未对准层包括有效厚度在0.1nm至0.5nm的范围内的介电金属氧化物，其中，所述介电金属氧化物包括选自Be、Mg、Ca、Sr、Ba、Al、Ga、Sc、Y、Ti、V、Cr、Mn、Zr、Nb、Mo、Ta、W和镧系元素的至少一种元素金属的氧化物材料。
在上述铁电场效应晶体管中，还包括：电荷俘获带未对准层，设置在所述铁电栅极介电层与所述半导体沟道之间，并且包含引起所述铁电材料的所述电荷俘获带相对于所述半导体沟道的能带结构偏移的介电材料，其中：所述半导体沟道包括硅；并且所述铁电场效应晶体管包括界面氧化硅层，所述界面氧化硅层位于所述半导体沟道和所述电荷俘获带未对准层之间并且包括氧化硅，并且具有在0.1nm至0.8nm的范围内的有效厚度。
在上述铁电场效应晶体管中，还包括：电荷俘获带未对准层，设置在所述铁电栅极介电层与所述半导体沟道之间，并且包含引起所述铁电材料的所述电荷俘获带相对于所述半导体沟道的能带结构偏移的介电材料，其中：所述半导体沟道包括硅；并且所述铁电场效应晶体管包括界面氧化硅层，所述界面氧化硅层位于所述半导体沟道和所述电荷俘获带未对准层之间并且包括氧化硅，并且具有在0.1nm至0.8nm的范围内的有效厚度，其中，所述界面氧化硅层的侧壁、所述电荷俘获带未对准层的侧壁、所述铁电栅极介电层的侧壁和所述栅电极的侧壁彼此垂直地重合。
在上述铁电场效应晶体管中，其中，所述半导体沟道包括锗，并且所述铁电栅极介电层与所述半导体沟道的表面直接接触，在所述铁电栅极介电层与所述半导体沟道之间没有任何界面材料层。
在上述铁电场效应晶体管中，其中，所述半导体沟道包括锗，并且所述铁电栅极介电层与所述半导体沟道的表面直接接触，在所述铁电栅极介电层与所述半导体沟道之间没有任何界面材料层，其中，所述半导体沟道包括掺杂锗，所述掺杂锗包括原子浓度大于99％的锗原子，并且包括原子浓度小于1％的第一导电类型的掺杂剂。
在上述铁电场效应晶体管中，其中，所述铁电栅极介电层包括选自以下的材料并且具有在3nm至20nm的范围内的厚度：Pb(ZrxTi1-x)O3，其中x在0到1的范围内；PbZrO3；PbTiO3；HfO2；ZrO2；HfxZr1-xO2，其中x在0和1之间；NH4H2PO4；KH2PO4；LiNbO3；LiTaO3；BaTiO3；(Pb,La)TiO3以及(Pb,La)(Zr,Ti)O3及其掺杂的变体。
在上述铁电场效应晶体管中，其中，所述栅电极包括金属、金属间合金、金属-半导体合金、导电金属氧化物、导电金属氮化物、导电金属碳化物和掺杂半导体材料中的至少一种，所述掺杂半导体材料包括平均原子浓度在5.0x 1019/cm3至2.0x 1021/cm3的范围内的p型掺杂剂或n型掺杂剂。
在上述铁电场效应晶体管中，其中：所述导通电压的幅度在0.5V至5V的范围内；并且所述截止电压的幅度在0V至0.3V的范围内。
本发明的实施例还提供了一种铁电存储器器件，包括：铁电场效应晶体管，包括：半导体衬底，包括在源极区域和漏极区域之间延伸的半导体沟道并且具有第一导电类型的掺杂；铁电栅极介电层，位于所述半导体沟道上方，并且包括具有电荷俘获带的铁电材料，所述电荷俘获带包括由所述铁电材料的界面陷阱生成的电子态；以及栅电极，位于所述铁电栅极介电层上，并且配置为通过从栅极偏置电路分别施加导通电压和截止电压为所述铁电场效应晶体管提供导通状态和截止状态，其中，所述导通状态期间的所述电荷俘获带的能级与所述半导体沟道的少数电荷载流子的能带的能级偏移，以及感测电路，配置为在将感测栅极电压施加至所述栅电极时通过测量所述源极区域和所述漏极区域之间的电流的幅度来测量所述铁电栅极介电层中的电极化的方向。
在另一实施例中，公开了一种形成半导体结构的方法，其中，该方法包括以下操作：提供半导体衬底8，半导体衬底8包括具有第一导电类型的掺杂的半导体材料10；在半导体衬底8上方形成层堆叠件，该层堆叠件从底部到顶部包括电荷俘获带未对准层52、铁电栅极介电层53和栅电极54，电荷俘获带未对准层52包括介电金属氧化物材料，铁电栅极介电层53包括铁电材料；以及在半导体材料10中形成源极区域32和漏极区域38，其中，半导体沟道35在层堆叠件下方的源极区域32和漏极区域38之间延伸。
在上述方法中，其中：所述半导体材料包括硅；并且所述方法包括直接在所述半导体沟道的顶面上形成具有在0.1nm至0.8nm的范围内的有效厚度的界面氧化硅层，其中，在所述界面氧化硅层上直接形成所述电荷俘获带未对准层。
在上述方法中，其中：所述电荷俘获带未对准层的有效厚度在0.1nm至0.5nm的范围内；并且所述介电金属氧化物材料包括选自Be、Mg、Ca、Sr、Ba、Al、Ga、Sc、Y、Ti、V、Cr、Mn、Zr、Nb、Mo、Ta、W和镧系元素的至少一种元素金属的氧化物材料。
在上述方法中，其中：所述铁电材料具有电荷俘获带，所述电荷俘获带包括由所述铁电材料的界面陷阱生成的电子态；所述电荷俘获带未对准层包含介电材料，所述介电材料引起所述铁电材料的所述电荷俘获带相对于所述半导体材料的能带结构偏移；所述半导体结构包括铁电场效应晶体管，所述铁电场效应晶体管包括所述半导体材料的表面部分作为半导体沟道；所述方法还包括提供栅极偏置电路，所述栅极偏置电路配置为通过分别施加导通电压和截止电压来为所述铁电场效应晶体管提供导通状态和截止状态；所述导通状态期间的所述电荷俘获带的能级与所述半导体沟道的少数电荷载流子的能级偏移。
在另一实施例中，公开了一种形成半导体结构的方法，其中，该方法包括以下操作：提供半导体衬底8，半导体衬底8包括半导体材料层110(半导体材料层110可以是具有第一导电类型的掺杂的单晶掺杂锗层；在半导体材料层110上方形成包括铁电材料的铁电栅极介电层53(半导体材料层110可以是具有第一导电类型的掺杂的单晶掺杂锗层)；在铁电栅极介电层上方形成栅电极54；以及在半导体衬底8中形成源极区域132和漏极区域138，其中包括掺杂锗材料部分的半导体沟道135在铁电栅极介电层53下方的源极区域132和漏极区域138之间延伸。
在上述方法中，其中，所述铁电栅极介电层直接形成在所述掺杂锗材料部分的顶面上，在所述掺杂锗材料部分与所述铁电栅极介电层之间没有任何界面材料层。
在上述方法中，其中，所述铁电栅极介电层直接形成在所述掺杂锗材料部分的顶面上，在所述掺杂锗材料部分与所述铁电栅极介电层之间没有任何界面材料层，其中，所述半导体沟道包括掺杂锗，所述掺杂锗包括原子浓度大于99％的锗原子，并且包括原子浓度小于1％的所述第一导电类型的掺杂剂。
在上述方法中，其中，所述铁电栅极介电层包括选自以下的材料并且具有在3nm至20nm的范围内的厚度：Pb(ZrxTi1-x)O3，其中x在0到1的范围内；PbZrO3；PbTiO3；HfO2；ZrO2；HfxZr1-xO2，其中x在0和1之间；NH4H2PO4；KH2PO4；LiNbO3；LiTaO3；BaTiO3；(Pb,La)TiO3以及(Pb,La)(Zr,Ti)O3及其掺杂的变体。
本发明的各种实施例在铁电场效应晶体管的铁电栅极介电层53的电荷俘获带53T与铁电场效应晶体管的操作期间的费米能级之间提供能级偏移。因为电荷载流子(诸如电子)必须以不同于铁电栅极介电层53的电荷俘获带53T的能级的能级通过，所以可以避免铁电栅极介电层53中的电荷俘获。在铁电场效应晶体管的使用期间，铁电栅极介电层53的剩余极化不会降低，因为避免了铁电栅极介电层53的电荷俘获带53T中的电荷俘获。此外，由于避免了铁电栅极介电层53的电荷俘获带53T中的电荷俘获，因此在铁电场效应晶体管的使用期间，铁电栅极介电层53的饱和极化不会降低。因此，本发明的铁电场效应晶体管可以提供比引起铁电栅极介电层的电荷俘获带中的电荷俘获的现有技术场效应晶体管更大的耐久性。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种铁电场效应晶体管，包括：
半导体衬底，包括在源极区域和漏极区域之间延伸的半导体沟道并且具有第一导电类型的掺杂；
铁电栅极介电层，位于所述半导体沟道上方，并且包括具有电荷俘获带的铁电材料，所述电荷俘获带包括由所述铁电材料的界面陷阱生成的电子态；以及
栅电极，位于所述铁电栅极介电层上，并且配置为通过从栅极偏置电路分别施加导通电压和截止电压为所述铁电场效应晶体管提供导通状态和截止状态，
其中，所述导通状态期间的所述电荷俘获带的能级与所述半导体沟道的少数电荷载流子的能带的能级偏移。
2.根据权利要求1所述的铁电场效应晶体管，还包括：
电荷俘获带未对准层，设置在所述铁电栅极介电层与所述半导体沟道之间，并且包含引起所述铁电材料的所述电荷俘获带相对于所述半导体沟道的能带结构偏移的介电材料。
3.根据权利要求2所述的铁电场效应晶体管，其中，所述电荷俘获带未对准层包括有效厚度在0.1nm至0.5nm的范围内的介电金属氧化物。
4.根据权利要求3所述的铁电场效应晶体管，其中，所述介电金属氧化物包括选自Be、Mg、Ca、Sr、Ba、Al、Ga、Sc、Y、Ti、V、Cr、Mn、Zr、Nb、Mo、Ta、W和镧系元素的至少一种元素金属的氧化物材料。
5.根据权利要求2所述的铁电场效应晶体管，其中：
所述半导体沟道包括硅；并且
所述铁电场效应晶体管包括界面氧化硅层，所述界面氧化硅层位于所述半导体沟道和所述电荷俘获带未对准层之间并且包括氧化硅，并且具有在0.1nm至0.8nm的范围内的有效厚度。
6.根据权利要求5所述的铁电场效应晶体管，其中，所述界面氧化硅层的侧壁、所述电荷俘获带未对准层的侧壁、所述铁电栅极介电层的侧壁和所述栅电极的侧壁彼此垂直地重合。
7.根据权利要求1所述的铁电场效应晶体管，其中，所述半导体沟道包括锗，并且所述铁电栅极介电层与所述半导体沟道的表面直接接触，在所述铁电栅极介电层与所述半导体沟道之间没有任何界面材料层。
8.一种铁电存储器器件，包括：
权利要求1所述的铁电场效应晶体管，以及
感测电路，配置为在将感测栅极电压施加至所述栅电极时通过测量所述源极区域和所述漏极区域之间的电流的幅度来测量所述铁电栅极介电层中的电极化的方向。
9.一种形成半导体结构的方法，包括：
提供半导体衬底，所述半导体衬底包括具有第一导电类型的掺杂的半导体材料；
在所述半导体衬底上方形成层堆叠件，所述层堆叠件从底部到顶部包括电荷俘获带未对准层、铁电栅极介电层和栅电极，所述电荷俘获带未对准层包括介电金属氧化物材料，所述铁电栅极介电层包括铁电材料；以及
在所述半导体材料中形成源极区域和漏极区域，其中，半导体沟道在所述层堆叠件下方的所述源极区域和所述漏极区域之间延伸。
10.一种形成半导体结构的方法，包括：
提供半导体衬底，所述半导体衬底包括具有第一导电类型的掺杂的掺杂锗材料部分；
在所述掺杂锗材料部分上方形成包括铁电材料的铁电栅极介电层；
在所述铁电栅极介电层上方形成栅电极；以及
在所述半导体衬底中形成源极区域和漏极区域，其中，包括所述掺杂锗材料部分的半导体沟道在所述铁电栅极介电层下方的所述源极区域和所述漏极区域之间延伸。
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