KR102581123B1 - 강유전 디바이스를 위한 계면 이중 패시베이션 층 및 그 형성 방법 - Google Patents

강유전 디바이스를 위한 계면 이중 패시베이션 층 및 그 형성 방법 Download PDF

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Abstract

반도체 구조물은 아래에서 위로 또는 위에서 아래로, 게이트 전극, 강유전 유전체 층, 금속이 풍부한 금속 산화물 층, 유전체 금속 질화물 층 및 금속 산화물 반도체 층을 포함한다. 금속 산화물 반도체 층 상에 소스 영역 및 드레인 영역을 형성함으로써 강유전 전계 효과 트랜지스터가 제공될 수 있다. 금속이 풍부한 금속 산화물 층과 유전체 금속 질화물 층은 강유전 유전체 층과 금속 산화물 반도체 층 사이의 계면을 균질화 및 안정화시키고, 계면에서 과잉 산소 원자를 감소시켜, 강유전 전계 효과 트랜지스터의 스위칭 특성을 향상시킨다.

Description

강유전 디바이스를 위한 계면 이중 패시베이션 층 및 그 형성 방법 {INTERFACIAL DUAL PASSIVATION LAYER FOR A FERROELECTRIC DEVICE AND METHODS OF FORMING THE SAME}
관련 출원
이 출원은 2020년 6월 23일자에 출원된 발명의 명칭이 "향상된 표면 패시베이션을 갖는 산화물 반도체 디바이스 및 이를 제조하는 방법(Oxide Semiconductor Device with Enhanced Surface Passivation and Method of Fabricating the Same)"인 미국 가출원 제 63/042,598 호의 우선권의 이익을 주장하며, 그 전체 내용은 모든 목적을 위해 본 명세서에 참조로 포함된다.
강유전 물질은 외부 전기장이 0일 때 자발적인 0이 아닌 전기 분극(즉, 0이 아닌 총 전기 쌍극자 모멘트)을 가질 수 있는 물질이다. 자발적인 전기 분극은 반대 방향으로 가해진 강한 외부 전기장에 의해 반전될 수 있다. 전기 분극은 측정 시점의 외부 전기장뿐만 아니라 외부 전기장의 이력에도 의존하므로 히스테리시스 루프를 갖는다. 최대 전기 분극은 포화 분극으로 지칭된다. 포화 분극을 유도하는 외부 전기장이 더 이상 적용되지 않는 (즉, 꺼진) 후에 남아있는 전기 분극은 잔류 분극으로 지칭된다. 제로 분극을 달성하기 위해 잔류 분극의 반대 방향으로 적용되어야 하는 전기장의 크기는 보자력으로 지칭된다. 메모리 디바이스를 형성하기 위해, 일반적으로 높은 잔류 분극과 높은 보자력을 갖는 것이 바람직하다. 높은 잔류 분극은 전기 신호의 크기를 증가시킬 수 있다. 높은 보자력은 잡음 수준의 전기장 및 간섭으로 인한 섭동에 대해 메모리 디바이스를 더 안정적으로 만든다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 제 1 실시예에 따른 기판 위의 절연 물질 층의 상부에 게이트 전극을 형성한 이후의 제 1 예시적인 구조물의 평면도이다.
도 1b는 도 1a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시의 제 1 실시예에 따른 강유전 유전체 물질 층을 성막한 이후의 제 1 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시의 제 1 실시예에 따른 금속이 풍부한 금속 산화물 물질 층을 형성한 이후의 제 1 예시적인 구조물의 수직 단면도이다.
도 4는 본 개시의 제 1 실시예에 따른 유전체 금속 질화물 물질 층을 형성한 이후의 제 1 예시적인 구조물의 수직 단면도이다.
도 5는 본 개시의 제 1 실시예에 따른 금속 산화물 반도체 물질 층을 성막한 이후의 제 1 예시적인 구조물의 수직 단면도이다.
도 6a는 본 개시의 제 1 실시예에 따른 금속 산화물 반도체 물질 층, 유전체 금속 질화물 물질 층, 금속이 풍부한 금속 산화물 물질 층 및 강유전 유전체 물질 층을 패터닝한 이후의 제 1 예시적인 구조물의 평면도이다.
도 6b는 도 6a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다.
도 7a는 본 개시의 제 1 실시예에 따른 소스 영역 및 드레인 영역을 형성한 이후의 제 1 예시적인 구조물의 평면도이다.
도 7b는 도 7a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다.
도 8a는 본 개시의 제 1 실시예에 따른 콘택트 레벨 유전체 층 및 콘택트 비아 구조물을 형성한 이후의 제 1 예시적인 구조물의 평면도이다.
도 8b는 도 8a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다.
도 8c는 도 8a의 평면 C-C'을 따른 제 1 예시적인 구조물의 수직 단면도이다.
도 9a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 대안적인 구성의 평면도이다.
도 9b는 도 9a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다.
도 10은 본 개시의 제 2 실시예에 따른 기판 위의 절연 물질 층의 상부 표면 상에 금속 산화물 반도체 물질 층을 성막한 이후의 제 2 예시적인 구조물의 수직 단면도이다.
도 11은 본 개시의 제 2 실시예에 따른 유전체 금속 질화물 물질 층을 형성한 이후의 제 2 예시적인 구조물의 수직 단면도이다.
도 12는 본 개시의 제 2 실시예에 따른 금속 층을 성막한 이후의 제 2 예시적인 구조물의 수직 단면도이다.
도 13은 본 개시의 제 2 실시예에 따른 강유전 유전체 물질 층 및 게이트 전극 물질 층을 형성한 이후의 제 2 예시적인 구조물의 수직 단면도이다.
도 14a는 본 개시의 제 2 실시예에 따른 게이트 전극 물질 층, 강유전 유전체 물질 층, 금속이 풍부한 금속 산화물 물질 층, 유전체 금속 질화물 물질 층 및 금속 산화물 반도체 물질 층을 패터닝한 이후의 제 2 예시적인 구조물의 평면도이다.
도 14b는 도 14a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다.
도 15a는 본 개시의 제 2 실시예에 따른 게이트 전극, 강유전 유전체 층, 금속이 풍부한 금속 산화물 층, 및 유전체 금속 질화물 층을 형성한 이후의 제 2 예시적인 구조물의 평면도이다.
도 15b는 도 15a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다.
도 16a는 본 개시의 제 2 실시예에 따른 유전체 게이트 스페이서, 소스 영역 및 드레인 영역을 형성한 이후의 제 2 예시적인 구조물의 평면도이다.
도 16b는 도 16a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다.
도 17a는 본 개시의 제 2 실시예에 따른 콘택트 레벨 유전체 층 및 콘택트 비아 구조물을 형성한 이후의 제 2 예시적인 구조물의 평면도이다.
도 17b는 도 17a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다.
도 18은 본 개시의 다양한 실시예들에 따른 강유전 유전체 층과 금속 산화물 반도체 층 사이의 계면 영역에서의 예시적인 원자 결합 구성을 도시하는 개략도이다.
도 19a는 본 개시의 일 실시예에 따른 유전체 금속 질화물 층 및 금속이 풍부한 금속 산화물 층의 스택의 형성이 있건 없건 금속 산화물 반도체 층의 표면이 산소가 부족한 실시예에서 강유전 유전체 층의 에너지 레벨 프로파일의 변화를 도시하는 에너지 다이어그램이다.
도 19b는 본 개시의 일 실시예에 따른 유전체 금속 질화물 층 및 금속이 풍부한 금속 산화물 층의 스택의 형성이 있건 없건 금속 산화물 반도체 층의 표면이 산소가 풍부한 실시예에서 강유전 유전체 층의 에너지 레벨 프로파일의 변화를 도시하는 에너지 다이어그램이다.
도 20은 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물을 형성하기 위한 일반적인 처리 단계를 도시하는 제 1 흐름도이다.
도 21은 본 개시의 제 2 실시예에 따른 제 2 예시적인 구조물을 형성하기 위한 일반적인 처리 단계를 도시하는 제 2 흐름도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정한 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 달리 명시적으로 언급하지 않는 한, 동일한 참조 번호를 갖는 각각의 요소는 동일한 물질 조성을 갖고 동일한 두께 범위 내의 두께를 갖는 것으로 간주된다.
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 특히 강유전 유전체 층의 강유전 특성을 개선하기 위해 강유전 유전체 층과 금속 산화물 반도체 물질 층 사이에 계면 물질 층을 포함하는 강유전 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET) 및 그 형성 방법에 관한 것이다. 계면 물질 층은 금속이 풍부한 금속 산화물 층 및 유전체 금속 질화물 층의 층 스택을 포함하는 계면 이중 패시베이션 층을 포함할 수 있다.
종래의 FeFET에서, 강유전 물질이 금속 산화물 반도체(예를 들어, 인듐-갈륨-아연-산화물(IGZO)) 물질 위에 성막될 수 있다. 금속 산화물 반도체 표면은 거칠고 다양한 농도의 산소 또는 금속 원자에 의해 지배될 수 있다. 강유전체와 금속 산화물 반도체 계면은 금속-금속 결합을 형성하는 계면 과잉 금속 이온을 가질 수 있다. 또한, 강유전체와 금속 산화물 반도체 계면에서의 산소 함량도 달라질 수 있다. 강유전체와 금속 산화물 반도체 계면에서의 산소 부족은 산소 스위칭을 촉진할 수 있는 반면, 강유전체와 금속 산화물 반도체 계면에서의 산소 과잉은 강유전 층에서 산소 이동을 방해할 수 있다. 강유전체와 금속 산화물 반도체 계면에서 계면 산소 농도를 제어하면 균일한 스위칭을 갖는 강유전 디바이스를 달성하는 능력에 영향을 미친다.
본 명세서에 개시된 다양한 실시예들의 계면 이중 패시베이션 층은 강유전 유전체 물질 층 상에 금속이 풍부한 금속 산화물 층을 형성한 후 금속이 풍부한 금속 산화물 층을 질화 처리함으로써 형성될 수 있다. 대안적으로, 계면 이중 패시베이션 층은 금속 산화물 반도체 층을 질화 처리한 후 원자 수준의 두께를 갖는 금속 층을 성막함으로써 형성될 수 있다. 금속 층은 그 위에 강유전 유전체 물질 층의 성막 시 금속이 풍부한 금속 산화물 층으로 변환될 수 있다.
본 개시의 계면 이중 패시베이션 층은 강유전 유전체 물질 층의 강유전 특성의 가변성을 감소시킨다. 또한, 본 개시의 계면 이중 패시베이션 층은 강유전 유전체 물질 층과 금속 산화물 반도체 물질 층 사이의 계면을 안정화시킨다. 따라서, 본 개시의 계면 이중 패시베이션 층은 강유전 메모리 디바이스의 디바이스 특성에 균일성을 제공한다. 금속-금속 배위는 강유전 유전체 물질 층과 금속 산화물 반도체 물질 층 사이의 계면에서 감소된다. 또한, 계면에서의 과잉 산소는 금속이 풍부한 금속 산화물 층과 결합할 수 있으며, 강유전 유전체 물질 층에서의 강유전 스위칭이 촉진된다. 이제 본 개시의 실시예들의 다양한 양태들이 첨부 도면들을 참조하여 상세하게 설명된다.
도 1a는 본 개시의 제 1 실시예에 따른 기판 위의 절연 물질 층의 상부에 게이트 전극을 형성한 이후의 제 1 예시적인 구조물의 평면도이다. 도 1b는 도 1a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다. 도 1a 및 도 1b를 참조하면, 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물은 상부에 절연 물질 층(10)을 포함하는 기판(8)을 포함한다. 기판(8)은 절연 물질 층(10) 아래에 추가적인 물질 부분을 포함할 수 있다. 예를 들어, 기판(8)은 상부 표면 상의 반도체 디바이스(예컨대, 전계 효과 트랜지스터) 내에 상업적으로 사용 가능한 반도체 웨이퍼를 포함할 수 있다. 절연 물질 층(10)은 금속 반도체 구조물(예컨대, 금속 라인 및 금속 비아 구조물)이 내부에 형성된 층간 유전체(interlayer dielectric; ILD) 물질 층을 내부에 포함할 수 있다. 대안적으로, 기판(8)은 상부로서 또는 그 전체로서 절연 물질 층(10)을 포함하는 절연 기판을 포함할 수 있다. 일반적으로, 기판(8)은 그 위에 후속적으로 형성될 디바이스에 구조적 무결성을 제공할 수 있는 두께를 갖는다. 예를 들어, 기판(8)은 30 ㎛ 내지 1 mm 범위의 두께를 가질 수 있다. 절연 물질 층(10)의 두께는 기판(8)의 구성 및 조성에 따라 100 nm 내지 1 mm의 범위에 있을 수 있다. 예시적인 예에서, 절연 물질 층(10)은 실리콘 산화물, 실리콘 질화물, 유기 실리케이트 유리, 석영 등과 같은 유전체 물질을 포함할 수 있다. 다른 절연 물질이 또한 본 개시의 고려되는 범위 내에 있다.
일 실시예에서, 기판(8)은 단결정 반도체 기판(예컨대, 상업적으로 사용 가능한 단결정 실리콘 기판), 단결정 반도체 기판의 상부 표면에 위치한 반도체 디바이스(예컨대, 단결정 반도체 채널을 포함하는 전계 효과 트랜지스터), 및 단결정 기판의 상부 표면에 위치한 반도체 디바이스의 다양한 노드에 전기적으로 연결된 금속 상호 연결 구조물을 내장하는 상호 연결 레벨 유전체 물질 층의 조합을 포함할 수 있다. 이 경우, 절연 물질 층(10)은 하나 이상의 상호 연결 레벨 유전체 물질 층을 포함할 수 있고, 절연 물질 층(10) 위에 형성된 구조물은 BEOL(back-end-of-line) 구조물로 형성될 수 있다.
절연 물질 층(10)의 상부 표면에 포토 레지스트 층(도시되지 않음)을 도포하고, 포토 레지스트 층을 리소그래피 방식으로 패터닝하여 포토 레지스트 층에 개구를 형성하며, 포토 레지스트 층을 에칭 마스크로 사용하여 절연 물질 층(10)의 상부를 이방성 에칭함으로써, 절연 물질 층(10)의 상부에 리세스 영역이 형성될 수 있다. 리세스 영역은 50 nm 내지 500 nm 범위의 깊이를 가질 수 있지만, 더 작고 더 큰 깊이가 또한 사용될 수 있다. 일 실시예에서, 리세스 영역은 직사각형 형상을 가질 수 있다. 이 실시예에서, 제 1 수평 방향(hd1)을 따라 측방향으로 연장되는 리세스 영역의 제 1 측면의 측방향 치수는 후속적으로 형성될 박막 강유전 전계 효과 트랜지스터의 채널 길이와 동일할 수 있고, 제 2 수평 방향(hd2)을 따라 측방향으로 연장되는 리세스 영역의 제 2 측면의 측방향 치수는 후속적으로 형성될 박막 강유전 전계 효과 트랜지스터의 채널의 폭과 동일할 수 있다. 예시적인 예에서, 제 1 수평 방향(hd1)을 따른 리세스 영역의 제 1 측면의 측방향 치수는 20 nm 내지 200 nm의 범위에 있을 수 있고, 제 2 수평 방향을 따른 리세스 영역의 제 2 측면의 측방향 치수는 40 nm 내지 1,000 nm의 범위에 있을 수 있지만, 더 작고 더 큰 측방향 치수가 또한 사용될 수 있다. 포토 레지스트 층은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
고농도 도핑된 반도체 물질(예컨대, 고농도 도핑된 폴리 실리콘), 전이 금속 또는 전이 금속의 전도성 금속 합금(예컨대, 전도성 금속 질화물 또는 전도성 금속 탄화물)과 같은 전도성 물질이 리세스 영역에 성막될 수 있다. 전도성 물질의 과잉 부분은 절연 물질 층(10)의 상부 표면을 포함하는 수평면 위에서 제거될 수 있다. 리세스 영역을 충전하는 전도성 물질의 나머지 부분은 게이트 전극(58)을 포함한다. 게이트 전극(58)은 절연 물질 층(10)의 측벽 및 리세스된 표면과 접촉할 수 있다. 일부 예에서, 게이트 전극(58)은 백 게이트 전극 또는 하부 게이트 전극으로 지칭될 수 있다.
도 2는 본 개시의 제 1 실시예에 따른 강유전 유전체 물질 층을 성막한 이후의 제 1 예시적인 구조물의 수직 단면도이다. 도 2를 참조하면, 강유전 유전체 물질 층(54L)을 형성하기 위해 게이트 전극(58)의 상부 표면 및 절연 물질 층(10)의 상부 표면 상에 강유전 유전체 물질이 성막될 수 있다. 강유전 유전체 물질 층(54L)은 전기 분극을 위한 2 개의 안정된 방향을 갖는 강유전 물질을 포함한다. 2 개의 안정된 방향은 상향 및 하향일 수 있으며, 수직 방향에 대해 경사각을 갖는 한 세트의 두 개의 반대 방향일 수 있다. 강유전 유전체 물질 층(54L)의 강유전 물질은 바륨 티타네이트, 콜레마나이트, 비스무트 티타네이트, 유로퓸 바륨 티타네이트, 강유전 고분자, 게르마늄 텔루라이드, 랑바이나이트, 납 스칸듐 탄탈레이트, 납 티타네이트, 납 지르코네이트 티타네이트, 리튬 니오베이트, 폴리비닐리덴 플루오라이드, 칼륨 니오베이트, 칼륨 나트륨 타르트레이트, 칼륨 티타닐 포스페이트, 나트륨 비스무트 티타네이트, 리튬 탄탈레이트, 납 란탄 티타네이트, 납 란탄 지르코네이트 티타네이트, 암모늄 디하이드로젠 포스페이트 및 칼륨 디하이드로젠 포스페이트로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 다른 적합한 물질이 본 개시의 고려되는 범위 내에 있다. 강유전 유전체 물질 층(54L)은, 예를 들어, 물리 기상 증착에 의해 성막될 수 있다. 강유전 유전체 물질 층(54L)의 두께는 2 nm 내지 30 nm의 범위, 예컨대, 4 nm 내지 15 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 게이트 전극(58)은 절연 물질 층(10)의 제 1 부분과 접촉할 수 있고, 강유전 유전체 물질 층(54L)은 절연 물질 층(10)의 제 2 부분과 접촉할 수 있다.
도 3은 본 개시의 제 1 실시예에 따른 금속이 풍부한 금속 산화물 물질 층을 형성한 이후의 제 1 예시적인 구조물의 수직 단면도이다. 도 3을 참조하면, 강유전 유전체 물질 층(54L)의 상부 표면 상에 금속이 풍부한 금속 산화물 물질 층(51L)이 형성될 수 있다. 일 실시예에서, 금속이 풍부한 금속 산화물 물질 층(51L)은 강유전 유전체 물질 층(54L) 상에 금속 원소를 포함하는 금속 층을 성막하고, 금속 원소의 원자를 산화시킴으로써 형성될 수 있다. 이 실시예에서, 금속 원소의 원자는 강유전 유전체 물질 층(54L) 내의 산소 원자와 결합함으로써 산화될 수 있다. 금속 원소는 강유전 유전체 물질 층(54L) 내에 존재하는 금속 원소와 상이할 수 있거나 동일할 수 있다. 또한, 금속 원소는 후속적으로 성막될 금속 산화물 반도체 물질 층 내의 금속 원소와 상이하거나 동일할 수 있다.
금속 층의 금속 원소는 전이 금속 원소 또는 비전이 금속 원소일 수 있다. 일 실시예에서, 금속 원소는, 금속 원소가 강유전 유전체 물질 층(54L)의 강유전 유전체 물질로 상호 확산되지 않고, 금속 원소가 강유전 유전체 물질 층(54L)의 강유전 유전체 물질의 격자 구조의 위상 안정성을 크게 교란시키지 않으며, 금속 원소가 누설 전류를 증가시킬 수 있는 트랩 레벨 에너지 상태를 형성하지 않도록 선택될 수 있다.
예를 들어, 금속이 풍부한 금속 산화물 물질 층(51L)을 형성하기 위해 성막되는 금속 층의 금속 원소는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 금속 층은 원자 층 증착과 같은 컨포멀 증착 공정에 의해 성막될 수 있다. 금속 층의 두께는 0.1 nm 내지 0.6 nm의 범위, 예컨대, 0.2 nm 내지 0.5 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 금속 층의 두께는 금속 층 내 금속의 벌크 상태에서 단위 부피당 금속 원자의 총 수에 대한 금속 층의 단위 면적당 금속 원자의 총 수의 비율을 의미한다. 일 실시예에서, 강유전 유전체 물질 층(54L)은 금속 층 내의 금속 원소와 상이한 전이 금속의 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 금속 층의 금속 원소는 후속적으로 증착될 금속 산화물 반도체 층 내에 존재하는 임의의 금속 원소와 상이할 수 있다.
금속이 풍부한 금속 산화물 물질 층(51L)은 금속 층의 금속 원소의 비화학양론적 및 금속이 풍부한 산화물을 포함한다. 다시 말해서, 금속 층의 금속 원소의 모든 원자가 강유전 유전체 물질 층(54L)의 표면 상의 산소 원자와 완전히 결합되지 않도록 금속 층의 두께가 선택될 수 있다. 따라서, 금속이 풍부한 금속 산화물 물질 층(51L) 내의 금속 원소의 평균 배위 원자는 완전 산화 상태에 있는 금속 원소의 배위수보다 작을 수 있다. 예시적인 예에서, 금속이 풍부한 금속 산화물 물질 층(51L)의 금속 원소가 Hf, Ti 또는 Zr을 포함하는 경우, 평균 산소 배위수는 2 미만일 수 있고 0.5 내지 1.8의 범위에 있을 수 있다. 금속이 풍부한 금속 산화물 물질 층(51L)의 금속 원소가 Al 또는 Ga를 포함하는 경우, 평균 산소 배위수는 1.5 미만이고 0.3 내지 1.2의 범위에 있을 수 있다. 따라서, 금속이 풍부한 금속 산화물 물질 층(51L) 내의 금속 원소의 산화물 물질은 강유전 유전체 물질 층(54L)의 상부 표면에서 산소 부족 상태를 제거한다.
도 4는 본 개시의 제 1 실시예에 따른 유전체 금속 질화물 물질 층을 형성한 이후의 제 1 예시적인 구조물의 수직 단면도이다. 도 4를 참조하면, 금속이 풍부한 금속 산화물 물질 층(51L)의 상부를 질화함으로써 유전체 금속 질화물 물질 층(52L)이 형성될 수 있다. 제 1 예시적인 구조물은 질화 처리 챔버에 배치될 수 있고, 암모니아 또는 질소 가스와 같은 질화제 가스가 질화 처리 챔버로 유입될 수 있다. 금속이 풍부한 금속 산화물 물질 층(51L)의 표면 부분을 유전체 금속 질화물 물질 층(52L)으로 변환하기 위해 플라즈마 질화 공정 또는 열 질화 공정이 수행될 수 있다. 따라서, 유전체 금속 질화물 물질 층(52L)은 금속이 풍부한 금속 산화물 물질 층(51L) 내의 금속 원소의 유전체 금속 질화물을 포함한다. 질화를 유도하는 질소 원자가 질화 공정 챔버에서 플라즈마로부터 또는 가스 주변으로부터 공급되기 때문에, 질화 공정은 금속이 풍부한 금속 산화물 물질 층(51L)의 하부보다 금속이 풍부한 금속 산화물 물질 층(51L)의 상부에서 더 효과적이다. 일 실시예에서, 유전체 금속 질화물 물질 층(52L)은 유전체 금속 질화물의 연속적인 단층일 수 있다. 일 실시예에서, 유전체 금속 질화물 물질 층(52L)은 화학양론적일 수 있고, 1:1 원자비로 금속 원자 및 질소 원자를 포함할 수 있다. 일 실시예에서, 금속 원자는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 일 실시예에서, 유전체 금속 질화물 물질 층(52L)은 화학량론적 HfN의 연속적인 단층을 포함할 수 있다. 질화 공정 후 금속이 풍부한 금속 산화물 물질 층(51L)의 두께는 0.1 nm 내지 0.5 nm의 범위, 예컨대, 0.2 nm 내지 0.4 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 유전체 금속 질화물 물질 층(52L)의 두께는 0.2 nm 내지 0.4 nm의 범위에 있을 수 있다.
도 5는 본 개시의 제 1 실시예에 따른 금속 산화물 반도체 물질 층을 성막한 이후의 제 1 예시적인 구조물의 수직 단면도이다. 도 5를 참조하면, 금속 산화물 반도체 물질 층(30L)이 유전체 금속 질화물 물질 층(52L) 위에 성막될 수 있다. 금속 산화물 반도체 물질 층(30L)은 금속 산화물 반도체 물질, 예컨대, 인듐 갈륨 아연 산화물(IGZO), 높은 도핑 수준을 갖는 도핑된 아연 산화물, 도핑된 인듐 산화물 또는 도핑된 카드뮴 산화물을 포함한다. 다른 금속 산화물 반도체 물질이 본 개시의 고려되는 범위 내에 있을 수 있다. 금속 산화물 반도체 물질 층(30L)은 물리 기상 증착에 의해 성막될 수 있다. 금속 산화물 반도체 물질 층(30L)의 도펀트 농도는 1.0 x 1012/cm3 내지 1.0 x 1018/cm3의 범위에 있을 수 있지만, 더 적고 더 큰 도펀트 농도가 또한 사용될 수 있다. 금속 산화물 반도체 물질 층(30L)의 두께는 10 nm 내지 100 nm의 범위, 예컨대, 20 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
도 6a는 본 개시의 제 1 실시예에 따른 금속 산화물 반도체 물질 층, 유전체 금속 질화물 물질 층, 금속이 풍부한 금속 산화물 물질 층 및 강유전 유전체 물질 층을 패터닝한 이후의 제 1 예시적인 구조물의 평면도이다. 도 6b는 도 6a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다. 도 6a 및 도 6b를 참조하면, 포토 레지스트 층(59)이 금속 산화물 반도체 물질 층(30L) 위에 도포될 수 있고, 게이트 전극(58)의 영역을 가로지르는 직사각형 영역을 커버하도록 리소그래피 방식으로 패터닝될 수 있다. 금속 산화물 반도체 물질 층(30L), 유전체 금속 질화물 물질 층(52L), 금속이 풍부한 금속 산화물 물질 층(51L) 및 강유전 유전체 물질 층(54L)을 통해 포토 레지스트 층(59)의 패턴을 전사하기 위해 이방성 에칭 공정이 수행될 수 있다. 금속 산화물 반도체 물질 층(30L)의 패터닝된 부분은 금속 산화물 반도체 층(30)을 포함한다. 유전체 금속 질화물 물질 층(52L)의 패터닝된 부분은 유전체 금속 질화물 층(52)을 포함한다. 금속이 풍부한 금속 산화물 물질 층(51L)의 패터닝된 부분은 금속이 풍부한 금속 산화물 층(51)을 포함한다. 강유전 유전체 물질 층(54L)의 패터닝된 부분은 강유전 유전체 층(54)을 포함한다. 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(51), 유전체 금속 질화물 층(52) 및 금속 산화물 반도체 층(30)을 포함하는 층 스택이 형성될 수 있다. 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(51), 유전체 금속 질화물 층(52) 및 금속 산화물 반도체 층(30)의 층 스택은 게이트 유전체를 구성한다. 층 스택(54, 51, 52, 30) 내의 층들의 측벽은 수직으로 일치할 수 있으며, 즉 동일한 수직 평면 내에 위치할 수 있다. 게이트 전극(58)의 일부는 층 스택(54, 51, 52, 30)의 영역 외부에서 제 2 수평 방향(hd2)을 따라 측방향으로 돌출될 수 있고, 게이트 전극(58)의 상부 표면이 물리적으로 노출될 수 있다. 포토 레지스트 층(59)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 7a는 본 개시의 제 1 실시예에 따른 소스 영역 및 드레인 영역을 형성한 이후의 제 1 예시적인 구조물의 평면도이다. 도 7b는 도 7a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다. 도 7a 및 도 7b를 참조하면, 소스 영역(32) 및 드레인 영역(38)을 형성하기 위해 금속 산화물 반도체 층(30)의 상부 표면 일부에 전도성 물질이 성막될 수 있다. 전도성 물질은 TiN, TaN 또는 WN과 같은 금속 물질, 다수의 금속 물질의 층 스택 또는 고농도 도핑된 반도체 물질을 포함할 수 있다. 다른 전도성 물질이 본 개시의 고려되는 범위 내에 있다. 일 실시예에서, 전도성 물질은 금속 산화물 반도체 층 위에 연속적인 물질 층으로서 성막될 수 있고, 한 쌍의 패터닝된 포토 레지스트 물질 부분이 게이트 전극(58)의 영역으로부터 측방향으로 오프셋된 영역에 형성될 수 있다. 전도성 물질의 마스킹되지 않은 부분은 금속 산화물 반도체 층(30) 및 절연 물질 층(10)의 물질에 선택적으로 전도성 물질을 에칭하는 에칭 공정을 사용하여 에칭될 수 있다. 에칭 공정은 이방성 에칭 공정 또는 등방성 에칭 공정을 포함할 수 있다. 대안적으로, 포토 레지스트 물질이 금속 산화물 반도체 층(30)의 상부 표면 위에 도포될 수 있고, 게이트 전극(58)의 영역으로부터 측방향으로 오프셋된 영역에서 그 안에 개구를 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 전도성 물질은 포토 레지스트 물질의 개구에 성막될 수 있고, 포토 레지스트 물질 위에 놓인 전도성 물질의 부분은 포토 레지스트 물질을 제거하는 용매의 적용에 의해 제거될 수 있다.
소스 영역(32)은 게이트 전극(58)으로부터 측방향으로 오프셋된 금속 산화물 반도체 층(30)의 제 1 부분 상에 직접 형성될 수 있고, 드레인 영역(38)은 게이트 전극(58) 및 소스 영역(32)으로부터 측방향으로 오프셋된 금속 산화물 반도체 층(30)의 제 2 부분 상에 직접 형성될 수 있다. 따라서, 소스 영역(32)은 게이트 전극(58)으로부터 측방향으로 오프셋된 금속 산화물 반도체 층(30)의 상부 표면의 제 1 부분과 접촉하고, 드레인 영역(38)은 게이트 전극(58) 및 소스 영역(32)으로부터 측방향으로 오프셋된 금속 산화물 반도체 층(30)의 제 2 부분과 접촉한다. 소스 영역(32) 및 드레인 영역(38)의 두께는 30 nm 내지 300 nm의 범위, 예컨대, 60 nm 내지 150 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
도 8a는 본 개시의 제 1 실시예에 따른 콘택트 레벨 유전체 층 및 콘택트 비아 구조물을 형성한 이후의 제 1 예시적인 구조물의 평면도이다. 도 8b는 도 8a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다. 도 8c는 도 8a의 평면 C-C'을 따른 제 1 예시적인 구조물의 수직 단면도이다. 도 8a 내지 도 8c를 참조하면, 콘택트 레벨 유전체 층(70)을 형성하기 위해 금속 산화물 반도체 층(30), 소스 영역(32) 및 드레인 영역(38) 위에 유전체 물질이 성막될 수 있다. 유전체 물질은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 물질, 또는 유동성 산화물(FOX)과 같은 자기 평탄화 유전체 물질을 포함할 수 있다. 유전체 물질은 화학 기상 증착 공정(예컨대, 플라즈마 강화 화학 기상 증착 공정)에 의해 또는 스핀 코팅에 의해 성막될 수 있다. 유전체 물질의 상부 표면은 증착 공정 동안 또는 증착 공정 후에 평탄화될 수 있다. 콘택트 레벨 유전체 층(70)의 상부 표면과 소스 영역(32) 및 드레인 영역(38)의 상부 표면 사이의 수직 거리는 30 nm 내지 400 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
포토 레지스트 층(도시되지 않음)이 콘택트 레벨 유전체 층(70) 위에 도포될 수 있고, 이를 통해 별개의 개구를 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 포토 레지스트 층의 개구는 소스 영역(32), 드레인 영역(38) 및 게이트 전극(58) 위에 형성될 수 있다. 콘택트 레벨 유전체 층(70)을 통해 콘택트 비아 캐비티를 형성하기 위해 이방성 에칭 공정이 수행될 수 있다.
적어도 하나의 금속 물질이 콘택트 비아 캐비티에 성막될 수 있다. 적어도 하나의 금속 물질은 금속 라이너와 금속 충전 물질의 조합을 포함할 수 있다. 금속 라이너는 전도성 금속 질화물 물질(예컨대, TiN, TaN 또는 WN) 및/또는 금속 탄화물 물질(예컨대, TiC, TaC 또는 WC)을 포함할 수 있다. 금속 라이너의 두께는 3 nm 내지 15 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 금속 충전 물질은 높은 전기 전도성을 갖는 금속을 포함한다. 예를 들어, 금속 충전 물질은 Cu, W, Mo, Co, Ru과 같은 원소 금속 및/또는 다른 원소 금속 또는 금속 간 합금을 포함할 수 있다. 다른 금속 충전 물질이 본 개시의 고려되는 범위 내에 있다. 콘택트 레벨 유전체 층(70)의 상부 표면을 포함하는 수평면 위에 위치한 적어도 하나의 금속 물질의 부분은 평탄화 공정에 의해 제거될 수 있다. 개개의 콘택트 비아 캐비티를 충전하는 금속 라이너 및 금속 충전 물질의 나머지 부분의 각각의 조합은 콘택트 비아 구조물(82, 88, 85)을 구성한다. 콘택트 비아 구조물(82, 88, 85)은 소스 영역(32)과 접촉하는 소스 콘택트 비아 구조물(82), 드레인 영역(38)과 접촉하는 드레인 콘택트 비아 구조물(88), 및 게이트 전극(58)과 접촉하는 게이트 콘택트 비아 구조물(85)을 포함한다.
도 9a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 대안적인 구성의 평면도이다. 도 9b는 도 9a의 평면 B-B'을 따른 제 1 예시적인 구조물의 수직 단면도이다. 도 9a 및 도 9b를 참조하면, 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 대안적인 구성은 도 1a 및 도 1b의 공정 단계에서 절연 물질 층(10)에 리세스 영역을 형성하지 않고 절연 물질 층(10)의 상부 표면 상에 게이트 전극을 형성함으로써 도 8a 내지 도 8c의 제 1 예시적인 구조물로부터 도출될 수 있다. 이 실시예에서, 전도성 물질 층은 절연 물질 층(10)의 상부 표면 위에 성막될 수 있고, 패터닝된 포토 레지스트 물질 부분을 형성하는 리소그래피 패터닝 단계 및 패터닝된 포토 레지스트 물질 부분에 의해 마스킹되지 않은 전도성 물질 층의 마스킹되지 않은 부분을 제거하는 에칭 공정의 조합에 의해 패터닝될 수 있다. 전도성 물질 층의 나머지 패터닝된 부분은 게이트 전극(58)을 포함한다. 그 후, 도 2 내지 도 8c의 처리 단계는 제 1 예시적인 구조물의 대안적인 실시예를 형성하기 위해 수행될 수 있다. 이 실시예에서, 게이트 전극(58)은 절연 물질 층(10)의 상부 표면의 제 1 부분과 접촉하고, 강유전 유전체 층(54)은 절연 물질 층(10)의 상부 표면의 제 2 부분과 접촉한다. 절연 물질 층(10)의 상부 표면의 제 1 부분과 절연 물질 층(10)의 상부 표면의 제 2 부분은 동일한 수평면 내에 위치할 수 있다.
포토 레지스트 층(도시되지 않음)이 콘택트 레벨 유전체 층(70) 위에 도포될 수 있고, 이를 통해 별개의 개구를 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 포토 레지스트 층의 개구는 소스 영역(32), 드레인 영역(38) 및 게이트 전극(58) 위에 형성될 수 있다. 콘택트 레벨 유전체 층(70)을 통해 콘택트 비아 캐비티를 형성하기 위해 이방성 에칭 공정이 수행될 수 있다.
적어도 하나의 금속 물질이 콘택트 비아 캐비티에 성막될 수 있다. 적어도 하나의 금속 물질은 금속 라이너와 금속 충전 물질의 조합을 포함할 수 있다. 금속 라이너는 전도성 금속 질화물 물질(예컨대, TiN, TaN 또는 WN) 및/또는 금속 탄화물 물질(예컨대, TiC, TaC 또는 WC)을 포함할 수 있다. 금속 라이너의 두께는 3 nm 내지 15 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 금속 충전 물질은 높은 전기 전도성을 갖는 금속을 포함한다. 예를 들어, 금속 충전 물질은 Cu, W, Mo, Co, Ru과 같은 원소 금속 및/또는 다른 원소 금속 또는 금속 간 합금을 포함할 수 있다. 다른 금속 충전 물질이 본 개시의 고려되는 범위 내에 있다. 콘택트 레벨 유전체 층(70)의 상부 표면을 포함하는 수평면 위에 위치한 적어도 하나의 금속 물질의 부분은 평탄화 공정에 의해 제거될 수 있다. 개개의 콘택트 비아 캐비티를 충전하는 금속 라이너 및 금속 충전 물질의 나머지 부분의 각각의 조합은 콘택트 비아 구조물(72, 78, 75)을 구성한다. 콘택트 비아 구조물(72, 78, 75)은 소스 영역(32)과 접촉하는 소스 콘택트 비아 구조물(72), 드레인 영역(38)과 접촉하는 드레인 콘택트 비아 구조물(78), 및 게이트 전극(58)과 접촉하는 게이트 콘택트 비아 구조물(75)을 포함한다.
도 10은 본 개시의 제 2 실시예에 따른 기판 위의 절연 물질 층의 상부 표면 상에 금속 산화물 반도체 물질 층을 성막한 이후의 제 2 예시적인 구조물의 수직 단면도이다. 도 10을 참조하면, 본 개시의 제 2 실시예에 따른 제 2 예시적인 구조물이 도시되어 있으며, 이는 절연 물질 층(10)을 포함하는 기판(8) 및 그 위에 형성된 금속 산화물 반도체 물질 층(30L)을 포함한다. 도 10의 제 2 예시적인 구조물은 내부에 절연 물질 층(10)을 갖는 기판을 제공하고, 기판(8)의 절연 물질 층(10)의 상부 표면 상에 금속 산화물 반도체 물질 층(30L)을 성막함으로써 형성될 수 있다. 일반적으로, 기판(8), 절연 물질 층(10) 및 금속 산화물 반도체 물질 층(30L) 각각은 제 1 실시예와 동일한 물질 조성 및 동일한 두께를 가질 수 있다. 금속 산화물 반도체 물질 층(30L)의 평평한 하부 표면은 절연 물질 층(10)의 상부 표면과 접촉할 수 있다.
도 11은 본 개시의 제 2 실시예에 따른 유전체 금속 질화물 물질 층을 형성한 이후의 제 2 예시적인 구조물의 수직 단면도이다. 도 11을 참조하면, 금속 산화물 반도체 물질 층(30L)의 표면 부분을 질화함으로써 유전체 금속 질화물 물질 층(152L)이 형성될 수 있다. 제 2 예시적인 구조물은 질화 처리 챔버에 배치될 수 있고, 암모니아 또는 질소 가스와 같은 질화제 가스가 질화 처리 챔버로 유입될 수 있다. 금속 산화물 반도체 물질 층(30L)의 표면 부분을 유전체 금속 질화물 물질 층(152L)으로 변환하기 위해 플라즈마 질화 공정 또는 열 질화 공정이 수행될 수 있다. 따라서, 유전체 금속 질화물 물질 층(152L)은 금속 산화물 반도체 물질 층(30L) 내의 금속 원소의 유전체 금속 질화물을 포함한다. 질화를 유도하는 질소 원자가 질화 공정 챔버에서 플라즈마 또는 가스 주변으로부터 공급되기 때문에, 질화 공정은 금속 산화물 반도체 물질 층(30L)의 표면 부분 아래보다 금속 산화물 반도체 물질 층(30L)의 표면 부분에서 더 효과적이다. 일 실시예에서, 유전체 금속 질화물 물질 층(152L)은 유전체 금속 질화물의 연속적인 단층일 수 있다. 일 실시예에서, 유전체 금속 질화물 물질 층(152L)은 화학양론적일 수 있고, 1:1 원자비로 금속 원자 및 질소 원자를 포함할 수 있다. 일 실시예에서, 금속 원자는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 일 실시예에서, 유전체 금속 질화물 물질 층(152L)은 화학량론적 HfN의 연속적인 단층을 포함할 수 있다. 유전체 금속 질화물 물질 층(152L)의 두께는 0.2 nm 내지 0.4 nm의 범위에 있을 수 있다.
도 12는 본 개시의 제 2 실시예에 따른 금속 층을 성막한 이후의 제 2 예시적인 구조물의 수직 단면도이다. 도 12를 참조하면, 유전체 금속 질화물 물질 층(152L)의 상부 표면 상에 금속 층(141L)이 형성될 수 있는데, 예를 들어, 화학 기상 증착, 원자 층 증착 또는 물리 기상 증착에 의해 형성될 수 있다. 금속 층(141L)은 그 위에 강유전 유전체 물질의 후속적인 성막 시 강유전 유전체 물질 내의 산소 원자와 결합함으로써 후속적으로 산화될 수 있는 금속 원소를 포함한다. 금속 원소는 금속 산화물 반도체 물질 층(30L) 내에 존재하는 금속 원소와 상이할 수 있거나 동일할 수 있다. 또한, 금속 원소는 그 위에 후속적으로 성막될 강유전 유전체 물질 내의 금속 원소와 상이하거나 동일할 수 있다.
금속 층의 금속 원소는 전이 금속 원소 또는 비전이 금속 원소일 수 있다. 예를 들어, 금속 층(141L)의 금속 원소는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 금속 층(141L)은 원자 층 증착과 같은 컨포멀 증착 공정에 의해 성막될 수 있다. 금속 층(141L)의 두께는 0.1 nm 내지 0.4 nm의 범위, 예컨대, 0.15 nm 내지 0.3 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 금속 층(141L)의 두께는 금속 층 내 금속의 벌크 상태에서 단위 부피당 금속 원자의 총 수에 대한 금속 층(141L)의 단위 면적당 금속 원자의 총 수의 비율을 의미한다.
도 13은 본 개시의 제 2 실시예에 따른 강유전 유전체 물질 층 및 게이트 전극 물질 층을 형성한 이후의 제 2 예시적인 구조물의 수직 단면도이다. 도 13을 참조하면, 금속 층(141L) 위에 강유전 유전체 물질 층(54L) 및 게이트 전극 물질 층(58L)이 성막될 수 있다. 강유전 유전체 물질 층(54L)은 제 1 예시적인 구조물에서와 동일한 물질 조성 및 동일한 두께를 가질 수 있다. 강유전 유전체 물질 층(54L)의 하부 부분의 산소 원자는 금속 층(141L)의 금속 원자와 결합하여 금속 층(141L)을 금속이 풍부한 금속 산화물 물질 층(151L)으로 변환한다. 금속 층의 금속 원소는 전이 금속 원소 또는 비전이 금속 원소일 수 있다. 예를 들어, 금속이 풍부한 금속 산화물 물질 층(151L)의 금속 원소는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 금속이 풍부한 금속 산화물 물질 층(151L)의 두께는 0.1 nm 내지 0.5 nm의 범위, 예컨대, 0.2 nm 내지 0.4 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 일 실시예에서, 강유전 유전체 물질 층(54L)은 금속이 풍부한 금속 산화물 물질 층(151L) 내의 금속 원소와 상이한 전이 금속의 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 금속이 풍부한 금속 산화물 물질 층(151L)의 금속 원소는 금속 산화물 반도체 물질 층(30L) 내에 존재하는 임의의 금속 원소와 상이할 수 있다.
금속이 풍부한 금속 산화물 물질 층(151L)은 금속이 풍부한 금속 산화물 물질 층(151L) 내의 금속 원소의 비화학양론적 및 금속이 풍부한 산화물을 포함한다. 다시 말해서, 금속이 풍부한 금속 산화물 물질 층(151L)의 금속 원소의 모든 원자가 강유전 유전체 물질 층(54L)의 하부 표면 상의 산소 원자와 완전히 결합하는 것은 아니다. 따라서, 금속이 풍부한 금속 산화물 물질 층(151L) 내의 금속 원소의 평균 배위 원자는 완전 산화 상태에 있는 금속 원소의 배위수보다 작을 수 있다. 예시적인 예에서, 금속이 풍부한 금속 산화물 물질 층(151L)의 금속 원소가 Hf, Ti 또는 Zr을 포함하는 경우, 평균 산소 배위수는 2 미만일 수 있고 0.5 내지 1.8의 범위에 있을 수 있다. 금속이 풍부한 금속 산화물 물질 층(151L)의 금속 원소가 Al 또는 Ga를 포함하는 경우, 평균 산소 배위수는 1.5 미만이고 0.3 내지 1.2의 범위에 있을 수 있다. 따라서, 금속이 풍부한 금속 산화물 물질 층(151L) 내의 금속 원소의 산화물 물질은 강유전 유전체 물질 층(54L)의 하부 표면에서 산소 부족 상태를 제거한다. 일 실시예에서, 유전체 금속 질화물 물질 층(152L)은 유전체 금속 질화물의 연속적인 단층일 수 있다. 일 실시예에서, 유전체 금속 질화물 물질 층(152L)은 화학양론적일 수 있고, 1:1 원자비로 금속 원자 및 질소 원자를 포함할 수 있다. 일 실시예에서, 금속 원자는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 일 실시예에서, 유전체 금속 질화물 물질 층(152L)은 화학량론적 HfN의 연속적인 단층을 포함할 수 있다.
게이트 전극 물질 층(58L)은 적어도 하나의 금속 질화물 물질(TiN, TaN 또는 WN), 적어도 하나의 원소 금속, 적어도 하나의 금속 간 합금, 고농도 도핑된 반도체 물질 및/또는 금속-반도체 합금 물질(예컨대, 금속 실리사이드)을 포함할 수 있는 적어도 하나의 게이트 전극 물질을 포함한다. 게이트 전극 물질 층(58L)의 두께는 50 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
도 14a는 본 개시의 제 2 실시예에 따른 게이트 전극 물질 층, 강유전 유전체 물질 층, 금속이 풍부한 금속 산화물 물질 층, 유전체 금속 질화물 물질 층 및 금속 산화물 반도체 물질 층을 패터닝한 이후의 제 2 예시적인 구조물의 평면도이다. 도 14b는 도 14a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다. 도 14a 및 도 14b를 참조하면, 포토 레지스트 층(59)이 게이트 전극 물질 층(58L) 위에 도포될 수 있고, 직사각형 영역을 커버하도록 리소그래피 방식으로 패터닝될 수 있다. 게이트 전극 물질 층(58L), 강유전 유전체 물질 층(54L), 금속이 풍부한 금속 산화물 물질 층(151L), 유전체 금속 질화물 물질 층(152L) 및 금속 산화물 반도체 물질 층(30L)을 통해 포토 레지스트 층(59)의 패턴을 전사하기 위해 이방성 에칭 공정이 수행될 수 있다. 게이트 전극 물질 층(58L)의 패터닝된 부분은 공정 내 게이트 전극(58')을 포함하고, 이는 후속적으로 게이트 전극을 형성하기 위해 추가로 패터닝될 수 있다. 강유전 유전체 물질 층(54L)의 패터닝된 부분은 공정 내 강유전 유전체 층(54')을 포함한다. 금속이 풍부한 금속 산화물 물질 층(151L)의 패터닝된 부분은 공정 내 금속이 풍부한 금속 산화물 층(151')을 포함한다. 유전체 금속 질화물 물질 층(152L)의 패터닝된 부분은 공정 내 유전체 금속 질화물 층(152')을 포함한다. 금속 산화물 반도체 물질 층(30L)의 패터닝된 부분은 금속 산화물 반도체 층(30)을 포함한다. 공정 내 게이트 전극(58'), 공정 내 강유전 유전체 층(54'), 공정 내 금속이 풍부한 금속 산화물 층(151'), 공정 내 유전체 금속 질화물 층(152') 및 금속 산화물 반도체 층(30)을 포함하는 층 스택이 형성된다. 층 스택(54', 151', 152', 30) 내의 층들의 측벽은 수직으로 일치할 수 있으며, 즉 동일한 수직 평면 내에 위치할 수 있다. 포토 레지스트 층(59)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 15a는 본 개시의 제 2 실시예에 따른 게이트 전극, 강유전 유전체 층, 금속이 풍부한 금속 산화물 층, 및 유전체 금속 질화물 층을 형성한 이후의 제 2 예시적인 구조물의 평면도이다. 도 15b는 도 15a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다. 도 15a 및 도 15b를 참조하면, 다른 포토 레지스트 층(69)이 공정 내 게이트 전극(58') 위에 도포될 수 있고, 공정 내 게이트 전극(58')의 중앙 부분을 커버하도록 리소그래피 방식으로 패터닝될 수 있다. 패터닝된 포토 레지스트 층(69)은 제 2 수평 방향(hd2)을 따라 측방향으로 연장되는 한 쌍의 평행 에지를 가질 수 있다. 공정 내 게이트 전극(58'), 공정 내 강유전 유전체 층(54'), 공정 내 금속이 풍부한 금속 산화물 층(151') 및 공정 내 유전체 금속 질화물 층(152')의 마스킹되지 않은 부분을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 포토 레지스트 층(69)의 패터닝된 부분 아래에 있는 공정 내 게이트 전극(58')의 나머지 부분은 게이트 전극(58)을 구성한다. 포토 레지스트 층(69)의 패터닝된 부분 아래에 있는 공정 내 강유전 유전체 층(54')의 나머지 부분은 강유전 유전체 층(54)을 구성한다. 포토 레지스트 층(69)의 패터닝된 부분 아래에 있는 공정 내 금속이 풍부한 금속 산화물 층(151')의 나머지 부분은 금속이 풍부한 금속 산화물 층(151)을 구성한다. 포토 레지스트 층(69)의 패터닝된 부분 아래에 있는 공정 내 유전체 금속 질화물 층(152')의 나머지 부분은 유전체 금속 질화물 층(152)을 구성한다. 게이트 전극(58), 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(151) 및 유전체 금속 질화물 층(152)의 측벽은 수직으로 일치할 수 있다.
도 16a는 본 개시의 제 2 실시예에 따른 유전체 게이트 스페이서, 소스 영역 및 드레인 영역을 형성한 이후의 제 2 예시적인 구조물의 평면도이다. 도 16b는 도 16a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다. 도 16a 및 도 16b를 참조하면, 게이트 전극(58), 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(151) 및 유전체 금속 질화물 층(152)을 포함하는 층 스택 주위에 유전체 게이트 스페이서(56)가 선택적으로 형성될 수 있다. 유전체 게이트 스페이서(56)는 게이트 전극(58), 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(151) 및 유전체 금속 질화물 층(152)을 측방향으로 둘러쌀 수 있다. 금속 산화물 반도체 층(30)의 물리적으로 노출된 상부 표면 상에 소스 영역(32) 및 드레인 영역(38)이 형성될 수 있다. 소스 영역(32)은 게이트 전극(58)으로부터 측방향으로 오프셋될 수 있는 금속 산화물 반도체 층(30)의 제 1 부분 상에 직접 형성되어 접촉할 수 있고, 드레인 영역(38)은 게이트 전극(58) 및 소스 영역(32)으로부터 측방향으로 오프셋될 수 있는 금속 산화물 반도체 층(30)의 제 2 부분 상에 직접 형성되어 접촉할 수 있다. 소스 영역(32) 및 드레인 영역(38)은 제 1 예시적인 구조물에서와 동일한 물질 조성 및 동일한 두께를 가질 수 있다.
도 17a는 본 개시의 제 2 실시예에 따른 콘택트 레벨 유전체 층 및 콘택트 비아 구조물을 형성한 이후의 제 2 예시적인 구조물의 평면도이다. 도 17b는 도 17a의 평면 B-B'을 따른 제 2 예시적인 구조물의 수직 단면도이다. 도 17a 및 도 17b를 참조하면, 도 8a 내지 도 8c의 처리 단계는 콘택트 레벨 유전체 층(70) 및 콘택트 비아 구조물(82, 85, 88)을 형성하도록 수행될 수 있다. 콘택트 비아 구조물(82, 88, 85)은 소스 영역(32)과 접촉하는 소스 콘택트 비아 구조물(82), 드레인 영역(38)과 접촉하는 드레인 콘택트 비아 구조물(88), 및 게이트 전극(58)과 접촉하는 게이트 콘택트 비아 구조물(85)을 포함한다.
도 18은 본 개시의 다양한 실시예들에 따른 강유전 유전체 층과 금속 산화물 반도체 층 사이의 계면 영역에서의 예시적인 원자 결합 구성을 도시하는 개략도이다. 도 18을 참조하면, 강유전 유전체 층(54)과 금속 산화물 반도체 층(30) 사이의 계면 영역에서의 예시적인 원자 결합 구성이 실시예에 대해 개략적으로 도시되어 있으며, 여기서 강유전 유전체 층(54)은 하프늄 지르코늄 산화물(HZO)을 포함하고, 금속 산화물 반도체 층(30)은 인듐 갈륨 아연 산화물(IGZO)을 포함하고, 금속이 풍부한 금속 산화물 층(51, 151)의 금속 원소는 하프늄 산화물을 포함하며, 하프늄의 평균 배위수는 2 미만이다. 하프늄 원자와 산소 원자 사이의 완전 결합은 약 1.9 옹스트롬의 원자 간 결합 거리를 가질 수 있다. 산소 원자 또는 질소 원자에 의한 하프늄 원자의 부분적인 배위로 인해, 1.9 옹스트롬의 원자 간 결합 거리를 초과하는 원자 간 거리(예컨대, 3.9 옹스트롬)를 갖는 약한 상호 작용이 하프늄 원자와 산소 원자 사이에 존재할 수 있다. 금속이 풍부한 금속 산화물 층(51, 151)은 금속 산화물 반도체 층(30)과 강유전 유전체 층(54) 사이의 계면 영역에서 산소 부족을 제거한다.
도 19a는 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택을 형성하기 전에 금속 산화물 반도체 층(30)의 표면이 산소가 부족한 실시예에서 강유전 유전체 층(54)의 에너지 레벨 프로파일의 변화를 도시하는 에너지 다이어그램이다. 곡선(191)은 금속 산화물 반도체 층(30)이 강유전 유전체 층(54)과 직접 접촉하는 실시예를 도시하고, 곡선(192)은 본 개시의 실시예에 따라 금속 산화물 반도체 층(30)과 강유전 유전체 층(54) 사이에 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택이 형성되는 실시예를 도시한다.
도 19b는 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택을 형성하기 전에 금속 산화물 반도체 층(30)의 표면이 산소가 풍부한 실시예에서 강유전 유전체 층(54)의 에너지 레벨 프로파일의 변화를 도시하는 에너지 다이어그램이다. 곡선(193)은 금속 산화물 반도체 층(30)이 강유전 유전체 층(54)과 직접 접촉하는 실시예를 도시하고, 곡선(194)은 본 개시의 실시예에 따라 금속 산화물 반도체 층(30)과 강유전 유전체 층(54) 사이에 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택이 형성되는 실시예를 도시한다.
곡선(192 및 194)과 곡선(191 및 193)의 비교는, 산소가 부족한 계면의 실시예 및 산소가 풍부한 계면의 실시예 모두에서, 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택 형성 시 2 개의 강유전 상태의 에너지 레벨(양의 게이트 전압 +VG를 인가하여 형성되거나 음의 게이트 전압 -VG를 인가하여 형성됨) 사이의 비대칭이 감소됨을 보여준다. 에너지 레벨의 비대칭의 감소는 본 개시의 실시예들의 강유전 메모리 디바이스의 데이터 보유 특성을 향상시킬 수 있다. 또한, 2 개의 강유전 상태 사이에서 강유전 유전체 층(54)을 프로그래밍하기 위한 에너지 장벽은 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택 형성 시 감소된다. 2 개의 강유전 상태 사이의 전이를 위한 에너지 장벽의 감소는 프로그래밍 에너지를 낮추고, 본 개시의 실시예들의 강유전 메모리 디바이스의 저전압 동작을 제공한다.
일반적으로, 유전체 금속 질화물 층(52, 152) 및 금속이 풍부한 금속 산화물 층(51, 151)의 스택은 계면 이중 패시베이션 층으로서 기능을 한다. 본 개시의 계면 이중 패시베이션 층은 표면 금속-금속 결합의 형성을 감소시키고, 따라서 금속 산화물 반도체 층(30)과 강유전 유전체 층(54) 사이의 디바이스 누설을 감소시킨다. 금속 산화물 반도체 층(30)의 표면 산소 원자는 금속이 풍부한 금속 산화물 층(51, 151)의 금속 원자와 결합한다.
도 20을 참조하면, 제 1 흐름도는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물을 형성하기 위한 일반적인 처리 단계를 도시한다. 단계(2010) 및 도 1a, 도 1b, 도 8a, 도 8b, 도 8c, 도 9a 및 도 9b를 참조하면, 게이트 전극(58)이 기판(8) 위의 절연 물질 층(10)의 상부 내에 또는 위에 형성될 수 있다. 단계(2020) 및 도 2, 도 8a, 도 8b, 도 8c, 도 9a 및 도 9b를 참조하면, 강유전 유전체 물질 층(54L)이 게이트 전극(58) 상에 성막될 수 있다. 단계(2030) 및 도 3, 도 8a, 도 8b, 도 8c, 도 9a 및 도 9b를 참조하면, 금속이 풍부한 금속 산화물 물질 층(51L)이 강유전 유전체 물질 층(54L) 상에 성막될 수 있다. 단계(2040) 및 도 4, 도 8a, 도 8b, 도 8c, 도 9a 및 도 9b를 참조하면, 유전체 금속 질화물 물질 층(52L)이 금속이 풍부한 금속 산화물 물질 층(51L) 상에 형성될 수 있다. 단계(2050) 및 도 5, 도 8a, 도 8b, 도 8c, 도 9a 및 도 9b를 참조하면, 금속 산화물 반도체 물질 층(30L)이 유전체 금속 질화물 물질 층(52L) 위에 형성될 수 있다. 단계(2060) 및 도 6a, 도 6b, 도 8a, 도 8b, 도 8c, 도 9a 및 도 9b를 참조하면, 금속 산화물 반도체 물질 층(30L), 유전체 금속 질화물 물질 층(52L), 금속이 풍부한 금속 산화물 물질 층(51L) 및 강유전 유전체 물질 층(54L)은 패터닝될 수 있다. 단계(2070) 및 도 7a 내지 도 9b를 참조하면, 소스 영역(32) 및 드레인 영역(38)이 금속 산화물 반도체 물질 층(30L)의 패터닝된 부분 상에 형성될 수 있다. 단계(2080) 및 도 7a 내지 도 9b를 참조하면, 콘택트 비아 구조물(72, 82, 75, 85, 78, 88)이 콘택트 레벨 유전체 층(70)을 통해 형성되어 소스 영역(32), 게이트 전극(58) 및 드레인 영역(38)과 각각 전기적으로 접촉할 수 있다.
도 21을 참조하면, 제 2 흐름도는 본 개시의 제 2 실시예에 따른 제 2 예시적인 구조물을 형성하기 위한 일반적인 처리 단계를 도시한다. 단계(2110) 및 도 10을 참조하면, 금속 산화물 반도체 물질 층(30L)이 기판(8) 위의 절연 물질 층(10) 상에 성막될 수 있다. 단계(2120) 및 도 11을 참조하면, 유전체 금속 질화물 물질 층(152L)이 금속 산화물 반도체 물질 층(30L) 상에 형성될 수 있다. 단계(2130) 및 도 12 및 도 13을 참조하면, 금속이 풍부한 금속 산화물 물질 층(151L)이 유전체 금속 질화물 물질 층(152L) 위에 형성될 수 있다. 단계(2140) 및 도 13을 참조하면, 강유전 유전체 물질 층(54L)이 금속이 풍부한 금속 산화물 물질 층(151L) 위에 형성될 수 있다. 단계(2150) 및 도 13을 참조하면, 게이트 전극 물질 층(58L)이 강유전 유전체 물질 층(54L) 상에 형성될 수 있다. 단계(2160) 및 도 14a, 도 14b, 도 15a 및 도 15b를 참조하면, 게이트 전극 물질 층(58L), 강유전 유전체 물질 층(54L), 금속이 풍부한 금속 산화물 물질 층(151L), 유전체 금속 질화물 물질 층(152L) 및 금속 산화물 반도체 물질 층(30L)은 패터닝될 수 있다. 단계(2170) 및 도 16a, 도 16b, 도 17a 및 도 17b를 참조하면, 소스 영역(32) 및 드레인 영역(38)이 금속 산화물 반도체 물질 층(30L)의 패터닝된 부분 상에 형성될 수 있다. 단계(2180) 및 도 10 내지 도 17b를 참조하면, 콘택트 비아 구조물(82, 85, 88)이 콘택트 레벨 유전체 층(70)을 통해 형성되어 소스 영역(32), 게이트 전극(58) 및 드레인 영역(38)에 각각 전기적으로 접촉할 수 있다.
모든 도면을 참조하고 본 개시의 다양한 실시예들에 따르면, 반도체 구조물이 제공된다. 반도체 구조물은 기판(8) 위에 위치한 절연 물질 층(10); 및 절연 물질 층(10) 위에 위치한 강유전 전계 효과 트랜지스터를 포함한다. 강유전 전계 효과 트랜지스터는, 아래에서 위로 또는 위에서 아래로: 게이트 전극(58); 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(51, 151) 및 유전체 금속 질화물 층(52, 152)의 스택을 포함하는 게이트 유전체; 및 전계 효과 트랜지스터의 반도체 채널을 포함하는 금속 산화물 반도체 층(30)을 포함한다.
일 실시예에서, 금속 산화물 반도체 층(30)은 제 1 예시적인 구조물에서와 같이 게이트 전극(58) 위에 놓인다. 다른 실시예에서, 게이트 전극(58)은 금속 산화물 반도체 층(30) 위에 놓인다. 일 실시예에서, 소스 영역(32)이 게이트 전극(58)으로부터 측방향으로 오프셋된 금속 산화물 반도체 층(30)의 제 1 부분과 접촉하고, 드레인 영역(38)이 게이트 전극(58) 및 소스 영역(32)으로부터 측방향으로 오프셋된 금속 산화물 반도체 층(30)의 제 2 부분과 접촉한다.
일 실시예에서, 금속이 풍부한 금속 산화물 층(51, 151)은 금속 원소의 비화학양론적 및 금속이 풍부한 산화물을 포함한다. 일 실시예에서, 유전체 금속 질화물 층(52, 152)은 금속 원소의 유전체 금속 질화물을 포함한다. 일 실시예에서, 금속 원소는 Hf, Al, Ti, Zr 및 Ga로부터 선택된다. 일 실시예에서, 강유전 유전체 층(54)은 금속 원소와 상이한 전이 금속의 유전체 금속 산화물을 포함한다. 일 실시예에서, 금속 원소는 금속 산화물 반도체 층(30) 내에 존재하는 임의의 금속 원소와 상이하다.
일 실시예에서, 유전체 금속 질화물 층(52)은 유전체 금속 질화물의 연속적인 단층일 수 있다. 일 실시예에서, 유전체 금속 질화물 층(52)은 화학양론적일 수 있고, 1:1 원자비로 금속 원자 및 질소 원자를 포함할 수 있다. 일 실시예에서, 금속 원자는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 일 실시예에서, 유전체 금속 질화물 층(52)은 화학량론적 HfN의 연속적인 단층을 포함할 수 있다. 금속이 풍부한 금속 산화물 물질 층(51)의 두께는 0.1 nm 내지 0.5 nm의 범위, 예컨대, 0.2 nm 내지 0.4 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 유전체 금속 질화물 층(52)의 두께는 0.2 nm 내지 0.4 nm의 범위에 있을 수 있다.
일 실시예에서, 유전체 금속 질화물 층(152)은 유전체 금속 질화물의 연속적인 단층일 수 있다. 일 실시예에서, 유전체 금속 질화물 층(152)은 화학양론적일 수 있고, 1:1 원자비로 금속 원자 및 질소 원자를 포함할 수 있다. 일 실시예에서, 금속 원자는 Hf, Al, Ti, Zr 및 Ga로부터 선택될 수 있다. 일 실시예에서, 유전체 금속 질화물 층(152)은 화학량론적 HfN의 연속적인 단층을 포함할 수 있다. 유전체 금속 질화물 층(152)의 두께는 0.2 nm 내지 0.4 nm의 범위에 있을 수 있다.
일 실시예에서, 게이트 전극(58)은 절연 물질 층(10)의 제 1 부분과 접촉하고, 강유전 유전체 층(54)은 절연 물질 층(10)의 제 2 부분과 접촉한다.
일 실시예에서, 금속 산화물 반도체 층(30)의 평평한 하부 표면은 절연 물질 층(10)의 상부 표면과 접촉한다. 일 실시예에서, 유전체 게이트 스페이서(56)가 게이트 전극(58), 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(151) 및 유전체 금속 질화물 층(152)을 측방향으로 둘러쌀 수 있다.
본 개시의 다양한 실시예들은 게이트 유전체로서 강유전 유전체 층(54), 금속이 풍부한 금속 산화물 층(51, 151) 및 유전체 금속 질화물 층(52, 152)의 조합을 포함하는 전계 효과 트랜지스터를 포함하는 강유전 메모리 디바이스를 제공하기 위해 사용될 수 있다. 금속이 풍부한 금속 산화물 층(51, 151) 및 유전체 금속 질화물 층(52, 152)의 조합은 강유전 유전체 층(54)의 프로그래밍된 강유전 상태의 안정성을 증가시키고 강유전 유전체 층(54)의 강유전 상태를 프로그래밍하기 위한 에너지 장벽을 감소시키는 계면 이중 패시베이션 층으로서 기능을 할 수 있다. 따라서, 본 개시의 다양한 실시예들에 따라 강유전 메모리 디바이스의 내구성은 향상되고 강유전 메모리 디바이스의 동작 전압은 감소될 수 있다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
[실시예 1]
반도체 구조물에 있어서,
기판 위에 위치한 절연 물질 층; 및
상기 절연 물질 층 위에 위치한 강유전 전계 효과 트랜지스터
를 포함하고,
상기 강유전 전계 효과 트랜지스터는, 아래에서 위로 또는 위에서 아래로,
게이트 전극;
강유전 유전체 층(ferroelectric dielectric layer), 금속이 풍부한 금속 산화물 층(metal-rich metal oxide layer), 및 유전체 금속 질화물 층의 스택을 포함하는 게이트 유전체; 및
반도체 채널을 포함하는 금속 산화물 반도체 층
을 포함하는 것인, 반도체 구조물.
[실시예 2]
실시예 1에 있어서,
상기 금속 산화물 반도체 층은 상기 게이트 전극 위에 놓이는 것인, 반도체 구조물.
[실시예 3]
실시예 1에 있어서,
상기 게이트 전극은 상기 금속 산화물 반도체 층 위에 놓이는 것인, 반도체 구조물.
[실시예 4]
실시예 1에 있어서,
상기 게이트 전극으로부터 측방향으로 오프셋된 상기 금속 산화물 반도체 층의 제 1 부분과 접촉하는 소스 영역; 및
상기 게이트 전극 및 상기 소스 영역으로부터 측방향으로 오프셋된 상기 금속 산화물 반도체 층의 제 2 부분과 접촉하는 드레인 영역
을 더 포함하는, 반도체 구조물.
[실시예 5]
실시예 1에 있어서,
상기 금속이 풍부한 금속 산화물 층은 금속 원소의 비화학양론적 및 금속이 풍부한 산화물(non-stoichiometric and metal-rich oxide)을 포함하는 것인, 반도체 구조물.
[실시예 6]
실시예 5에 있어서,
상기 유전체 금속 질화물 층은 상기 금속 원소의 유전체 금속 질화물을 포함하는 것인, 반도체 구조물.
[실시예 7]
실시예 5에 있어서,
상기 금속 원소는 Hf, Al, Ti, Zr, 및 Ga로부터 선택되는 것인, 반도체 구조물.
[실시예 8]
실시예 5에 있어서,
상기 강유전 유전체 층은 상기 금속 원소와 상이한 전이 금속의 유전체 금속 산화물을 포함하는 것인, 반도체 구조물.
[실시예 9]
실시예 5에 있어서,
상기 금속 원소는 상기 금속 산화물 반도체 층 내에 존재하는 임의의 금속 원소와 상이한 것인, 반도체 구조물.
[실시예 10]
실시예 1에 있어서,
상기 유전체 금속 질화물 층은 유전체 금속 질화물의 연속적인 단층(continuous monolayer)인 것인, 반도체 구조물.
[실시예 11]
실시예 1에 있어서,
상기 금속이 풍부한 금속 산화물 층은 상기 강유전 유전체 층 및 상기 유전체 금속 질화물 층과 접촉하는 것인, 반도체 구조물.
[실시예 12]
실시예 1에 있어서,
상기 게이트 전극은 상기 절연 물질 층의 제 1 부분과 접촉하고;
상기 강유전 유전체 층은 상기 절연 물질 층의 제 2 부분과 접촉하는 것인, 반도체 구조물.
[실시예 13]
실시예 1에 있어서,
상기 금속 산화물 반도체 층의 평평한 하부 표면은 상기 절연 물질 층의 상부 표면과 접촉하는 것인, 반도체 구조물.
[실시예 14]
실시예 13에 있어서,
상기 게이트 전극, 상기 강유전 유전체 층, 상기 금속이 풍부한 금속 산화물 층, 및 상기 유전체 금속 질화물 층을 측방향으로 둘러싸는 유전체 게이트 스페이서를 더 포함하는, 반도체 구조물.
[실시예 15]
반도체 구조물을 형성하는 방법에 있어서,
기판 위의 절연 물질 층의 상부 부분 내에 또는 위에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 강유전 유전체 물질 층을 성막하는 단계;
상기 강유전 유전체 물질 층 상에 금속이 풍부한 금속 산화물 물질 층을 형성하는 단계;
상기 금속이 풍부한 금속 산화물 물질 층 상에 유전체 금속 질화물 물질 층을 형성하는 단계;
상기 유전체 금속 질화물 물질 층 위에 금속 산화물 반도체 물질 층을 성막하는 단계;
상기 금속 산화물 반도체 물질 층, 상기 유전체 금속 질화물 물질 층, 상기 금속이 풍부한 금속 산화물 물질 층, 및 상기 강유전 유전체 물질 층을 패터닝하는 단계; 및
상기 금속 산화물 반도체 물질 층의 패터닝된 부분 상에 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하는, 반도체 구조물을 형성하는 방법.
[실시예 16]
실시예 15에 있어서,
상기 유전체 금속 질화물 물질 층을 형성하는 단계는 상기 금속이 풍부한 금속 산화물 물질 층의 상부 부분을 질화시키는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
[실시예 17]
실시예 15에 있어서,
상기 금속이 풍부한 금속 산화물 물질 층은 상기 강유전 유전체 물질 층 상에 금속 원소를 포함하는 금속 층을 성막함으로써 형성되고, 상기 금속 원소의 원자는 상기 강유전 유전체 물질 층 내의 산소 원자와 결합함으로써 산화되는 것인, 반도체 구조물을 형성하는 방법.
[실시예 18]
반도체 구조물을 형성하는 방법에 있어서,
기판 위의 절연 물질 층 상에 금속 산화물 반도체 물질 층을 성막하는 단계;
상기 금속 산화물 반도체 물질 층 상에 유전체 금속 질화물 물질 층을 형성하는 단계;
상기 유전체 금속 질화물 물질 층 위에 금속이 풍부한 금속 산화물 물질 층을 형성하는 단계;
상기 금속이 풍부한 금속 산화물 물질 층 위에 강유전 유전체 물질 층을 성막하는 단계;
상기 강유전 유전체 물질 층 상에 게이트 전극 물질 층을 성막하는 단계;
상기 게이트 전극 물질 층, 상기 강유전 유전체 물질 층, 상기 금속이 풍부한 금속 산화물 물질 층, 상기 유전체 금속 질화물 물질 층, 및 상기 금속 산화물 반도체 물질 층을 패터닝하는 단계; 및
상기 금속 산화물 반도체 물질 층의 패터닝된 부분 상에 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하는, 반도체 구조물을 형성하는 방법.
[실시예 19]
실시예 18에 있어서,
상기 금속이 풍부한 금속 산화물 물질 층은 상기 유전체 금속 질화물 물질 층 상에 금속 원소를 포함하는 금속 층을 성막함으로써 형성되고, 상기 금속 원소의 원자는 상기 금속 층 상에 후속적으로 성막되는 상기 강유전 유전체 물질 층 내의 산소 원자와 결합함으로써 산화되는 것인, 반도체 구조물을 형성하는 방법.
[실시예 20]
실시예 18에 있어서,
상기 유전체 금속 질화물 물질 층은 상기 금속 산화물 반도체 물질 층의 표면 부분을 질화함으로써 형성되는 것인, 반도체 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 위에 위치한 절연 물질 층; 및
    상기 절연 물질 층 위에 위치한 강유전 전계 효과 트랜지스터
    를 포함하고,
    상기 강유전 전계 효과 트랜지스터는, 위에서 아래로,
    게이트 전극;
    강유전 유전체 층(ferroelectric dielectric layer), 금속이 풍부한 금속 산화물 층(metal-rich metal oxide layer), 및 유전체 금속 질화물 층의 스택을 포함하는 게이트 유전체 - 상기 금속이 풍부한 금속 산화물 층 내의 제1 금속 원소의 평균 배위 원자는 완전 산화 상태에 있는 상기 제1 금속 원소의 배위수보다 작음 - ; 및
    반도체 채널을 포함하는 금속 산화물 반도체 층
    을 포함하며,
    상기 유전체 금속 질화물 층은 상기 금속 산화물 반도체 층 내의 제2 금속 원소의 유전체 금속 질화물을 포함하는 것인, 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 금속 산화물 반도체 층은 상기 게이트 전극 위에 놓이는 것인, 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 금속 산화물 반도체 층 위에 놓이는 것인, 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 게이트 전극으로부터 측방향으로 오프셋된 상기 금속 산화물 반도체 층의 제 1 부분과 접촉하는 소스 영역; 및
    상기 게이트 전극 및 상기 소스 영역으로부터 측방향으로 오프셋된 상기 금속 산화물 반도체 층의 제 2 부분과 접촉하는 드레인 영역
    을 더 포함하는, 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 금속이 풍부한 금속 산화물 층은 금속 원소의 비화학양론적 및 금속이 풍부한 산화물(non-stoichiometric and metal-rich oxide)을 포함하는 것인, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 금속이 풍부한 금속 산화물 층은 상기 강유전 유전체 층 및 상기 유전체 금속 질화물 층과 접촉하는 것인, 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 상기 절연 물질 층의 제 1 부분과 접촉하고;
    상기 강유전 유전체 층은 상기 절연 물질 층의 제 2 부분과 접촉하는 것인, 반도체 구조물.
  8. 제 1 항에 있어서,
    상기 금속 산화물 반도체 층의 평평한 하부 표면은 상기 절연 물질 층의 상부 표면과 접촉하는 것인, 반도체 구조물.
  9. 반도체 구조물을 형성하는 방법에 있어서,
    기판 위의 절연 물질 층 상에 금속 산화물 반도체 물질 층을 성막하는 단계;
    상기 금속 산화물 반도체 물질 층 상에 유전체 금속 질화물 물질 층을 형성하는 단계 - 상기 유전체 금속 질화물 물질 층은 상기 금속 산화물 반도체 물질 층의 표면 부분을 질화함으로써 형성됨 - ;
    상기 유전체 금속 질화물 물질 층 위에 금속이 풍부한 금속 산화물 물질 층을 형성하는 단계 - 상기 금속이 풍부한 금속 산화물 물질 층 내의 금속 원소의 평균 배위 원자는 완전 산화 상태에 있는 상기 금속 원소의 배위수보다 작음 - ;
    상기 금속이 풍부한 금속 산화물 물질 층 위에 강유전 유전체 물질 층을 성막하는 단계;
    상기 강유전 유전체 물질 층 상에 게이트 전극 물질 층을 성막하는 단계;
    상기 게이트 전극 물질 층, 상기 강유전 유전체 물질 층, 상기 금속이 풍부한 금속 산화물 물질 층, 상기 유전체 금속 질화물 물질 층, 및 상기 금속 산화물 반도체 물질 층을 패터닝하는 단계; 및
    상기 금속 산화물 반도체 물질 층의 패터닝된 부분 상에 소스 영역 및 드레인 영역을 형성하는 단계
    를 포함하는, 반도체 구조물을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 금속이 풍부한 금속 산화물 물질 층은 상기 유전체 금속 질화물 물질 층 상에 상기 금속 원소를 포함하는 금속 층을 성막함으로써 형성되고, 상기 금속 원소의 원자는 상기 금속 층 상에 후속적으로 성막되는 상기 강유전 유전체 물질 층 내의 산소 원자와 결합함으로써 산화되는 것인, 반도체 구조물을 형성하는 방법.
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