TW202320237A - 積體晶片 - Google Patents

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Abstract

本揭露的各種實施例是針對一種積體晶片，其包括覆蓋基板的半導體層。鐵電層覆蓋基板。一對源極/汲極結構設置在半導體層上。下金屬層沿著鐵電層的下表面設置。上金屬層沿著鐵電層的上表面設置。

Description

積體晶片
本發明實施例係有關於半導體技術，且特別是有關於積體晶片。
現代的許多電子裝置包括非揮發性記憶體。非揮發性記憶體是能够在沒有電源的情况下儲存數據的電子記憶體。次世代非揮發性記憶體的一個有希望的候選者是鐵電隨機存取記憶體(FeRAM)。鐵電隨機存取記憶體具有相對簡單的結構，且與互補性金屬氧化物半導體(CMOS)邏輯製造製程相容。
在一些實施例中，提供一種積體晶片，其包括：覆蓋基板的半導體層；覆蓋基板的鐵電層；設置在半導體層上的一對源極/汲極結構；沿著鐵電層的下表面設置的下金屬層；以及沿著鐵電層的上表面設置的上金屬層。
在一些實施例中，提供一種積體晶片，其包括：基板上方的鐵電層，其中該鐵電層具有與第二側相對的第一側；設置在鐵電層的第一側上的半導體層；設置在半導體層上的源極/汲極結構；設置在鐵電層的第一側和半導體層之間的下金屬層；以及設置在鐵電層的第二側上的上金屬層，其中上金屬層的厚度大於鐵電層的厚度。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例之說明。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包括第一和第二元件直接接觸的實施例，也可能包括額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
鐵電場效電晶體(FeFET)裝置是一種鐵電隨機存取記憶體(FeRAM)裝置，其包括設置在閘極結構和半導體層之間的鐵電層。一對源極/汲極區被設置在半導體層上，且通道區可沿著半導體層在這對源極/汲極區之間延伸。在FeFET裝置的操作期間，對閘極結構施加閘極電壓將產生使鐵電層極化的電場。例如，透過對閘極結構施加第一電壓，鐵電層的極化可在第一方向。進一步，透過對閘極結構施加第二電壓，極化可在與第一方向相反的第二方向。極化的方向對應於FeFET裝置的不同數據狀態，像是第一方向對應於第一數據狀態(例如邏輯"0")，而第二方向對應於第二數據狀態(例如邏輯"1")，或者相反。第一電壓和第二電壓之間的差界定了FeFET裝置的記憶窗口。
鐵電層具有多個結晶相，如斜方晶相、立方晶相及/或四方晶相。增加在斜方晶相的鐵電層的體積分率可以增加鐵電層的極化。鐵電層的斜方晶相可透過增加鐵電層的拉伸應力來增加。鐵電層上的拉伸應力可藉由相鄰層施加。舉例而言，閘極結構可包括設置在鐵電層的第一側上的第一金屬層。由於第一金屬層包括金屬材料，第一金屬層可增加鐵電層上的拉伸應力，從而增加在斜方晶相的鐵電層的體積分率。在FeFET裝置的製造期間，可沉積第一金屬層在鐵電層上，或者相反，使第一金屬層沿著鐵電層的第一側設置。隨後，在第一金屬層和鐵電層上執行退火製程。然而，第一金屬層可以相對較薄的厚度(例如，小於約50奈米(nm)的厚度)沉積，且可能具有較高的熱膨脹係數(CTE)，使第一金屬層的尺寸可能會在於第一金屬層上執行退火製程後減縮。這可能部分地減少鐵電層上的拉伸應力，並可能導致較低的殘餘極化(例如2Pr)。降低的鐵電層極化(例如，降低的殘餘極化)會導致記憶窗口和FeFET裝置的耐用性降低。
因此，本揭露的各種實施例係關於一種具有記憶體單元的積體晶片，該記憶體單元包括沿著鐵電層的相對表面設置的多個金屬層。記憶體單元包括沿著鐵電層的底表面設置的下金屬層以及沿著鐵電層的頂表面設置的上金屬層。半導體層設置在上金屬層或下金屬層中的其一上。此外，一對源極/汲極結構被設置在半導體層上。上金屬層和下金屬層分別具有相對較大的厚度(例如，等於或大於約50 nm的厚度)，並且具有較低的CTE。由於上金屬層和下金屬層具有相對較大的厚度並被設置在鐵電層的底表面和部表面，鐵電層上的拉伸應力增加。此外，由於上金屬層和下金屬層的低CTE，在鐵電層以及上金屬層和下金屬層上執行退火製程後，上金屬層和下金屬層的厚度可能不會減縮。這有助於上金屬層和下金屬層保持相對較大的厚度，從而保持增加的拉伸應力於鐵電層上。增加的拉伸應力增加了在斜方晶相的鐵電層的體積分率，從而增加了鐵電層的極化(例如，殘餘極化)。增加鐵電層的極化導致記憶體單元的記憶窗口和耐用性增加，從而改善記憶體單元的整體性能。
第1圖繪示具有設置於下金屬層102以及上金屬層106之間的鐵電層104的鐵電記憶裝置100的一些實施例的剖面圖。
將下金屬層102沿著鐵電層104的底表面設置，並將上金屬層106沿著鐵電層104的頂表面設置。將半導體層108覆蓋上金屬層106。將第一源極/汲極結構110和第二源極/汲極結構112設置在半導體層108上，並使其在橫向上相互隔開。此外，將介電結構114覆蓋半導體層108，並橫向包圍著鐵電層104、下金屬層102和上金屬層106。將介電結構114從第一源極/汲極結構110延伸到第二源極/汲極結構112。在各種實施例中，下金屬層102可被配置成閘極結構及/或閘極電極。
在一些實施例中，透過對下金屬層102、第一源極/汲極結構110、以及第二源極/汲極結構112施加適當的電壓偏置條件，可形成通道區於半導體層108中及/或產生使鐵電層104極化的電場。在各種實施例中，通道區被橫向設置在第一源極/汲極結構110和第二源極/汲極結構112之間，使電荷載體可從第一源極/汲極結構110移到第二源極/汲極結構112，或者相反。根據施加到下金屬層102的電壓偏置值，鐵電層104的極化方向可為第一方向或與第一方向相反的第二方向。舉例而言，向下金屬層102施加正電壓可導致代表第一數據狀態(例如，邏輯"0")的具有第一方向的極化，而向下金屬層102施加負電壓可導致代表第二數據狀態(例如，邏輯"1")的具有第二方向的極化。
在各種實施例中，下金屬層102和上金屬層106具有相對較大的厚度(例如，等於或大於約50奈米)，並且包括具有高結晶度和低熱膨脹係數(CTE)的金屬材料(例如，氮化鈦)。由於下金屬層102和上金屬層106具有相對較大的厚度，並被設置在鐵電層104的底表面和頂表面，鐵電層104上的拉伸應力增加。增加的拉伸應力增加了在斜方晶相的鐵電層104的體積分率，從而增加了鐵電層104的極化，並進而增加了鐵電記憶裝置100的記憶窗口和耐用性。此外，由於下金屬層102和上金屬層106的低CTE，下金屬層102和上金屬層106的厚度在鐵電記憶裝置100的製造期間(例如，在退火期間)可能不會減縮。這有助於下金屬層102和上金屬層106保持相對較大的厚度，從而保持增加的拉伸應力於鐵電層104上。因此，透過將鐵電層104設置在下金屬層102和上金屬層106之間，提高了鐵電記憶裝置100的整體性能。
在一些實施例中，來自鐵電層104上的下金屬層102和上金屬層106的機械應力增加了鐵電層104上的拉伸應力。機械應力可包括在將鐵電層104沉積在下金屬層102上和將上金屬層106沉積在鐵電層104上的期間施加到鐵電層104的應力，以及由於退火製程而施加到鐵電層104的應力。在一實施例中，施加在鐵電層104上的機械應力隨著下金屬層102和上金屬層106的厚度增加而增加，從而增加了鐵電層104上的整體拉伸應力。在進一步的實施例中，在下金屬層102和上金屬層106到位的鐵電層104上執行退火製程後，鐵電層104上的拉伸應力增加。在這樣的實施例中，由於下金屬層102和上金屬層106具有相對較大的厚度(例如，等於或大於約50奈米)，下金屬層102和上金屬層106在退火製程期間抑制了鐵電層104中單斜晶相的形成，從而促進了鐵電層104的斜方晶相的形成。
第2A圖繪示包括下金屬層102、上金屬層106、設置於下金屬層102和上金屬層106之間的鐵電層104、以及設置在上金屬層106上的絕緣層202的鐵電記憶裝置200a的一些實施例的剖面圖。
在一些實施例中，鐵電記憶裝置200a包括下金屬層102、鐵電層104、上金屬層106、絕緣層202、半導體層108、以及第一源極/汲極結構110和第二源極/汲極結構112。鐵電層104垂直設置在下金屬層102和上金屬層106之間。此外，絕緣層202設置在上金屬層106的頂表面和半導體層108之間。第一源極/汲極結構110和第二源極/汲極結構112設置在半導體層108上，並彼此橫向間隔開。在各種實施例中，半導體層108包括半導體材料和從第一源極/汲極結構110橫向延伸至第二源極/汲極結構112的選擇性導通通道區。在進一步的實施例中，下金屬層102被配置為閘極電極，其與選擇性導通通道區被鐵電層104分開。在進一步的實施例中，上金屬層106被配置為浮動電極。
在各種實施例中，鐵電層104可為或可包括氧化鉿、氧化鉿鋯(例如，Hf xZr 1-xO y、Hf 0.5Zr 0.5O 2等)、摻有鈧的氮化鋁、摻有一或多種摻雜物(例如，鋁、矽、鑭、鈧、鈣、鋇、釓、釔、其他適合的摻雜物、或前述任意組合)的氧化鉿鋯、氧化鈹、氧化鋅、氧化鈣、氧化鍶、氧化硼、二氧化鋯、其他鐵電材料、或一些其他適合的材料，並具有厚度T f，其為約12 nm、約0.1 nm至100 nm範圍內、或其他一些適合值。在各種實施例中，鐵電層104的CTE大於或等於約14*10 -6K -1或其他適合的值。
在一些實施例中，下金屬層102和上金屬層106可為或可包括鈦、氮化鈦、鉭、氮化鉭、鎢、碳氮化鎢、鉬、鈮、鉑、鐵、鎳、鈹、鉻、鈷、一些其他適合的金屬、或前述任意組合。在進一步的實施例中，下金屬層102和上金屬層106分別包括相同的金屬材料(例如，氮化鈦)及/或各自具有[111]的晶體取向。在進一步的實施例中，下金屬層102和上金屬層106可分別為包括一或多個金屬層(例如，包括鎢、碳氮化鎢、鉬、鈮、鉭、氮化鈦、鉑等)和一或多個金屬氧化物層(例如，氧化鈦、氧化鉭、氧化銦等)的複合電極結構。
在各種實施例中，下金屬層102和上金屬層106分別具有小於約14*10 -6K -1、約1*10 -6K -1至約14*10 -6K -1範圍內的CTE、或其他適合的值。在一些實施例中，下金屬層102具有厚度T m1，其大於約50 nm、約90 nm、在約50 nm至約500 nm的範圍內、或其他適合的值。在進一步的實施例中，上金屬層106具有厚度T m2，其大於約50 nm、約90 nm、約180 nm、在約50 nm至約500 nm的範圍內、或其他適合的值。在進一步的實施例中，下金屬層102的厚度T m1小於上金屬層106的厚度T m2。在這樣的實施例中，由於上金屬層106的厚度T m2大於下金屬層102的厚度T m1。上金屬層106可保持或增加鐵電層104上的拉伸應力，同時降低與形成下金屬層102有關的成本。舉例而言，下金屬層102的厚度T m1可為約90 nm，而上金屬層106的厚度T m2可為約180 nm。在一些實施例中，下金屬層102的厚度T m1與上金屬層106的厚度T m2相等。由於下金屬層102和上金屬層106的CTE小於鐵電層104的CTE，下金屬層102的厚度T m1和上金屬層106的厚度T m2在於鐵電層104和下金屬層102和上金屬層106上執行退火製程時可不減縮。這有助於下金屬層102和上金屬層106保持相對較大的厚度T m1、T m2，從而保持增加的拉伸應力於鐵電層104上。增加的拉伸應力增加了在斜方晶相的鐵電層104的體積分率，從而增加了鐵電層104的極化(例如，殘餘極化)，並導致鐵電記憶裝置200a的記憶窗口和耐用性增加。據此，在各種實施例中，如果下金屬層102的厚度T m1和上金屬層106的厚度T m2分別約為50 nm或更多(例如，在約50至500 nm的範圍內)，則鐵電層104上的拉伸應力增加，從而增加鐵電層104的極化。
在一些實施例中，絕緣層202可為或可包括摻有矽的氧化鉿、鋁、矽、鎂、二氧化矽、氮化矽、氧化釔、氮、其他適合的材料、或前述任意組合及/或具有約0.1 nm至約10 nm範圍內的厚度、或其他適合的厚度值。此外，配置絕緣層202以减少漏電流及/或减少半導體層108中的氧空位。减少的氧空位可减輕半導體層108中電荷載子的散射。在進一步的實施例中，絕緣層202可被稱爲阻擋層。在進一步的實施例中，半導體層108可為或可包括非晶氧化銦鎵鋅(例如，a-IGZO)、砷化鎵、氮化鎵、砷化鋁鎵、一些含錫的氧化銦鎵鋅化合物、一些化合物半導體材料、非晶矽、多晶矽、石墨烯或一些其他適合的材料。半導體層108的厚度可在約0.1 nm至約100 nm的範圍內或其他適合的厚度值。在進一步的實施例中，第一源極/汲極結構110和第二源極/汲極結構112可為或可包括鋁、鈦、鉭、鎢、釕、金、銅、一些其他適合的導電材料、或前述任意組合。在不同的實施例中，介電結構114可為或可包括二氧化矽、碳化矽、氮化矽、低K介電材料、其他適合的介電材料、或前述任意組合。
第2B圖繪示根據第2A圖的鐵電記憶裝置200a的各種實施例的鐵電記憶裝置200b的一些實施例的截面圖。
鐵電記憶裝置200b包括下介電層204和沿著下介電層204設置的上介電層206。下金屬層102設置在下介電層204中並具有相對的側壁，該側壁在鐵電層104的相對側壁之間間隔開。在各種實施例中，下金屬層102的寬度小於上金屬層106的寬度。在進一步的實施例中，第一源極/汲極結構110和第二源極/汲極結構112的底表面以垂直距離v1設置在半導體層108的頂表面下。在一些實施例中，垂直距離v1不為0。在此種實施例中，由於第一源極/汲極結構110和第二源極/汲極結構112的底表面設置在半導體層108的頂表面下，半導體層108與第一源極/汲極結構110和第二源極/汲極結構112之間的接觸阻力可減少，從而提高鐵電記憶裝置200b的性能。
第3圖繪示包括具有設置在下金屬層102和上金屬層106之間的鐵電層104的鐵電記憶裝置303的積體晶片300的一些實施例的剖面圖。
積體晶片300包括設置在基板302上方的鐵電記憶裝置303和設置在鐵電記憶裝置303上方的互連結構305。在各種實施例中，鐵電記憶裝置303包括下金屬層102、鐵電層104、上金屬層106、絕緣層202、半導體層108、第一源極/汲極結構110、以及第二源極/汲極結構112。互連結構305包括設置在互連介電結構內的複數個導電線308和複數個導電導孔310。複數個導電線308和複數個導電導孔310與第一源極/汲極結構110和第二源極/汲極結構112電性耦合。此外，互連介電結構包括複數個金屬間介電(IMD)層306和多個蝕刻停止層304。在一些實施例中，IMD層306可為或可包括二氧化矽、氮化矽、碳摻雜的二氧化矽、氧氮化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、未摻雜的矽酸鹽玻璃(USG)、多孔介電材料、前述任意組合或類似材料。在各種實施例中，蝕刻停止層304可為或可包括碳化物(例如，碳化矽、碳氧化矽或類似物)、氮化物(例如，氮化矽、氮氧化矽或類似物)、前述任意組合、或類似物。
第4圖繪示包括設置在半導體層408上方的鐵電層104和沿著鐵電層104設置的上金屬層106的積體晶片400的一些實施例的剖面圖。
積體晶片400包括覆蓋基板404的介電結構406和沿著介電結構406設置的半導體層408。在各種實施例中，基板404、介電結構406和半導體層408可為絕緣體覆矽(SOI)基板的一部分。此外，半導體層408可配置成第1、2A、2B或3圖的半導體層108。閘極結構413覆蓋基板404。在各種實施例中，閘極結構413包括絕緣層202、下金屬層102、鐵電層104和上金屬層106。將一對源極/汲極區409設置在閘極結構413的相對側上的半導體層408內。在一些實施例中，半導體層408包括第一摻雜類型(例如p型)，且源極/汲極區409包括與第一摻雜類型相反的第二摻雜類型(例如n型)。此外，將側壁間隔結構410沿著閘極結構413的相對側壁設置。舉例而言，側壁間隔結構410可為或可包括氮化矽、二氧化矽、其他適合的介電材料、或前述任意組合。
第一介電層412覆蓋半導體層408，並橫向包圍閘極結構413。將源極/汲極接點414設置在第一介電層412內並覆蓋源極/汲極區409。第二介電層416覆蓋第一介電層412。複數個導電結構418設置在第二介電層416內並覆蓋源極/汲極接點414和閘極結構413。在各種實施例中，導電結構418可配置爲導電線或導電導孔。在進一步的實施例中，上金屬層106可被稱爲閘極電極，下金屬層102可被稱爲浮動電極，而源極/汲極區409可被稱爲源極/汲極結構。
第5圖繪示根據第4圖的積體晶片400的各種實施例的積體晶片500的一些實施例的剖面圖，其中晶種層502被設置在鐵電層104和半導體層408之間。晶種層502被配置以促進鐵電層104中斜方晶相結晶的形成，從而進一步提高鐵電層104的極化(例如，殘餘極化)。在各種實施例中，晶種層502可為或可包括氮化鋁、氧化鉿、氧化鋯、氧化鋁、二氧化矽、矽、鋁、其他適合的材料、或前述任意組合。
第6-12圖繪示根據本揭露的態樣，用以形成包括具有設置在下金屬層和上金屬層之間的鐵電層的鐵電記憶裝置的積體晶片的方法的一些實施例的剖面圖600-1200。雖然第6-12圖所示的剖面圖600-1200是參照一種方法描述的，但可以理解的是，第6-12圖所示的結構不受限於該方法，而是可與該方法分開獨立存在。此外，雖然第6-12圖被描述爲一系列行爲，但可以理解的是，這些行爲並不受限於此，這些行爲的順序可在其他實施例中改變，被繪示及/或描述的一些行爲可被全部或部分省略。
如第6圖的剖面圖600所示，在基板302上方形成下金屬層102。此外，在基板302上方形成下介電層204。在一些實施例中，形成下金屬層102的製程包括：將下介電層204沉積(例如，透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等)在基板302上方；形成遮罩層(未顯示)在下介電層204上方；根據遮罩層圖案化下介電層204以在下介電層204內界定開口；將金屬材料(如氮化鈦)沉積(例如，透過CVD、PVD、ALD、濺射、電鍍等)在下介電層204上方，從而填充開口；以及在金屬材料上執行平坦化製程(例如化學機械拋光(CMP)製程)，從而界定下金屬層102。在一些實施例中，執行平坦化製程使得下金屬層102的上表面與下介電層204的上表面共平面。
在一些實施例中，下金屬層102可為或可包括鈦、氮化鈦、鉭、氮化鉭、鎢、碳氮化鎢、鉬、鈮、鉑、鐵、鎳、鈹、鉻、鈷、一些其他適合的金屬、或前述任意組合，且形成的厚度具有大於50 nm、約90 nm、約50 nm至約500 nm範圍內、或其他適合的值。在各種實施例中，下金屬層102具有相對較低的CTE，其小於約14*10 -6K -1、在約1*10 -6K -1至約14*10 -6K -1的範圍內、或其他適合的值。
如第7圖的剖面圖700所示，在下金屬層102上方形成鐵電層104，且在鐵電層104上方形成上金屬層106。在一些實施例中，鐵電層104是透過CVD製程、PVD製程、ALD製程或其他適合的生長或沉積製程將鐵電層104沉積在下金屬層102上方而形成。在進一步的實施例中，上金屬層106是透過CVD製程、PVD製程、ALD製程、濺射、電鍍或其他適合的沉積或生長製程沿著鐵電層104的上表面沉積上金屬層106而形成。
在一些實施例中，鐵電層104可為或可包括氧化鉿、氧化鉿鋯(例如Hf xZr 1-xO y、Hf 0.5Zr 0.5O 2等)、摻有鈧的氮化鋁、摻有一或多種摻雜物(例如，鋁、矽、鑭、鈧、鈣、鋇、釓、釔、其他適合的摻雜物、或前述任意組合)的氧化鉿鋯、氧化鈹、氧化鋅、氧化鈣、氧化鍶、氧化硼、二氧化鋯、其他鐵電材料、或一些其他適合的材料，並形成為具有厚度T f，其為約12 nm、約0.1 nm至100 nm範圍內、或其他一些適合值。在各種實施例中，鐵電層104具有相對較高的CTE，其大於或等於約14*10 -6K -1或其他適合的值。
在一些實施例中，上金屬層106可為或可包括鈦、氮化鈦、鉭、氮化鉭、鎢、碳氮化鎢、鉬、鈮、鉑、鐵、鎳、鈹、鉻、鈷、一些其他適合的金屬、或前述任意組合，並形成為具有大於50 nm、約90 nm、約50 nm至約500 nm範圍內、或其他適合的值的厚度。在各種實施例中，上金屬層106具有相對較低的CTE，其小於約14*10 -6K -1、在約1*10 -6K -1至約14*10 -6K -1的範圍內、或其他適合的值。在進一步的實施例中，下金屬層102和上金屬層106分別包括相同的金屬材料(例如，氮化鈦)及/或各具有[111]的晶體取向。在進一步的實施例中，下金屬層102和上金屬層106可分別為包括一或多個金屬層(例如，包括鎢、碳氮化鎢、鉬、鈮、鉭、氮化鈦、鉑等)和一或多個金屬氧化物層(例如，氧化鈦、氧化鉭、氧化銦等)的複合電極結構。基於下金屬層102和上金屬層106的厚度、金屬材料以及位置，鐵電層104上的拉伸應力增加，從而增加了鐵電層104的極化。
在各種實施例中，在鐵電層104上形成上金屬層106後執行退火製程。在各種實施例中，退火製程包括將下金屬層102、鐵電層104和上金屬層106暴露於高溫(例如，在約300至700攝氏度的環境中加熱前述層)，持續時間約20秒、約10至30秒的範圍內、約1至18,000秒的範圍內、或其他適合的值。在各種實施例中，退火製程包括執行快速熱退火(RTA)製程(例如，將各層暴露在約300至700攝氏度範圍內的熱中，持續時間約20秒、約10至20秒範圍內、或其他適合的值)、爐內退火製程(例如，將各層暴露在約300至700攝氏度範圍內的熱中，持續時間約30至18,000秒、或其他適合的值)、或其他適合的退火製程。在進一步的實施例中，在退火製程之後，在下金屬層102、鐵電層104和上金屬層106上執行快速冷卻製程，其中快速冷卻製程包括在約20秒或其他適合的時間內將前述層的環境溫度降低到約150至0攝氏度。舉例而言，快速冷卻製程包括在大約20秒或更短的時間內將下金屬層102、鐵電層104和上金屬層106所處的環境溫度從退火製程的最終溫度(例如，約300至700攝氏度)降低到低溫(例如，約150至0攝氏度)。由於下金屬層102和上金屬層106的低CTE，減輕了在退火製程和快速冷卻製程中，下金屬層102和上金屬層106的厚度的減縮。這有助於保持下金屬層102和上金屬層106相對較大的厚度，從而保持鐵電層104上增加的拉伸應力。在進一步的實施例中，透過相鄰層(例如下金屬層102和上金屬層106)施加在鐵電層104上的拉伸應力在大約20至30千兆帕(GPa)的範圍內、或其他適合的值。
如第8圖的剖面圖800所示，在上金屬層106上方形成絕緣層202，並在絕緣層202上方形成半導體層108。在一些實施例中，絕緣層202是透過CVD製程、PVD製程、ALD製程或其他適合的沉積或生長製程將絕緣層202沉積在上金屬層106上方而形成。在進一步實施例中，半導體層108是透過CVD製程、PVD製程、ALD製程或其他適合的沉積或生長製程將半導體層108沉積在絕緣層202上方而形成。在各種實施例中，絕緣層202可為或可包括摻有矽的氧化鉿、鋁、矽、鎂、二氧化矽、氮化矽、氧化釔、氮、其他適合的材料或前述材料的任意組合，且形成的厚度為約0.1 nm至約10 nm範圍內、或其他適合的厚度值。在進一步的實施例中，半導體層108可為或可包括非晶氧化銦鎵鋅(例如，a-IGZO)、砷化鎵、氮化鎵、砷化鋁鎵、一些含錫的氧化銦鎵鋅化合物、一些化合物半導體材料、非晶矽、多晶矽、石墨烯或其他適合的材料。
如第9圖的剖面圖900所示，在鐵電層104、上金屬層106、絕緣層202和半導體層108上執行圖案化製程，從而界定出記憶體單元堆疊物904。在各種實施例中，圖案化製程包括：在半導體層108上方形成遮罩層902；根據遮罩層902在半導體層108、絕緣層202、上金屬層106和鐵電層104上執行蝕刻製程(例如，濕蝕刻製程及/或乾蝕刻製程)，從而界定記憶體單元堆疊物904；以及執行移除製程(未顯示)以從半導體層108上方移除遮罩層902。
如第10圖的剖面圖1000所示，在半導體層108上方形成上介電層206，並在上介電層206上執行圖案化製程以形成暴露半導體層108的上表面的開口1004。在一些實施例中，上介電層206是透過CVD製程、PVD製程、ALD製程或其他適合的沉積或生長製程將上介電層206沉積在記憶體單元堆疊物904的上表面和側壁上而形成。在各種實施例中，圖案化製程包括：在上介電層206上方形成遮罩層1002；根據遮罩層1002在上介電層206上執行蝕刻製程(例如濕蝕刻製程及/或乾蝕刻製程)，從而界定開口1004；以及執行移除製程(未顯示)以從上介電層206上方移除遮罩層1002。
如第11圖的剖面圖1100所示，在半導體層108上方和開口(第10圖的1004)內形成第一源極/汲極結構110和第二源極/汲極結構112。在一些實施例中，形成第一源極/汲極結構110和第二源極/汲極結構112的製程包括：在上介電層206上方沉積(例如，透過CVD製程、PVD製程、ALD製程等)金屬材料，使金屬材料填入開口(第10圖的1004)；以及在金屬材料上進行平坦化製程(例如，CMP製程)，從而界定第一源極/汲極結構110和第二源極/汲極結構112。在各種實施例中，執行平坦化製程使得上介電層206的上表面與第一源極/汲極結構110和第二源極/汲極結構112的上表面共平面。在進一步的實施例中，第一源極/汲極結構110和第二源極/汲極結構112可為或可包括鋁、鈦、鉭、鎢、釕、金、銅、其他導電材料、或前述任意組合。
如第12圖的剖面圖1200所示，在第一源極/汲極結構110和第二源極/汲極結構112上方形成互連結構305。互連結構305包括複數個金屬間介電(IMD)層306、複數個蝕刻停止層304、複數個導電線308和複數個導電導孔310。在一些實施例中，複數個IMD層306和複數個蝕刻停止層304可透過CVD製程、PVD製程、ALD製程或其他適合的生長或沉積製程形成。在進一步的實施例中，複數個導電線308和複數個導電導孔310可透過單鑲嵌製程、雙鑲嵌製程或其他適合的製造製程形成。
第13圖繪示根據本揭露的態樣，用以形成包括具有設置在下金屬層和上金屬層之間的鐵電層的鐵電記憶裝置的積體晶片的方法的一些實施例的流程圖1300。雖然流程圖1300被繪示及/或描述為一系列的行為或事件，但可以理解的是，方法不受限於所繪示的順序或行為。因此，在一些實施例中，這些行為可以與所繪示的不同順序進行，及/或可同時進行。此外，在一些實施例中，所繪示的行為或事件可被細分為多個行為或事件，其可在單獨的時間進行或與其他行為或子行為同時進行。在一些實施例中，一些繪示的行為或事件可被省略，且可包括其他未繪示的行為或事件。
在行為1302，在基板上方形成下金屬層。第6圖繪示對應於行為1302的一些實施例的剖面圖600。
在行為1304，在下金屬層上形成鐵電層。第7圖繪示對應於行為1304的一些實施例的剖面圖700。
在行為1306，在鐵電層上形成上金屬層。第7圖繪示對應於行為1306的一些實施例的剖面圖700。
在行為1308，在下金屬層、鐵電層和上金屬層中的一或多個上執行退火製程。第7圖繪示對應於行為1308的一些實施例的剖面圖700。
在行為1310，在上金屬層上形成絕緣層。第8圖繪示對應於行為1310的一些實施例的剖面圖800。
在行為1312，在絕緣層上形成半導體層。第8圖繪示對應於行為1312的一些實施例的剖面圖800。
在行為1314，在鐵電層、上金屬層、絕緣層和半導體層上執行圖案化製程，以在基板上方形成記憶體單元堆疊物。第9圖繪示對應於行為1314的一些實施例的剖面圖900。
在行為1316，在記憶體單元堆疊物上方形成上介電層。第10圖繪示對應於行為1316的一些實施例的剖面圖1000。
在行為1318，在上介電層中以及半導體層上形成第一源極/汲極結構以及第二源極/汲極結構。第10圖以及第11圖繪示對應於行為1318的一些實施例的剖面圖1000以及1100。
在行為1320，在第一以及第二源極/汲極結構上方形成互連結構。第12圖繪示對應於行為1320的一些實施例的剖面圖1200。
第14-24圖繪示根據本揭露的態樣，用以形成包括設置在半導體層上方的鐵電層以及沿著鐵電層設置的上金屬層的積體晶片的方法的一些實施例的剖面圖1400-2400。雖然第14-24圖所示的剖面圖1400-2400是參照一種方法描述的，但可以理解的是，第14-24圖所示的結構不受限於該方法，而是可與該方法分開獨立存在。此外，雖然第14-24圖被描述爲一系列行爲，但可以理解的是，這些行爲並不受限於此，這些行爲的順序可在其他實施例中改變，被繪示及/或描述的一些行爲可被全部或部分省略。
如第14圖的剖面圖1400所示，在基板404上方形成介電結構406，並在介電結構406上形成多層堆疊物1402。在各種實施例中，用以形成多層堆疊物1402的製程包括：在介電結構406上沉積半導體層408；在半導體層408上沉積絕緣層202；在絕緣層202上沉積下金屬層102；在下金屬層102上沉積鐵電層104；以及在鐵電層104上沉積上金屬層106。在一些實施例中，介電結構406、半導體層408、絕緣層202、下金屬層102、鐵電層104、和上金屬層106可分別透過一或多種沉積製程，像是PVD製程、CVD製程、ALD製程、其他適合的沉積製程、或前述任意組合來沉積。
在一些實施例中，半導體層408可為或可包括非晶氧化銦鎵鋅(例如，a-IGZO)、砷化鎵、氮化鎵、砷化鋁鎵、一些含錫的氧化銦鎵鋅化合物、一些化合物半導體材料、非晶矽、多晶矽、或一些其他適合的材料。在進一步的實施例中，絕緣層202可為或可包括二氧化矽、氮化矽、氧化鉿、一些其他適合的材料、或前述任意組合。在進一步的實施例中，下金屬層102可為或可包括鈦、氮化鈦、鉭、氮化鉭、鎢、鐵、鎳、鈹、鉻、鈷、一些其他適合的金屬、或前述任意組合，並形成為具有大於50 nm、約90 nm、約50 nm至約500 nm範圍內、或其他適合的值的厚度。在各種實施例中，鐵電層104可為或可包括氧化鉿、氧化鉿鋯(例如，Hf xZr 1-xO y，Hf 0.5Zr 0.5O 2等)、或一些其他適合的材料，並形成為具有約12 nm、約5 nm至90 nm範圍內、或其他適合的值的厚度。在一些實施例中，上金屬層106可為或可包括鈦、氮化鈦、鉭、氮化鉭、鎢、鐵、鎳、鈹、鉻、鈷、一些其他適合的金屬、或前述任意組合，並形成為具有大於50 nm、約90 nm、約50 nm至約500 nm範圍內、或其他適合的值的厚度。
第15圖繪示可執行以替代第14圖的處理步驟的處理步驟的一些實施例的剖面圖1500。方法的第一個實施例可從第14圖進行到第16-24圖(即跳過第15圖)，而方法的第二個實施例可包括第15-24圖中繪示及/或描述的處理步驟。
如第15圖的剖面圖1500所示，在基板404上方形成介電結構，並在介電結構406上形成多層堆疊物1402。在各種實施例中，形成多層堆疊物1402的製程包括：在介電結構406上沉積半導體層408；在半導體層408上沉積絕緣層202；在絕緣層202上沉積晶種層502；在晶種層502上沉積鐵電層104；以及在鐵電層104上沉積上金屬層106。在一些實施例中，介電結構406、半導體層408、絕緣層202、晶種層502、鐵電層104、和上金屬層106可分別透過一或多種沉積製程，像是PVD製程、CVD製程、ALD製程、其他適合的沉積製程、或前述任意組合來沉積。因此，在各種實施例中，可形成多層堆疊物1402使下金屬層(第14圖的102)被省略，且晶種層502被形成於絕緣層202和鐵電層104之間。在各種實施例中，晶種層502可為或可包括氮化鋁、氧化鉿、氧化鋯、氧化鋁、二氧化矽、矽、鋁、其他適合的材料、或前述任意組合。
如第16圖的剖面圖1600所示，在多層堆疊物(例如第14圖的1402或第15圖的1402)上執行圖案化製程，以形成閘極結構413。在各種實施例中，圖案化製程包括：在上金屬層106上方形成遮罩層1602；根據遮罩層1602在多層堆疊物(例如第14圖的1402或第15圖的1402)的一或多層上執行蝕刻製程(例如，濕蝕刻製程及/或乾蝕刻製程)，從而界定閘極結構413；執行移除製程(未顯示)以從上金屬層106上方移除遮罩層1602。
在其中多層堆疊物(第14圖的1402)包括下金屬層102的各種實施例中，蝕刻製程在絕緣層202、下金屬層102、鐵電層104和上金屬層106上執行以界定閘極結構413。在其中多層堆疊物(第15圖的1402)包括晶種層(第15圖的502)的另一個實施例中，蝕刻製程在絕緣層202、晶種層(第15圖的502)、鐵電層104和上金屬層106上執行以界定閘極結構413。
在各種實施例中，在形成閘極結構413後執行退火製程。在各種實施例中，退火製程包括將下金屬層102、鐵電層104和上金屬層106暴露於高溫(例如，在約300至700攝氏度的環境中加熱前述層)，持續時間約20秒、約10至30秒的範圍內、約1至18,000秒的範圍內、或其他適合的值。在各種實施例中，退火製程包括執行快速熱退火(RTA)製程(例如，將層暴露在約300至700攝氏度範圍內的熱中，持續時間約20秒、範圍約為10至20秒、或其他適合的值)、爐內退火製程(例如，將層暴露在約300至700攝氏度範圍內的熱中，持續時間約30至18,000秒、或其他適合的值)、或其他適合的退火製程。在進一步的實施例中，在退火製程之後，在下金屬層102、鐵電層104和上金屬層106上執行快速冷卻製程，其中快速冷卻製程包括在約20秒或其他適合的時間內將前述層的環境溫度降低到約150至0攝氏度。舉例而言，快速冷卻製程包括在約20秒或更短時間內將下金屬層102、鐵電層104和上金屬層106所在的環境溫度從退火製程的最終溫度(例如約300至700攝氏度)降低到低溫(例如約150至0攝氏度)。由於下金屬層102和上金屬層106的低CTE，減輕了在退火製程和快速冷卻製程中，下金屬層102和上金屬層106的厚度的減縮。這有助於保持下金屬層102和上金屬層106相對較大的厚度，從而保持鐵電層104上增加的拉伸應力。在進一步的實施例中，透過相鄰層(例如下金屬層102和上金屬層106)施加在鐵電層104上的拉伸應力在大約20至30千兆帕(GPa)的範圍內、或其他適合的值。
如第17圖的剖面圖1700所示，在閘極結構413的頂端表面和相對側壁上形成側壁間隔層1702。在各種實施例中，側壁間隔層1702是透過ALD製程、CVD製程、PVD製程或其他適合的沉積或生長製程將側壁間隔層1702沉積在基板404上方而形成。在一些實施例中，側壁間隔層1702可為或可包括二氧化矽、氮化矽、氧氮化矽、碳化矽、其他適合的介電材料、或前述任意組合。
如第18圖的剖面圖1800所示，在側壁間隔層(第17圖的1702)上執行蝕刻製程以形成沿著閘極結構413的側壁的側壁間隔結構410。在各種實施例中，蝕刻製程將側壁間隔層(第17圖的1702)從閘極結構413的頂表面和半導體層408的至少一部分頂表面移除。在一些實施例中，蝕刻製程包括執行濕蝕刻及/或乾蝕刻。
如第19圖的剖面圖1900所示，在半導體層408和閘極結構413上方形成第一介電層412。在各種實施例中，第一介電層412可透過一或多種沉積製程，像是ALD製程、PVD製程、CVD製程、或其他適合的沉積製程形成。在一些實施例中，第一介電層412可為或可包括氧化物，像是二氧化矽、低介電材料、其他適合的介電材料、或前述任意組合。
如第20圖的剖面圖2000所示，在第一介電層412上執行圖案化製程以在半導體層408上方形成複數個開口2004。在各種實施例中，圖案化製程包括：在第一介電層412上方形成遮罩層2002；根據遮罩層2002在第一介電層412上執行蝕刻製程(例如，濕蝕刻製程及/或乾蝕刻製程)，從而界定開口2004；以及執行移除製程(未顯示)以從第一介電層412上方移除遮罩層2002。
如第21圖的剖面圖2100所示，在半導體層408中形成一對源極/汲極區409。在各種實施例中，用以形成該對源極/汲極區409的製程包括執行選擇性離子佈植製程，其中選擇性離子佈植製程包括在開口2004下方的區域中佈植摻雜物在半導體層408內。在一些實施例中，半導體層408包括第一摻雜類型(例如p型)，且執行選擇性離子佈植製程使該對源極/汲極區409具有與第一摻雜類型相反的第二摻雜類型(例如n型)。在進一步的實施例中，通道區被設置在半導體層408內，並橫向延伸於該對源極/汲極區409之間。在一些實施例中，源極/汲極區409是透過將半導體層408暴露於一或多種氣體，像是氬氣、氫氣(H 2)、氮氣(N 2)、其他適合的氣體、或前述任意組合而形成。在進一步的實施例中，形成源極/汲極區409可包括執行電漿處理製程(例如，氬電漿處理製程)以摻雜一或多種摻雜物於半導體層408。
如第22圖的剖面圖2200所示，在半導體層408和閘極結構413上方沉積金屬結構2202。在各種實施例中，金屬結構2202可透過CVD製程、PVD製程、ALD製程或其他適合的沉積或生長製程進行沉積。在一些實施例中，金屬結構2202可為或可包括鋁、銅、鈦、鉭、鎢、釕、其他導電材料、或前述任意組合。
如第23圖的剖面圖2300所示，在金屬結構2202和第一介電層412上執行平坦化製程(例如CMP製程)以形成源極/汲極接點414。在各種實施例中，執行平坦化製程使得第一介電層412、源極/汲極接點414、側壁間隔結構410和閘極結構413的上表面共平面。
如第24圖的剖面圖2400所示，在第一介電層412、源極/汲極接點414和閘極結構413上方形成第二介電層416和複數個導電結構418。在各種實施例中，第二介電層416可透過一或多種沉積製程，像是CVD製程、PVD製程、ALD製程或其他適合的沉積製程形成。在一些實施例中，用以形成複數個導電結構418的製程包括：圖案化第二介電層416以形成覆蓋閘極結構413和源極/汲極接點414的開口(未顯示)；在第二介電層416上方和開口內沉積導電材料(例如鋁、銅、鈦、鉭、釕等)；以及在導電材料上執行平坦化製程(例如CMP製程)。在進一步的實施例中，複數個導電結構418可被配置成導電接點、導電導孔、導電線或類似物。
第25圖繪示根據本揭露的態樣，用以形成包括設置在半導體層上方的鐵電層以及沿著鐵電層設置的上金屬層的積體晶片的方法的一些實施例的流程圖2500。雖然流程圖2500被繪示及/或描述為一系列的行為或事件，但可以理解的是，方法不受限於所繪示的順序或行為。因此，在一些實施例中，這些行為可以與所繪示的不同順序進行，及/或可同時進行。此外，在一些實施例中，所繪示的行為或事件可被細分為多個行為或事件，其可在單獨的時間進行或與其他行為或子行為同時進行。在一些實施例中，一些繪示的行為或事件可被省略，且可包括其他未繪示的行為或事件。
在行為2502，在基板上方形成介電結構。第14圖繪示對應於行為2502的一些實施例的剖面圖1400。
在行為2504，在介電層上形成多層堆疊物。在一些實施例中，多層堆疊物包括介電結構上方的半導體層、半導體層上方的絕緣層、絕緣層上方的下金屬層、下金屬層上方的鐵電層、以及鐵電層上方的上金屬層。第14圖繪示對應於行為2504的一些實施例的剖面圖1400。在一些實施例中，多層堆疊物包括介電結構上方的半導體層、半導體層上方的絕緣層、絕緣層上方的晶種層、晶種層上方的鐵電層、以及鐵電層上方的上金屬層。第15圖繪示對應於行為2504的一些實施例的剖面圖1500。
在行為2506，在多層堆疊物的至少一部分上執行圖案化製程以在半導體層上形成閘極結構。第16圖繪示對應於行為2506的一些實施例的剖面圖1600。
在行為2508，沿著閘極結構的側壁形成側壁間隔結構。第17圖以及第18圖繪示對應於行為2508的一些實施例的剖面圖1700以及1800。
在行為2510，在半導體層以及閘極結構上方形成第一介電層。第19圖繪示對應於行為2510的一些實施例的剖面圖1900。
在行為2512，在第一介電層上執行圖案化製程以在閘極結構的相對側上形成開口。第20圖繪示對應於行為2512的一些實施例的剖面圖2000。
在行為2514，在閘極結構的相對側上的半導體層內形成源極/汲極區。第21圖繪示對應於行為2514的一些實施例的剖面圖2100。
在行為2516，在開口內和源極/汲極區上方形成源極/汲極接點。第22圖以及第23圖繪示對應於行為2516的一些實施例的剖面圖2200以及2300。
在行為2518，在閘極結構以及源極/汲極接點上方形成複數個導電結構。第24圖繪示對應於行為2518的一些實施例的剖面圖2400。
據此，在一些實施例中，本揭露涉及一種具有鐵電記憶裝置的積體晶片，該鐵電記憶裝置包括設置在鐵電層的下表面上的下金屬層和設置在鐵電層的上表面上的上金屬層。
在一些實施例中，本申請提供一種積體晶片，其包括：覆蓋基板的半導體層；覆蓋基板的鐵電層；設置在半導體層上的一對源極/汲極結構；沿著鐵電層的下表面設置的下金屬層；以及沿著鐵電層的上表面設置的上金屬層。
在一些實施例中，鐵電層的熱膨脹係數(CTE)大於上金屬層的CTE以及下金屬層的CTE。在一些實施例中，鐵電層的厚度小於上金屬層 的厚度以及下金屬層的厚度。在一些實施例中，上金屬層的厚度大於下金屬層的厚度。在一些實施例中，上金屬層的厚度以及下金屬層的厚度分別大於50奈米。在一些實施例中，下金屬層直接接觸鐵電層的下表面且上金屬層 直接接觸鐵電層的上表面。在一些實施例中，半導體層沿著上金屬層的上表面設置。在一些實施例中，積體晶片進一步包括沿著上金屬層的上表面設置的絕緣層，且其中半導體層 覆蓋且接觸絕緣層。在一些實施例中，上金屬層及下金屬層分別包括相同的金屬材料。
在進一步的實施例中，本申請提供一種積體晶片，其包括：基板上方的鐵電層，其中該鐵電層具有與第二側相對的第一側；設置在鐵電層的第一側上的半導體層；設置在半導體層上的源極/汲極結構；設置在鐵電層的第一側和半導體層之間的下金屬層；以及設置在鐵電層的第二側上的上金屬層，其中上金屬層的厚度大於鐵電層的厚度。
在一些實施例中，上金屬層 的厚度在約50 奈米 (nm)至500 nm的範圍內。在一些實施例中，上金屬層的熱膨脹係數 (CTE)小於鐵電層的CTE。在一些實施例中，下金屬層的厚度大於鐵電層的厚度。在一些實施例中，鐵電層的相對側壁、上金屬層的相對側壁、以及下金屬層 的相對側壁是分別對齊的。在一些實施例中，半導體層 的相對側壁與鐵電層的相對側壁對齊。在一些實施例中，積體晶片進一步包括設置在下金屬層 以及半導體層之間的絕緣層。
在進一步的實施例中，本申請提供了一種用以形成積體晶片的方法，該方法包括：在基板上方沉積下金屬層；在下金屬層上沉積鐵電層；在鐵電層上沉積上金屬層；在上金屬層上沉積半導體層；在半導體層上形成一對源極/汲極結構；且其中，鐵電層的熱膨脹係數(CTE)大於上金屬層的CTE和下金屬層的CTE。
在一些實施例中，方法進一步包括在下金屬層、鐵電層、以及上金屬層上執行退火製程。在一些實施例中，方法進一步包括於退火製程後，在下金屬層、鐵電層、以及上金屬層上執行快速冷卻製程。在一些實施例中，方法進一步包括鐵電層、上金屬層、以及半導體層上執行圖案化製程使半導體層 的相對側壁與上金屬層的相對側壁對齊。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100,200a, 200b,303:鐵電記憶裝置 102:下金屬層 104:鐵電層 106:上金屬層 108,408:半導體層 110,112:源極/汲極結構 114,406:介電結構 202:絕緣層 204:下介電層 206:上介電層 300,400,500:積體晶片 302,404:基板 304:蝕刻停止層 305:互連結構 306:金屬間介電(IMD)層 308:導電線 310:導電導孔 409:源極/汲極區 410:側壁間隔結構 412:第一介電層 413:閘極結構 414:源極/汲極接點 416:第二介電層 418:導電結構 502:晶種層 600,700,800,900,1000,1100,1200,1400,1500,1600,1700,1800,1900,2000,2200,2300,2400:剖面圖 902,1002,1602,2002:遮罩層 904:記憶體單元堆疊物 1004,2004:開口 1300,2500:流程圖 1302,1304,1306,1308,1310,1312,1314,1316,1318,1320,2502,2504,2506,2508,2510,2512,2514,2516,2518:行為 1402:多層堆疊物 1702:側壁間隔層 2202:金屬結構 v1:距離 T f,T m1,T m2:厚度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖繪示包括設置於下金屬層以及上金屬層之間的鐵電層的鐵電記憶裝置的一些實施例的剖面圖。 第2A圖以及第2B圖繪示包括下金屬層、上金屬層、設置於下金屬層和上金屬層之間的鐵電層、以及設置在上金屬層上的絕緣層的鐵電記憶裝置的一些實施例的剖面圖。 第3圖繪示包括具有設置在下金屬層和上金屬層之間的鐵電層的鐵電記憶裝置的積體晶片的一些實施例的剖面圖。 第4圖以及第5圖繪示包括設置在半導體層上方的鐵電層和沿著鐵電層設置的上金屬層的積體晶片的一些不同實施例的剖面圖。 第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、以及第12圖繪示用以形成包括具有設置在下金屬層和上金屬層之間的鐵電層的鐵電記憶裝置的積體晶片的方法的一些實施例的剖面圖。 第13圖繪示用以形成包括具有設置在下金屬層和上金屬層之間的鐵電層的鐵電記憶裝置的積體晶片的方法的一些實施例的流程圖。 第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖、以及第24圖繪示用以形成包括設置在半導體層上方的鐵電層以及沿著鐵電層設置的上金屬層的積體晶片的方法的一些實施例的剖面圖。 第25圖繪示用以形成包括設置在半導體層上方的鐵電層以及沿著鐵電層設置的上金屬層的積體晶片的方法的一些實施例的流程圖。
100:鐵電記憶裝置
102:下金屬層
104:鐵電層
106:上金屬層
108:半導體層
110,112:源極/汲極結構
114:介電結構

Claims (1)

  1. 一種積體晶片，包括： 一半導體層，覆蓋一基板； 一鐵電層，覆蓋該基板； 一對源極/汲極結構，設置在該半導體層上； 一下金屬層，沿著該鐵電層的一下表面設置；以及 一上金屬層，沿著該鐵電層的一上表面設置。
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