CN113451507A - 存储器器件、用于形成其的方法及集成芯片 - Google Patents

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金海光
江法伸
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Abstract

本发明的各种实施例是关于一种存储器器件、用于形成其的方法及集成芯片，所述存储器器件包含上覆衬底的数据存储结构。底部电极上覆衬底且顶部电极上覆底部电极。数据存储结构设置于底部电极与顶部电极之间。数据存储结构包括掺杂有第一掺杂物及第二掺杂物的介电材料，其中第一掺杂物与第二掺杂物不同。

Description

存储器器件、用于形成其的方法及集成芯片
技术领域
本发明实施例涉及一种存储器器件、用于形成其的方法及集成芯片。
背景技术
许多现代电子器件含有经配置以存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在其被供电时存储数据，同时非易失性存储器能够在断电时保留数据。电阻式随机存取存储器(Resistive random access memory,RRAM)是用于下一代非易失性存储器技术的一个有前景的候选项，这是由于其简单结构和与互补金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)逻辑工艺的相容性。RRAM单元包含具有可变电阻的介电数据存储结构，其放置于两种导电结构之间。
发明内容
本发明实施例提供一种存储器器件，包括：衬底；底部电极，其上覆所述衬底；顶部电极，其上覆所述底部电极；以及数据存储结构，其设置于所述顶部电极与所述底部电极之间，其中所述数据存储结构包括掺杂有第一掺杂物及第二掺杂物的介电材料，其中所述第一掺杂物与所述第二掺杂物不同。
本发明实施例提供一种集成芯片，包括：衬底；以及电阻式随机存取存储器(RRAM)单元，其上覆所述衬底，其中所述RRAM单元包括顶部电极、底部电极以及设置于所述顶部电极与所述底部电极之间的数据存储结构，其中所述数据存储结构包括第一高κ介电材料及多个掺杂物，其中所述多个掺杂物包括彼此分别不同的第一掺杂物、第二掺杂物以及第三掺杂物。
本发明实施例提供一种用于形成存储器器件的方法，所述方法包括：在衬底上方沉积底部电极；在所述底部电极上方沉积数据存储结构，以使得所述数据存储结构包括掺杂有第一掺杂物、第二掺杂物以及第三掺杂物的介电材料；在所述数据存储结构上方沉积顶部电极；以及对所述底部电极、所述数据存储结构以及所述顶部电极进行图案化工艺，由此在所述衬底上方形成存储器单元。
附图说明
当结合附图阅读时从以下详细描述最好地理解本发明的各个方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1说明包含具有低形成电压的存储器单元的存储器器件的一些实施例的示意图。
图2说明包含具有多掺杂数据存储结构的存储器单元的存储器器件的一些实施例的横截面图。
图3到图5说明操作包含多掺杂数据存储结构的存储器单元的一些实施例的横截面图。
图6和图7说明图2的存储器器件的一些替代实施例的横截面图。
图8和图9说明具有设置于衬底上方的存储器单元的集成芯片的一些实施例的横截面图，其中所述存储器单元具有低形成电压。
图10到图14说明用于形成存储器单元的方法的一些实施例的横截面图，所述存储器单元具有多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构。
图15说明根据用于形成存储器单元的方法的一些实施例的流程图，所述存储器单元具有多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构。
图16说明用于形成集成芯片的方法的一些实施例的流程图，所述集成芯片包括具有多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构的前段工艺电阻式存储器单元。
附图标号说明
100、200、600、700：存储器器件；
102：晶体管；
104：存储器单元；
106：底部电极；
108：数据存储结构；
110：顶盖层；
110a：金属层；
110b：金属氧化物层；
112：顶部电极；
114：区域；
126p：外围区域；
202：衬底；
204：源极/漏极区；
206：栅极介电层；
208：栅极电极；
210：侧壁间隔物结构；
212：下部内连通孔；
214：下部内连电线；
216、816：内连线介电结构；
218：底部电极通孔；
220：顶部电极通孔；
222：上部内连通孔；
224：上部内连电线；
226：氧空位；
228：导电路径；
300：第一状态；
400：第二状态；
402：下部区域；
404：中间区域；
406：上部区域；
500：第三状态；
602：多掺杂数据存储层；
604：数据存储层；
702：第一数据存储层；
704：第二数据存储层；
706：第三数据存储层；
800：集成芯片；
802：隔离结构；
804a：第一源极/漏极区；
804b：第二源极/漏极区；
806：半导体器件；
808：栅极介电层；
810：导电电线/栅极电极；
812：内连线结构；
814：导电接点；
818：导电线；
818bl、BL：位线；
818sl、SL：源极线；
818wl、WL：字线；
820：导通孔；
902：器件栅极堆叠；
1000、1100、1200、1300、1400：横截面图；
1002：下部层间介电层；
1202：存储器单元层堆叠；
1204：掩模层；
1402：上部层间介电层；
1500、1600：方法；
1502、1504、1506、1508、1510、1512、1602、1604、1606、1608、1610、
1612、1614：动作；
h1：高度。
具体实施方式
本发明提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件和配置的具体实例来简化本发明。当然，这些只是实例且并不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考标号及/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，空间相对术语(诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等)可在本文中用以描述一个元件或特征与如图中所说明的另一元件或特征的关系。除图中所描绘的定向以外，空间相对术语旨在涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
电阻式随机存取存储器(RRAM)单元包含配置于顶部电极与底部电极之间的数据存储结构(例如，一或多个氧化层)。RRAM单元设置于半导体衬底上方。数据存储结构的可变电阻表示数据单元，如数据位。取决于在顶部电极与底部电极之间施加的电压，可变电阻在对应于数据单元的数据状态的高电阻状态与低电阻状态之间经历可逆改变。高电阻状态是可变电阻超出阈值的高，且低电阻状态是可变电阻低于阈值的低。
在RRAM单元可用以存储数据之前，通常跨数据存储结构形成初始导电路径(亦即，导电丝)。初始导电路径的形成使后续写入操作(其形成导电路径)更容易进行。为了形成初始导电路径，在RRAM制造工艺结束时，跨顶部电极和底部电极施加形成电压。在一些类型的RRAM单元中，导电路径可包含空位(例如，氧空位)。在此类器件中，形成电压可敲空数据存储结构的晶格的氧原子，由此形成局部氧空位。这些局部氧空位往往会对准以形成延伸穿过数据存储结构的导电路径。此后，可跨顶部电极和底部电极施加设定电压或重置电压以改变高电阻状态与低电阻状态之间的数据存储结构的电阻率。通常，形成电压大于设定电压。通常，设置于半导体衬底上/上方的一或多个晶体管(例如，金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET))为RRAM单元提供电压，以使得可跨顶部电极和底部电极施加形成电压、设定电压以及重置电压。
在其中使用RRAM单元存储数据之前形成导电丝的一些实施例中，数据存储结构可为或包括未掺杂金属氧化物结构(例如，未掺杂氧化铝(undoped aluminum oxide,AlOx))。在此类实施例中，形成电压可相对较高。为了改进器件密度和器件性能，一或多个晶体管和/或RRAM单元的特征尺寸不断按比例缩小。然而，由于一或多个晶体管的特征尺寸按比例缩小，相对较高的形成电压变成有问题的(例如，由于一或多个晶体管的特征尺寸减小，从而减小击穿电压)。相对较高的形成电压可大于一或多个晶体管的安全输出电压。因此，如果操作一或多个晶体管输出相对较高的形成电压，那么一或多个晶体管可能被破坏及/或被毁坏。
在一些实施例中，本申请是关于具有低形成电压的RRAM单元。RRAM单元包含顶部电极、底部电极以及设置于顶部电极与底部电极之间的数据存储结构。数据存储结构包括多掺杂有多个掺杂物的介电材料(例如，氧化铝(AlOx))。举例来说，多个掺杂物可包含第一掺杂物(例如，氮)、第二掺杂物(例如，钽)及/或第三掺杂物(例如，铪)。因为数据存储结构多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物，所以可改进(例如，减小)RRAM单元的形成电压，同时维持RRAM单元的良好可靠性。举例来说，将数据存储结构掺杂第一掺杂物可减小或消除RRAM单元的形成电压，将数据存储结构掺杂第二掺杂物可提高或维持RRAM单元的可靠性(例如，良好的保持性能)，且将数据存储结构掺杂第三掺杂物可减少RRAM单元的电流泄漏路径(例如，良好的耐久性能)。因此，包括RRAM单元的集成芯片可具有特征尺寸按比例缩小的一或多个晶体管，其为RRAM单元安全提供低形成电压。这又有助于缩小RRAM单元和一或多个晶体管的特征尺寸及/或减少集成芯片的功率消耗，同时减轻对RRAM单元及/或一或多个晶体管的损坏。
图1说明存储器器件100的一些实施例的示意图，所述存储器器件100包含具有多掺杂且具有低形成电压的数据存储结构108的存储单元104。
存储器器件100包含电耦合到晶体管102的存储器单元104，以使得存储器器件100呈一晶体管-一电阻式存储器单元(one transistor-one resistive memory cell,1T1R)配置。在一些实施例中，晶体管102可(例如)为金属氧化物半导体场效晶体管(MOSFET)。存储器单元104包含底部电极106、顶部电极112、顶盖层110以及设置于底部电极106与顶部电极112之间的数据存储结构108。在一些实施例中，底部电极106被称为下部导电结构，且顶部电极112被称为上部导电结构。位线(bit line,BL)穿过顶部电极112电耦合到数据存储结构108的一端，且源极线(source line,SL)通过晶体管102电耦合到数据存储结构108的相对端。字线(word line,WL)电耦合到晶体管102的栅极电极。因此，将合适的WL电压施加到晶体管102的栅极电极来耦合BL与SL之间的存储器单元104。因此，在一些实施例中，通过提供合适的偏压条件，存储器单元104可在电阻的两种状态(低电阻状态和高电阻状态)之间切换以存储数据。
在一些实施例中，数据存储结构108包括介电材料(例如，多掺杂有多个掺杂物的氧化铝(AlOx))。举例来说，多个掺杂物可包含第一掺杂物(例如，氮)、第二掺杂物(例如，钽)及/或第三掺杂物(例如，铪)。在一些实施例中，介电材料可为金属氧化物。因此，在不同实施例中，数据存储结构108可包括氧化铝、氮、钽以及铪，及/或可具有在约10埃到60埃范围内的厚度。在其它实施例中，数据存储结构108的约5％到10％之间的化学组成为第一掺杂物(例如，氮)。在又另外的实施例中，数据存储结构108的约12％到18％之间的化学组成为第二掺杂物(例如，钽)。在一些实施例中，数据存储结构108的约15％到22％之间的化学组成为第三掺杂物(例如，铪)。在又另外的实施例中，数据存储结构108可被称为多掺杂切换层(multi-dopant switching layer,MDSL)。在一些实施例中，存储器单元104可配置为电阻式随机存取存储器(RRAM)单元，以使得数据存储结构108包括具有配置成经历高电阻状态与低电阻状态之间的可逆相变的可变电阻的材料。
在一些实施例中，在存储器单元104可用以存储数据之前，通常在跨数据存储结构108的区域114内形成初始导电路径(即，导电丝)。初始导电路径的形成使后续写入操作(其形成导电路径)更容易进行。在其它实施例中，为形成初始导电路径，通过晶体管102和BL而跨顶部电极112和底部电极106施加形成电压。初始导电路径可包含空位(例如，氧空位)。在此类实施例中，形成电压可敲空数据存储结构108的晶格的氧原子，由此形成局部氧空位。这些局部空位往往与区域114对准，以形成在数据存储结构108内从底部电极106延伸到顶盖层110的初始导电路径。此后，可通过晶体管102和BL而跨底部电极106和顶部电极112施加设定电压或重置电压，以改变高电阻状态与低电阻状态之间的数据存储结构108的电阻率。
在各种实施例中，借助于包括第一掺杂物(例如，氮)的数据存储结构108，可减小及/或消除形成电压。举例来说，在一些实施例中，初始导电路径的形成可以不在对存储器单元104进行设定操作之前进行，以使得不会跨数据存储结构108及/或晶体管102施加形成电压。这又有助于缩小存储器单元104及/或晶体管102的特征尺寸，同时减轻对存储器单元104及/或晶体管102的损坏。在一些实施例中，形成电压可等于设定电压。在另外的实施例中，借助于包括第二掺杂物(例如，钽)的数据存储结构108，可改进存储器单元104的数据保持。在此类实施例中，第二掺杂物与数据存储结构108内的氧原子具有强键合，使得在数据存储结构108的形成及/或操作期间施加到数据存储结构108的热量可不会破坏第二掺杂物与氧原子之间的强键合。在各种实施例中，借助于包括第一掺杂物(例如，氮)和第二掺杂物(例如，钽)的数据存储结构108，可进一步改进存储器单元104的数据保持。在又另外的实施例中，借助于包括第三掺杂物(例如，铪)的数据存储结构108，可改进存储器单元104的耐久性。在此类实施例中，第三掺杂物配置成减少RRAM单元中的电流泄漏路径。在各种实施例中，借助于包括第一掺杂物(例如，氮)和第三掺杂物(例如，铪)的数据存储结构108，进一步减小存储器单元104中的电流泄漏路径。因此，因为数据存储结构108多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物，所以可改进(例如，减小或消除)存储器单元104的形成电压，同时维持存储器单元104的良好数据保持和良好耐久性。
图2说明存储器器件200的一些实施例的横截面图，所述存储器器件200包含具有数据存储结构108的存储器单元104，所述数据存储结构108包括第一掺杂物、第二掺杂物及/或第三掺杂物。
在一些实施例中，存储器器件200包含内连线介电结构216和衬底202。在一些实施例中，衬底202可例如为或包括半导体主体，如单晶硅/CMOS块体、硅锗(silicon-germanium,SiGe)、绝缘体上硅(silicon-on-insulator,SOI)或另一合适的半导体衬底材料，及/或衬底202可包括第一掺杂类型(例如，p型)。晶体管102设置于衬底202上/衬底202内。在一些实施例中，晶体管102可例如为或包括金属氧化物半导体场效晶体管(MOSET)、高电压晶体管、双极结型晶体管(bipolar junction transistor,BTJ)、n沟道金属氧化物半导体(n-channel metal oxide semiconductor,nMOS)晶体管、p沟道金属氧化物半导体(p-channel metal oxide semiconductor,pMOS)晶体管或另一合适的晶体管。应了解，配置为另一半导体器件的晶体管102也在本发明的范围内。在另外的实施例中，晶体管102可例如配置为栅极全包围FET(gate-all-around FET,GAAFET)、环栅FET、多桥沟道FET(multi-bridge channel FET,MBCFET)、纳米线FET、纳米环FET、纳米片场效晶体管(nanosheetfield-effect transistor,NSFET)或类似物。在另外的实施例中，晶体管102可包含源极/漏极区204、栅极介电层206、栅极电极208及/或侧壁间隔物结构210。源极/漏极区204可设置于衬底202内及/或可包括与第一掺杂类型相对的第二掺杂类型(例如，n型)。
下部内连通孔212设置于内连线介电结构216内且上覆晶体管102的源极/漏极区204。在一些实施例中，内连线介电结构216可例如为或包括一或多个层间介电(inter-level dielectric,ILD)层。一或多个ILD层可例如分别为或包括氧化硅、低κ介电材料、极低κ介电材料、另一合适的介电材料或前述各者的任何组合。如本文中所使用，低κ介电材料可为或包括例如具有小于约3.9、3、2或1.5的介电常数的介电材料。下部内连电线214上覆下部内连通孔212。在一些实施例中，下部内连通孔212和下部内连电线214可例如分别为或包括铜、铝、钨、钌、氮化钛、氮化钽、另一导电材料或前述内容的任何组合。底部电极通孔218设置于内连线介电结构216内且上覆下部内连电线214。顶部电极通孔220上覆底部电极通孔218。存储器单元104设置于底部电极通孔218与顶部电极通孔220之间的内连线介电结构216内。上部内连通孔222设置于顶部电极通孔220上，且上部内连电线224上覆上部内连通孔222。
在一些实施例中，存储器单元104包含底部电极106、顶盖层110、顶部电极112，以及设置于底部电极106与顶部电极112之间的数据存储结构108。在操作期间，存储器单元104依赖于氧化还原反应，以在数据存储结构108的在底部电极106与顶盖层110之间的区域114中形成及解除导电路径228。底部电极106与顶盖层110之间的区域114中存在导电路径228产生低电阻状态，而区域114中不存在导电路径228引起高电阻状态。因此，存储器单元104可通过将适当偏压施加到存储器单元104以在区域114中产生或解除导电路径228，从而在高电阻状态与低电阻状态之间切换。在另外的实施例中，导电路径228可例如包含设置于区域114内且在底部电极106与顶盖层110之间延伸的氧空位226。
在一些实施例中，数据存储结构108可包括多掺杂介电材料，以使得数据存储结构108包含介电材料、第一掺杂物、第二掺杂物以及第三掺杂物。在一些实施例中，介电材料可例如为或包括高κ介电材料、氧化铝(例如，Al2O3)、氧化钽(例如，Ta2O5)、氧化铪(例如，HfO2)、另一介电材料或前述各者的任何组合。如本文中所使用，高κ介电材料可例如为或包括具有大于约3.9、9.34、9.9或11.54的介电常数的介电材料。在一些实施例中，第一掺杂物可例如为或包括氮、硅、氟或类似物。应了解，包括其它元素的第一掺杂物也在本发明的范围内。在另外的实施例中，第二掺杂物可例如为或包括钽、铈或类似物。应了解，包括其它元素的第二掺杂物也在本发明的范围内。在又另外的实施例中，第三掺杂物可例如为或包括铪、锆或类似物。应了解，包括其它元素的第三掺杂物也在本发明的范围内。因此，在一些实施例中，数据存储结构108可例如为或包括掺杂有第一掺杂物、第二掺杂物以及第三掺杂物的氧化铝(例如，Al2O3)，其中第一掺杂物、第二掺杂物以及第三掺杂物各自彼此不同。在各种实施例中，第一掺杂物可配置成减小数据存储结构108的形成电压，第二掺杂物可配置成提高数据存储结构108的数据保持，且第三掺杂物配置成提高数据存储结构108的耐久性，由此提高存储器器件200的性能。
在各种实施例中，数据存储结构108的约5％到10％之间的化学组成为第一掺杂物(例如，氮、硅、氟等)。应了解，包括第一掺杂物的其它化学组成百分比的数据存储结构108也在本发明的范围内。在一些实施例中，如果第一掺杂物占数据存储结构108的化学组成的相对较小百分比(例如，小于约5％)，那么存储器单元104的形成电压可能不减小。在另外的实施例中，如果第一掺杂物占数据存储结构108的化学组成的相对较大百分比(例如，大于约10％)，那么存储器单元104的耐久性可能减小，由此减少可对数据存储结构108进行的设定操作及/或重置操作的数目。
此外，在一些实施例中，数据存储结构108的约12％到18％之间的化学组成为第二掺杂物(例如，钽、铈等)。应了解，包括第二掺杂物的其它化学组成百分比的数据存储结构108也在本发明的范围内。在一些实施例中，如果第二掺杂物占数据存储结构108的化学组成的相对较小百分比(例如，小于约12％)，那么存储器单元104的数据保持可能不提高。在另外的实施例中，如果第二掺杂物占数据存储结构108的化学组成的相对较大百分比(例如，大于约18％)，那么可对数据存储结构108进行的设定操作及/或重置操作的数目减少。
在另外的实施例中，数据存储结构108的约15％到22％之间的化学组成为第三掺杂物(例如，铪、锆等)。应了解，包括第三掺杂物的其它化学组成百分比的数据存储结构108也在本发明的范围内。在一些实施例中，如果第三掺杂物占数据存储结构108的化学组成的相对较小百分比(例如，小于约15％)，那么存储器单元104的耐久性可能不提高。在另外的实施例中，如果第三掺杂物占数据存储结构108的化学组成的相对较大百分比(例如，大于约22％)，那么数据存储结构108的形成电压可能增加。
此外，在各种实施例中，数据存储结构108的约7％到15％之间的化学组成为铝。应了解，包括其它化学组成百分比的铝的数据存储结构108也在本发明的范围内。在一些实施例中，数据存储结构108的约38％到48％之间的化学组成为氧。应了解，包括其它化学组成百分比的氧的数据存储结构108也在本发明的范围内。在一些实施例中，数据存储结构108包括第一原子百分比的第一掺杂物、第二原子百分比的第二掺杂物、第三原子百分比的第三掺杂物、第四原子百分比的铝以及第五原子百分比的氧。在另外的实施例中，第一原子百分比小于第二原子百分比且第二原子百分比小于第三原子百分比。在又另外的实施例中，第一原子百分比可在约5％到10％的范围内，第二原子百分比可在约12％到18％的范围内，第三原子百分比可在约15％到22％的范围内，第四原子百分比可在约7％到15％的范围内，及/或第五原子百分比可在约38％到48％的范围内。应了解，分别包括其它值的第一原子百分比到第五原子百分比在本发明的范围内。在各种实施例中，数据存储结构108的厚度在约10埃到60埃的范围内。应了解，具有其它值的数据存储结构108的厚度在本发明的范围内。在另外的实施例中，如果数据存储结构108的厚度相对较小(例如，小于约10埃)，那么可能在底部电极106与顶盖层110之间发生高电流泄漏。在又另外的实施例中，如果数据存储结构108的厚度相对较大(例如，大于约60埃)，那么存储器单元104的形成电压可能增加。在各种实施例中，数据存储结构108可例如由以下组成或基本上由以下组成：介电材料、第一掺杂物以及第二掺杂物的化合物(例如，AlTaON)；介电材料、第一掺杂物以及第三掺杂物的化合物(例如，AlHfON)；介电材料、第一掺杂物、第二掺杂物以及第三掺杂物的化合物(例如，AlTaHfON)；或另一合适的材料。
在一些实施例中，底部电极通孔218及/或顶部电极通孔220可例如分别为或包括铜、铝、钨、另一合适的导电材料或前述各者的任何组合。在一些实施例中，顶盖层110可例如为或包括钽、钛、氮化钽、氮化钛、前述各者的任何组合或类似物。在另外的实施例中，底部电极106及/或顶部电极112可例如分别为或包括氮化钛、氮化钽、钽、钛、铂、镍、铪、锆、钌、铱、另一导电材料或前述各者的任何组合。因此，在一些实施例中，顶盖层110可包括第一掺杂物(例如，氮)及/或第二掺杂物(例如，钽)。在另外的实施例中，顶部电极112和底部电极106可分别包括第一掺杂物(例如，氮)、第二掺杂物(例如，钽)及/或第三掺杂物(例如，铪)。
图3到图5说明图1及/或图2的存储器单元104在存储器单元104的操作期间的不同状态的一些实施例的横截面图。在一些实施例中，图3说明第一状态300，其中存储器单元104处于低电阻状态(例如，存储逻辑“1”)。在另外的实施例中，图4说明第二状态400，其中存储器单元104处于高电阻状态(例如，存储逻辑“0”)。在又另外的实施例中，图5说明第三状态500，其中存储器单元104处于低电阻状态(例如，存储逻辑“1”)。
尽管图3到图5将存储器单元描述为具有由氧空位形成的导电路径，但应了解，所揭示的数据存储结构不限于具有此类路径的存储器单元。举例来说，在一些实施例中，数据存储结构可用于具有由导电离子和氧空位形成或由导电离子而非氧空位形成的导电路径的存储器器件。
图3说明存储器单元104的第一状态300的一个实施例，其中对存储器单元104进行形成操作。存储器单元104包含数据存储结构108、底部电极106、顶部电极112以及顶盖层110(例如，如图1及/或图2中所说明和描述)。在一些实施例中，顶盖层110可包含上覆金属氧化物层110b(例如，包括金属材料的氧化物)的金属层110a(例如，包括金属材料，如钽、氮化钽、钛、氮化钛或类似物)。在一些实施例中，在形成操作期间，跨底部电极106和顶部电极112施加形成电压。在此类实施例中，形成电压配置成敲空数据存储结构108的晶格的氧原子，且金属氧化物层110b配置成接收氧原子，由此在数据存储结构108中形成氧空位226。氧空位226往往在数据存储结构108的区域114内对准以形成延伸穿过数据存储结构108的导电路径228(例如，初始导电路径)。在一些实施例中，氧空位226从数据存储结构108的外围区域126p偏移，其中外围区域126p横向包围区域114。因此，在形成操作之后，存储器单元104处于低电阻状态(例如，存储逻辑“1”)。在一些实施例中，借助于包括第一掺杂物(例如，氮)的数据存储结构108，可减小及/或消除形成电压。举例来说，在一些实施例中，形成电压可约等于存储器单元104的设定电压(例如，参见图5)，以便消除形成工艺且对存储器单元104进行设定操作以达到第一状态300。这又有助于缩小存储器单元104的特征尺寸，同时减轻对存储器单元104的损坏。
图4说明存储器单元104的第二状态400的一个实施例，其中对存储器单元104进行重置操作。在一些实施例中，在重置操作期间，跨底部电极106和顶部电极112施加重置电压。在此类实施例中，重置电压配置成将氧原子从金属氧化物层110b敲到数据存储结构108的中间区域404，由此解除导电路径(图3的导电路径228)的至少一部分，以使得存储器单元104处于高电阻状态(例如，存储逻辑“0”)。在另外的实施例中，数据存储结构108包括下部区域402、上部区域406，以及竖直设置于下部区域402与上部区域406之间的中间区域404。在各种实施例中，在进行重置操作之后，氧空位226可保留在下部区域402和上部区域406中，且至少大部分氧空位226可从中间区域404中移除。借助于包括第一掺杂物(例如，氮)、第二掺杂物(例如，钽)及/或第三掺杂物(例如，铪)的数据存储结构108，可减小中间区域404的高度h1，由此减小设定电压及/或重置电压及提高存储器单元104的切换效率。在另外的实施例中，第三掺杂物(例如，铪)配置成减少处于高电阻状态时的数据存储结构108中的电流泄漏路径，由此提高存储器单元104的离散数据状态和耐久性。举例来说，第三掺杂物可提高数据存储结构108内的氧空位的能级，以使得氧原子在重置操作期间可更容易在数据存储结构108中重组，由此减小处于高电阻状态时的存储器单元104中的电流泄漏路径。
图5说明存储器单元104的第三状态500的一个实施例，其中对存储器单元104进行设定操作。在一些实施例中，在设定操作期间，跨底部电极106和顶部电极112施加设定电压。在另外的实施例中，设定电压配置成将氧原子从数据存储结构108的中间区域404敲到金属氧化物层110b，由此在数据存储结构的区域114中形成导电路径228。因此，存储器单元104处于低电阻状态(例如，存储逻辑“1”)。借助于包括第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构108，可改进存储器单元104的数据保持和切换效率。
在一些实施例中，借助于包括第一掺杂物(例如，氮)和第二掺杂物(例如，钽)的数据存储结构108，显著降低用以完成图3的形成操作的能量，以使得形成电压实质上等于设定电压。在此类实施例中，可省略形成操作，且可进行设定操作来代替形成操作。在又另外的实施例中，形成电压可在大于设定电压的约0％到25％的范围内。在一些实施例中，如果设定电压为约2伏(V)，那么形成电压小于约2.5V。在一些实施例中，第一掺杂物(例如，氮)可例如减少在数据存储结构108内形成氧空位226所需的能量，由此提高在区域114内形成局部氧空位的能力。在另外的实施例中，借助于包括第二掺杂物(例如，钽)的数据存储结构108，可改进存储器单元104的数据保持。在此类实施例中，第二掺杂物与数据存储结构108内的氧原子具有强键合，以使得所述强键合可不会被在存储器单元104的形成及/或操作期间施加到存储器单元104的高热量(例如，大于约250℃)破坏。在一些实施例中，第二掺杂物与氧原子之间的强键合可大于约600千焦耳/摩尔(kilojoules per mole,kJ/mol)。举例来说，如果第二掺杂物为钽，那么钽与氧之间的强键合可在约800kJ/mol到845kJ/mol的范围内。在另外的实施例中，第二掺杂物(例如，钽)与氧之间的强键合大于第一掺杂物(例如，氮)与氧之间的键合，且第一掺杂物与氧之间的键合大于铝与氧之间的键合。在一些实施例中，第二掺杂物与氧之间的强键合大于第三掺杂物(例如，铪)与氧之间的键合。举例来说，第三掺杂物与氧之间的键合可在约550kJ/mol到700kJ/mol的范围内。因此，因为数据存储结构108多掺杂有第一掺杂物、第二掺杂物以及第三掺杂物，所以可改进(例如，减小或消除)存储器单元104的形成电压，同时维持存储器单元104的良好数据保持且提高存储器单元104的切换性能。
图6说明对应于图2的存储器器件200的一些替代实施例的存储器器件600的一些实施例的横截面图，其中数据存储结构108包括上覆多掺杂数据存储层602的数据存储层604。此外，导电路径(例如，图2的导电路径228)可在区域114内选择性地产生或解除，其中所述区域114跨多掺杂数据存储层602和数据存储层604连续延伸。在一些实施例中，数据存储层604可例如为或包括未掺杂氧化铪、未掺杂氧化钽、另一介电材料或前述各者的任何组合。在又另外的实施例中，多掺杂数据存储层602包括多掺杂有多个掺杂物多的介电材料(例如，氧化铝(AlOx))。举例来说，多个掺杂物可包含第一掺杂物(例如，氮)、第二掺杂物(例如，钽)以及第三掺杂物(例如，铪)。在各种实施例中，多掺杂数据存储层602可例如为或包括以下：介电材料、第一掺杂物以及第二掺杂物的化合物(例如，AlTaON)；介电材料、第一掺杂物以及第三掺杂物的化合物(例如，AlHfON)；介电材料、第一掺杂物、第二掺杂物以及第三掺杂物的化合物(例如，AlTaHfON)；或另一合适的材料。因此，在一些实施例中，多掺杂数据存储层602可包括如关于图1及/或图2的数据存储结构108所述的相同化学组成及/或多掺杂材料。在又另外的实施例中，数据存储层604可例如为或包括未掺杂氧化铪、未掺杂氧化钽、另一介电材料或前述各者的任何组合。在一些实施例中，数据存储层604可不含第一掺杂物(例如，氮)。
图7说明对应于图2的存储器器件200的一些替代实施例的存储器器件700的一些实施例的横截面图，其中数据存储结构108包括第一数据存储层702、第二数据存储层704以及第三数据存储层706。在一些实施例中，第一数据存储层702包括掺杂有第一掺杂物(例如，氮)的第一介电材料(例如，氧化铝)，第二数据存储层704包括掺杂有第一掺杂物的第二介电材料(例如，氧化铪)，及/或第三数据存储层706包括掺杂有第一掺杂物的第三介电材料(例如，氧化钽)。在另外的实施例中，第一介电材料、第二介电材料以及第三介电材料各自包括与彼此不同的高κ介电材料(例如，氧化铝、氧化铪、氧化钽等)。
图8说明具有设置于上覆于衬底202的内连线结构812内存储器单元104的集成芯片800的一些实施例的横截面图。在一些实施例中，图8的存储器单元104配置为图1、图2、图6或图7的存储器单元104。应了解，在一些实施例中，集成芯片800可包括设置于存储器阵列中的多个存储器单元104。
集成芯片800包含设置于衬底202上的半导体器件806。在一些实施例中，半导体器件806可为金属氧化物半导体场效晶体管(MOSFET)、双极结型晶体管(BTJ)、高电子迁移率晶体管(high-electric-mobility transistor,HEMT)或任何其它前段工艺半导体器件。在其它实施例中，半导体器件806可包括栅极介电层808、上覆栅极介电层808的栅极电极810以及源极/漏极区对804a-b。隔离结构802设置于衬底202内且配置成将半导体器件806与设置于衬底202内及/或衬底202上的其它器件(图中未绘示)电隔离。
内连线结构812设置于衬底202和半导体器件806上方。在一些实施例中，内连线结构812包括内连线介电结构816、多个导电接点814、多个导电线818(例如，金属线)以及多个导通孔820(例如，金属通孔)。多个导电接点814、多个导电线818以及多个导通孔820以预定义方式电耦合且配置成在设置于整个集成芯片800中的各种器件之间提供电连接。在另外的实施例中，多个导电接点814、多个导电线818及/或多个导电电线810可例如分别为或包括氮化钛、氮化钽、钨、钌、铝、铜、另一导电材料或前述各者的任何组合。在又另外的实施例中，内连线介电结构816可包括一或多个ILD层，其可分别包括低κ介电材料、氧化物(例如，二氧化硅)、另一介电材料或前述各者的任何组合。在另外的实施例中，存储器单元104设置于内连线结构812的上部区域中，以使得存储器单元104在多个导电接点814正上方及/或在导电线818和导通孔820的一或多层正上方。存储器单元104包括底部电极106、多掺杂有多个掺杂物的数据存储结构108、顶盖层110以及顶部电极112。
多个导电线818中的第一个表示为818wl且可被称为字线。在一些实施例中，字线818wl可经由内连线结构812电耦合到半导体器件806的栅极电极810。多个导电线818中的第二个表示为818sl且可被称为源极线。在另外的实施例中，源极线818sl可经由内连线结构812电耦合到半导体器件806的第一源极/漏极区804a。多个导电线818中的第三个表示为818bl且可被称为位线。在又另外的实施例中，位线818bl可电耦合到存储器单元104的顶部电极112，且底部电极106可经由内连线结构812电耦合到半导体器件806的第二源极/漏极区804b。
在一些实施例中，存储器单元104经由内连线结构812电耦合到半导体器件806第二源极/漏极区804b。因此，在一些实施例中，将合适的字线电压施加到字线818wl可电耦合位线818bl与源极线818sl之间的存储器单元104。因此，通过提供合适的偏压条件，存储器单元104可在两种数据状态之间切换。
图9说明具有上覆衬底202的器件栅极堆叠902的集成芯片900的一些实施例的横截面图。在一些实施例中，器件栅极堆叠902包括存储器单元104，以使得图9的存储器单元104可被称为前段工艺电阻式存储器单元。
器件栅极堆叠902设置于衬底202上且在一对源极/漏极区804a至804b之间横向隔开。在一些实施例中，器件栅极堆叠902包含栅极介电层808、栅极电极810、数据存储结构108以及顶部电极112。因此，在各种实施例中，器件栅极堆叠902可包含直接上覆栅极电极810的存储器单元104。在一些实施例中，栅极电极810可被称为底部电极。在一些实施例中，存储器单元104包括顶部电极112和数据存储结构108，其中数据存储结构108包括多掺杂数据存储层602和数据存储层604。在又另外的实施例中，图9的存储器单元104配置成图1、图2、图6或图7的存储器单元104。在又另外的实施例中，顶盖层(图1的顶盖层110)设置于顶部电极112与数据存储结构108(图中未绘示)之间。在一些实施例中，字线818wl可经由内连线结构812电耦合到数据存储结构108。因此，通过为字线818wl、位线818bl及/或源极线818sl提供合适的偏压条件，数据存储结构108可在两种数据状态之间切换。
在一些实施例中，栅极介电层808可例如为或包括高κ介电材料、氧化物(例如，二氧化硅)、另一介电材料或前述各者的任何组合，及/或可具有约1,000埃到1,100埃范围内的厚度或另一合适的厚度值。在另外的实施例中，栅极电极810可例如为或包括钌、铝、氮化钛、氮化钽、另一导电材料或前述各者的任何组合，及/或可具有约150埃到250埃范围内的厚度或另一合适的厚度值。在又另外的实施例中，多掺杂数据存储层602可例如为或包括多掺杂有第一掺杂物(例如，氮)、第二掺杂物(例如，钽)以及第三掺杂物(例如，铪)的介电材料(例如，氧化铝)，及/或可具有约13埃的厚度、在约10埃到15埃范围内的厚度或另一合适的厚度值。在各种实施例中，数据存储层604可例如为或包括氧化铪、氧化钽、铪以及氧化钽、另一高κ介电材料或前述各者的任何组合，及/或可具有约30埃的厚度、约20埃到40范围内的厚度或另一合适的厚度值。在一些实施例中，多掺杂数据存储层602可包括Al0.10Ta0.17Hf0.20O0.46N0.06，以使得铝的原子百分比为约10％，氧的原子百分比为约46％，第一掺杂物(例如，氮)的原子百分比为约6％，第二掺杂物(例如，钽)的原子百分比为约17％，且第三掺杂物(例如，铪)的原子百分比为约20％。应了解，包括其它原子百分比的前述元素及/或掺杂物的多掺杂数据存储层602也在本发明的范围内。
隔离结构802可配置为浅沟槽隔离(shallow trench isolation,STI)结构或另一合适的隔离结构。在另外的实施例中，隔离结构802可例如为或包括二氧化硅、氮化硅、碳化硅、另一介电材料或前述各者的任何组合。在一些实施例中，衬底202包括第一掺杂类型(例如，p型)，且一对源极/漏极区804a至804b包括与第一掺杂类型相对的第二掺杂类型(例如，n型)。
图10到图14说明根据本发明的用于形成存储器单元的方法的一些实施例的横截面图1000到横截面图1400，所述存储器单元具有多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构。虽然参考方法描述图10到图14中所绘示的横截面图1000到横截面图1400，但应了解，图10到图14中所绘示的结构不限于所述方法而是可独立于所述方法。虽然将图10到图14描述为一系列动作，但应了解，这些动作不具有限制性，是因为所述动作的次序可在其它实施例中更改，且所揭示的方法还适用于其它结构。在其它实施例中，可完全或部分地省略所说明及/或所描述的一些动作。
如图10的横截面图1000所绘示，下部层间介电(ILD)层1002形成于衬底202上方，且下部内连电线214形成于下部ILD层1002内。在一些实施例中，下部ILD层1002可例如通过化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapordeposition,PVD)、原子层沉积(atomic layer deposition,ALD)或另一合适的沉积或生长工艺沉积。在另外的实施例中，下部内连电线214可通过单镶嵌工艺、双镶嵌工艺或另一合适的形成工艺形成。在一些实施例中，衬底202可例如为或包括半导体主体，如单晶硅/CMOS块体、硅锗(SiGe)、绝缘体上硅(SOI)或另一合适的半导体衬底材料，及/或衬底202可包括第一掺杂类型(例如，p型)。在各种实施例中，下部内连电线214可例如为或包括铝、铜、钌、氮化钛、氮化钽、另一导电材料或前述各者的任何组合。在一些实施例中，下部ILD层1002可例如为或包括低κ介电材料、氧化物(例如，二氧化硅)、另一合适的介电材料或前述各者的任何组合。
如图11的横截面图1100所绘示，底部电极106形成于下部内连电线214上方且数据存储结构108形成于底部电极106上方。在一些实施例中，底部电极106及/或数据存储结构108可分别通过例如CVD、PVD、ALD、溅射、共溅射、无电极电镀、电镀或另一合适的生长或沉积工艺形成。
在一些实施例中，数据存储结构108以一种方式形成，使得数据存储结构108包括多掺杂有第一掺杂物(例如，氮)、第二掺杂物(例如，钽)及/或第三掺杂物(例如，铪)的介电材料(例如，氧化铝(例如，Al2O3))。在一些实施例中，介电材料可例如为或包括高κ介电材料、氧化铝(例如，Al2O3)、氧化钽、氧化铪、另一合适的介电材料或前述各者的任何组合。在一些实施例中，第一掺杂物可例如为或包括氮、硅、氟或类似物。在另外的实施例中，第二掺杂物可例如为或包括钽、铈或类似物。在又另外的实施例中，第三掺杂物可例如为或包括铪、锆或类似物。此外，可例如形成数据存储结构108以使得所述数据存储结构108包括第一原子百分比的第一掺杂物、第二原子百分比的第二掺杂物、第三原子百分比的第三掺杂物、第四原子百分比的铝以及第五原子百分比的氧。在又另外的实施例中，第一原子百分比可在约5％到10％的范围内，第二原子百分比可在约12％到18％的范围内，第三原子百分比可在约15％到22％的范围内，第四原子百分比可在约7％到15％的范围内，及/或第五原子百分比可在约38％到48％的范围内。
此外，一种用于形成数据存储结构108的工艺可包含：通过沉积工艺(例如，CVD、PVD、ALD、溅射、共溅射等)沉积化合物(例如，所述化合物包括介电材料(例如，氧化铝)、第二掺杂物(例如，钽)以及第三掺杂物(例如，铪))，同时将化合物暴露于第一掺杂物(例如，氮)以使得数据存储结构108包括多掺杂介电材料(例如，多掺杂有第一掺杂物、第二掺杂物以及第三掺杂物的氧化铝)。在又另外的实施例中，数据存储结构108可在处理腔室中形成，其中在数据存储结构108的形成期间将处理腔室加热到约250℃到300℃的温度。在又另外的实施例中，数据存储结构108按约10埃到60埃的范围内的厚度形成。在各种实施例中，可例如形成数据存储结构108以使得其包括介电材料、第一掺杂物以及第二掺杂物的化合物(例如，AlTaON)；介电材料、第一掺杂物以及第三掺杂物的化合物(例如，AlHfON)；介电材料、第一掺杂物、第二掺杂物以及第三掺杂物的化合物(例如，AlTaHfON)；或另一合适的材料。
另外，另一用于形成数据存储结构108的工艺可包含进行共溅射工艺以在等离子环境中沉积包括氧化铝、第二掺杂物以及第三掺杂物的化合物(例如，共溅射氧化铝、氧化钽以及二氧化铪)，其中所述等离子包括例如氮气(例如，N2)。在另外的实施例中，一种用于形成数据存储结构108的工艺可包含进行CVD工艺或ALD工艺以在等离子环境中沉积化合物(例如，所述化合物包括氧化铝、氧化钽以及二氧化铪)，其中所述等离子包括N2或NH3。在又另外的实施例中，一种用于形成数据存储结构108的工艺可包含进行CVD工艺或ALD工艺以使用第一前驱体、第二前驱体及/或第三前驱体在腔室中形成材料(例如，氧化铝)，其中第一前驱体确保所述材料掺杂第一掺杂物，第二前驱体确保所述材料掺杂第二掺杂物，且第三前驱体确保所述材料掺杂第三掺杂物。在一些实施例中，第一前驱体可例如为或包括(NH4)OH或另一合适的前驱体。在另外的实施例中，第二前驱体可例如为或包括TaCl5、Ta(OC2H5)5或另一合适的前驱体。在又另外的实施例中，第三前驱体可例如为或包括HfCl4或另一合适的前驱体。
如图12的横截面图1200所说明，顶盖层110形成于数据存储结构108上方且顶部电极112形成于顶盖层110上方，由此在下部内连电线214上方形成存储器单元层堆叠1202。在一些实施例中，存储器单元层堆叠1202包括底部电极106、数据存储结构108、顶盖层110以及顶部电极112。在另外的实施例中，顶盖层110及/或顶部电极112可分别通过例如CVD、PVD、ALD、溅射、无电极电镀、电镀或另一合适的沉积或生长工艺形成。随后，掩模层1204形成于存储器单元层堆叠1202上方。在一些实施例中，掩模层1204覆盖存储器单元层堆叠1202的中间区域且使存储器单元层堆叠1202的外围区域暴露。
如图13的横截面图1300所说明，根据掩模层(图12的1204)在存储器单元层堆叠(图12的1202)上进行图案化工艺，因此形成存储器单元104。在一些实施例中，图案化工艺可包含：将存储器单元层堆叠(图12的1202)未掩模区域暴露到一或多个刻蚀剂；且进行去除工艺(图中未绘示)以去除掩模层(图12的1204)。
如图14的横截面图1400所说明，上部ILD层1402形成于存储器单元104上方及周围，上部内连通孔222形成于存储器单元104上方，且上部内连电线224形成于上部内连通孔222上方。在一些实施例中，上部ILD层1402可(例如)通过PVD、CVD、ALD或另一合适的沉积或生长工艺形成。在另外的实施例中，上部内连通孔222及/或上部内连电线224可例如分别通过单镶嵌工艺、双镶嵌工艺或另一合适的形成工艺形成。在一些实施例中，上部ILD层1402可例如为或包括低κ介电材料、氧化物(例如，二氧化硅)、另一合适的介电材料或前述各者的任何组合。在各种实施例中，上部内连通孔222和上部内连电线224可例如分别为或包括铝、铜、钌、氮化钛、氮化钽、另一导电材料或前述各者的任何组合。
图15说明根据本发明的用于形成存储器单元的方法1500，所述存储器单元具有多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构。虽然将方法1500说明及/或描述为一系列动作或事件，但应了解，所述方法不限于所说明的次序或动作。因此，在一些实施例中，动作可以与所说明的不同次序进行，及/或可同时进行。此外，在一些实施例中，所说明的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所说明的动作或事件，且可包含其它未说明的动作或事件。
在动作1502处，在衬底上方形成下部导电电线。图10说明对应于动作1502的一些实施例的横截面图1000。
在动作1504处，在下部导电电线上方形成底部电极。图11说明对应于动作1504的一些实施例的横截面图1100。
在动作1506处，在底部电极上方形成数据存储结构，其中所述数据存储结构包括多掺杂介电材料，所述多掺杂介电材料包括第一掺杂物、第二掺杂物及/或第三掺杂物。图11说明对应于动作1506的一些实施例的横截面图1100。
在动作1508处，在数据存储结构上方形成顶盖层且在所述顶盖层上方形成顶部电极。图12说明对应于动作1508的一些实施例的横截面图1200。
在动作1510处，图案化顶部电极、顶盖层、数据存储结构以及底部电极，由此形成存储器单元。图13说明对应于动作1510的一些实施例的横截面图1300。
在动作1512处，在存储器单元上方形成上部导通孔和上部导电电线。图14说明对应于动作1512的一些实施例的横截面图1400。
图16说明根据本发明的用于形成集成芯片的方法1600，所述集成芯片包括具有多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的数据存储结构的前段工艺电阻式存储器单元。虽然将方法1600说明及/或描述为一系列动作或事件，但应了解，所述方法不限于所说明的次序或动作。因此，在一些实施例中，所述动作可以与所说明的不同次序进行，及/或可同时进行。此外，在一些实施例中，所说明的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所说明的动作或事件，且可包含其它未说明的动作或事件。
在动作1602处，在衬底中形成隔离结构。
在一些实施例中，所述隔离结构可实质上与图9的隔离结构802类似。在另外的实施例中，一种用于形成隔离结构的工艺可包含：图案化图9的衬底202以界定衬底202中的隔离结构开口；在所述隔离结构开口中(例如，通过PVD、CVD、ALD等)沉积介电材料(例如，二氧化硅、氮化硅、碳化硅或类似物)；以及对所述介电材料执行平面化工艺(例如，化学机械平面化(chemical mechanical planarization,CMP)工艺)，由此界定隔离结构。
在动作1604处，在衬底上方形成栅极介电层且在所述栅极介电层上方形成栅极电极。
在一些实施例中，所述栅极介电层可实质上与图9的栅极介电层808类似，且所述栅极电极可实质上与图9的栅极电极810类似。在另外的实施例中，栅极介电层和栅极电极可分别通过CVD、PVD、ALD、电镀、无电极电镀或另一合适的沉积或生长工艺沉积。
在动作1606处，在栅极电极上方形成数据存储结构，其中所述数据存储结构包括多掺杂介电材料，所述多掺杂介电材料包括第一掺杂物、第二掺杂物及/或第三掺杂物。
在一些实施例中，所述数据存储结构可实质上与图9的数据存储结构108类似，其中所述数据存储结构包括多掺杂数据存储层602和数据存储层604。在另外的实施例中，一种用于形成数据存储结构的工艺可包含在栅极电极上方沉积多掺杂数据存储层，及在所述多掺杂数据存储层上方沉积数据存储层。在一些实施例中，多掺杂数据存储层可通过实质上与上文所描述的关于图11的数据存储结构108的形成的工艺类似的工艺，而在栅极电极上方形成。在另外的实施例中，数据存储层可通过例如CVD、PVD、ALD、共溅射或另一合适的沉积或生长工艺而在多掺杂数据存储层上方形成。
在动作1608处，在数据存储结构上方形成顶盖层，且在所述顶盖层上方形成顶部电极。在一些实施例中，顶盖层和顶部电极可通过实质上与上文所描述的关于图12的顶盖层110和顶部电极112的形成的工艺类似的工艺，而在数据存储结构上方形成。
在动作1610处，图案化顶部电极、顶盖层、数据存储结构、栅极电极以及栅极介电层，由此在衬底上方形成器件栅极堆叠。
在一些实施例中，所述器件栅极堆叠可实质上与图9的器件栅极堆叠902类似。在另外的实施例中，可通过实质上与上文所描述的关于图13的图案化工艺的工艺类似的工艺，来对器件栅极堆叠图案化。
在动作1612处，在衬底中且在栅极介电层的相对侧上形成一对源极/漏极区。
在一些实施例中，一对源极/漏极区可实质上与图9的一对源极/漏极区804a至804b类似。在另外的实施例中，一种用于形成一对源极/漏极区的工艺可包含选择性地使衬底掺杂有第二掺杂类型(例如，n型)。
在动作1614处，在衬底上方形成内连线结构。
在一些实施例中，所述内连线结构可实质上与图9的内连线结构812类似。在此类实施例中，内连线介电结构816可通过一或多种沉积工艺(例如，CVD、PVD、ALD等)形成，且导电接点814、导电线818以及/或导通孔820可分别通过单镶嵌工艺、双镶嵌工艺或另一合适的形成工艺形成。
因此，在一些实施例中，本发明涉及一种存储器单元，其包括顶部电极、底部电极以及设置于顶部电极与底部电极之间的数据存储结构，其中所述数据存储结构包括多掺杂有第一掺杂物、第二掺杂物及/或第三掺杂物的介电材料。
在一些实施例中，本申请提供一种存储器器件，其包含：衬底；上覆所述衬底的底部电极；上覆所述底部电极的顶部电极；以及设置于顶部电极与底部电极之间的数据存储结构，其中所述数据存储结构包括掺杂有第一掺杂物和第二掺杂物的介电材料，其中第一掺杂物与第二掺杂物不同。
在一些实施例中，所述介电材料更包括与所述第一掺杂物及所述第二掺杂物不同的第三掺杂物。在一些实施例中，所述介电材料包括氧化铝，所述第一掺杂物包括氮，所述第二掺杂物包括钽，并且所述第三掺杂物包括铪。在一些实施例中，所述介电材料包括第一原子百分比的所述第一掺杂物、第二原子百分比的所述第二掺杂物以及第三原子百分比的所述第三掺杂物，其中所述第一原子百分比小于所述第二原子百分比，并且所述第二原子百分比小于所述第三原子百分比。在一些实施例中，所述第一原子百分比在约5％到10％的范围内，所述第二原子百分比在约12％到18％的范围内，并且所述第三原子百分比在约15％到22％的范围内。在一些实施例中，所述数据存储结构包括数据存储层及多掺杂数据存储层，其中所述多掺杂数据存储层包括掺杂有所述第一掺杂物及所述第二掺杂物的所述介电材料，并且其中所述数据存储层包括未掺杂的金属氧化物。在一些实施例中，所述数据存储层不含所述第一掺杂物。在一些实施例中，所述存储器器件更包括：栅极介电层，其上覆所述衬底；以及一对源极/漏极区，其设置于所述衬底中及所述栅极介电层的相对侧上；其中所述底部电极设置于所述栅极介电层与所述数据存储结构之间，其中所述栅极介电层的相对侧壁与所述数据存储结构的相对侧壁对准。在一些实施例中，所述顶部电极包括所述第一掺杂物及/或所述第二掺杂物。
在一些实施例中，本申请提供一种集成芯片，其包含衬底及上覆所述衬底的电阻式随机存取存储器(RRAM)单元，其中所述RRAM单元包含顶部电极、底部电极以及设置于顶部电极与底部电极之间的数据存储结构，其中所述数据存储结构包括第一高κ介电材料和多个掺杂物，其中多个掺杂物包括彼此分别不同的第一掺杂物、第二掺杂物以及第三掺杂物。
在一些实施例中，所述数据存储结构包括第一数据存储层、第二数据存储层以及第三数据存储层，其中所述第一数据存储层包括掺杂有所述第一掺杂物的所述第一高κ介电材料，所述第二数据存储层包括掺杂有所述第一掺杂物的第二高κ介电材料，并且所述第三数据存储层包括掺杂有所述第一掺杂物的第三高κ介电材料。在一些实施例中，所述第二高κ介电材料包括所述第二掺杂物，并且所述第三高κ介电材料包括所述第三掺杂物。在一些实施例中，所述数据存储结构包括数据存储层以及多掺杂数据存储层，其中所述多掺杂数据存储层包括掺杂有所述多个掺杂物的所述第一高κ介电材料，并且其中所述数据存储层包括第二高κ介电材料。在一些实施例中，所述多掺杂数据存储层的厚度小于所述数据存储层的厚度。在一些实施例中，所述集成芯片更包括：顶盖层，其设置于所述顶部电极与所述数据存储结构之间，其中所述顶盖层包括所述第一掺杂物及/或所述第二掺杂物。在一些实施例中，所述顶部电极的相对侧壁、所述数据存储结构的相对侧壁以及所述底部电极的相对侧壁分别对准。
在一些实施例中，本申请提供一种用于形成存储器器件的方法，所述方法包含：在衬底上方沉积底部电极；在底部电极上方沉积数据存储结构，以使得所述数据存储结构包括掺杂有第一掺杂物、第二掺杂物以及第三掺杂物的介电材料；在数据存储结构上方沉积顶部电极；以及对底部电极、数据存储结构以及顶部电极进行图案化工艺，由此在衬底上方形成存储器单元。
在一些实施例中，所述数据存储结构包括所述第一掺杂物的第一原子百分比、所述第二掺杂物的第二原子百分比以及所述第三掺杂物的第三原子百分比，其中所述第一原子百分比小于所述第二原子百分比，并且所述第二原子百分比小于所述第三原子百分比。在一些实施例中，所述用于形成存储器器件的方法更包括：在所述衬底上方形成栅极介电层，其中所述栅极介电层设置于所述底部电极与所述衬底之间，其中所述栅极介电层的相对侧壁与所述数据存储结构的相对侧壁对准；以及在所述衬底中及在所述栅极介电层的相对侧上形成一对源极/漏极区。在一些实施例中，所述介电材料包括氧化铝，所述第一掺杂物包括氮，所述第二掺杂物包括钽，并且所述第三掺杂物包括铪。
前文概述若干实施例的特征使得本领域的技术人员可更好地理解本发明的各方面。本领域的技术人员应了解，其可很容易地将本发明用作设计或修改用于实现本文引入的实施例的相同目的及/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种存储器器件，包括：
衬底；
底部电极，其上覆所述衬底；
顶部电极，其上覆所述底部电极；以及
数据存储结构，其设置于所述顶部电极与所述底部电极之间，其中所述数据存储结构包括掺杂有第一掺杂物及第二掺杂物的介电材料，其中所述第一掺杂物与所述第二掺杂物不同。
2.根据权利要求1所述的存储器器件，其中所述介电材料更包括与所述第一掺杂物及所述第二掺杂物不同的第三掺杂物。
3.根据权利要求2所述的存储器器件，其中所述介电材料包括第一原子百分比的所述第一掺杂物、第二原子百分比的所述第二掺杂物以及第三原子百分比的所述第三掺杂物，其中所述第一原子百分比小于所述第二原子百分比，并且所述第二原子百分比小于所述第三原子百分比。
4.根据权利要求1所述的存储器器件，其中所述数据存储结构包括数据存储层及多掺杂数据存储层，其中所述多掺杂数据存储层包括掺杂有所述第一掺杂物及所述第二掺杂物的所述介电材料，并且其中所述数据存储层包括未掺杂的金属氧化物。
5.一种集成芯片，包括：
衬底；以及
电阻式随机存取存储器(RRAM)单元，其上覆所述衬底，其中所述RRAM单元包括顶部电极、底部电极以及设置于所述顶部电极与所述底部电极之间的数据存储结构，其中所述数据存储结构包括第一高κ介电材料及多个掺杂物，其中所述多个掺杂物包括彼此分别不同的第一掺杂物、第二掺杂物以及第三掺杂物。
6.根据权利要求5所述的集成芯片，其中所述数据存储结构包括第一数据存储层、第二数据存储层以及第三数据存储层，其中所述第一数据存储层包括掺杂有所述第一掺杂物的所述第一高κ介电材料，所述第二数据存储层包括掺杂有所述第一掺杂物的第二高κ介电材料，并且所述第三数据存储层包括掺杂有所述第一掺杂物的第三高κ介电材料。
7.根据权利要求6所述的集成芯片，其中所述第二高κ介电材料包括所述第二掺杂物，并且所述第三高κ介电材料包括所述第三掺杂物。
8.根据权利要求5所述的集成芯片，其中所述数据存储结构包括数据存储层以及多掺杂数据存储层，其中所述多掺杂数据存储层包括掺杂有所述多个掺杂物的所述第一高κ介电材料，并且其中所述数据存储层包括第二高κ介电材料。
9.一种用于形成存储器器件的方法，所述方法包括：
在衬底上方沉积底部电极；
在所述底部电极上方沉积数据存储结构，以使得所述数据存储结构包括掺杂有第一掺杂物、第二掺杂物以及第三掺杂物的介电材料；
在所述数据存储结构上方沉积顶部电极；以及
对所述底部电极、所述数据存储结构以及所述顶部电极进行图案化工艺，由此在所述衬底上方形成存储器单元。
10.根据权利要求9所述的用于形成存储器器件的方法，其中所述数据存储结构包括所述第一掺杂物的第一原子百分比、所述第二掺杂物的第二原子百分比以及所述第三掺杂物的第三原子百分比，其中所述第一原子百分比小于所述第二原子百分比，并且所述第二原子百分比小于所述第三原子百分比。
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Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2368268B1 (en) * 2008-12-23 2014-07-09 Hewlett-Packard Development Company, L.P. Memristive device and methods of making and using the same
JP2011066285A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性記憶素子および不揮発性記憶装置
KR101055748B1 (ko) * 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
US8724369B2 (en) * 2010-06-18 2014-05-13 Sandisk 3D Llc Composition of memory cell with resistance-switching layers
US8907313B2 (en) 2012-12-18 2014-12-09 Intermolecular, Inc. Controlling ReRam forming voltage with doping
KR102074942B1 (ko) * 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
US20150255267A1 (en) * 2014-03-09 2015-09-10 Tokyo Electron Limited Atomic Layer Deposition of Aluminum-doped High-k Films
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9246085B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. Shaping ReRAM conductive filaments by controlling grain-boundary density
CN107155371B (zh) 2014-12-18 2021-06-25 英特尔公司 包括局部丝状沟道的电阻性存储器单元、包括其的器件、以及制造其的方法
US10573809B2 (en) * 2016-03-31 2020-02-25 Intel Corporation Resistive random access memory with deuterium
DE102016005537A1 (de) 2016-05-04 2017-11-09 Forschungszentrum Jülich GmbH Fachbereich Patente Verfahren zur Herstellung von Schichten von ReRAM-Speichern und Verwendung eines Implanters
TWI699914B (zh) 2016-09-08 2020-07-21 聯華電子股份有限公司 半導體元件及其製作方法
CN107887507A (zh) * 2016-09-29 2018-04-06 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法
JP2018157068A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
US10516106B2 (en) 2017-06-26 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Electrode structure to improve RRAM performance
US10490739B2 (en) 2018-01-10 2019-11-26 Winbond Electronics Corp. One-time-programmable resistive random access memory and method for forming the same
KR102427895B1 (ko) * 2018-02-08 2022-08-02 에스케이하이닉스 주식회사 저항 메모리 소자의 읽기 방법
US10505112B1 (en) * 2018-06-26 2019-12-10 International Business Machines Corporation CMOS compatible non-filamentary resistive memory stack
CN110752289A (zh) * 2018-07-23 2020-02-04 天津理工大学 一种基于MnZn共掺杂BiFeO3薄膜的阻变存储器及其制备方法
US20200044152A1 (en) * 2018-07-31 2020-02-06 Applied Materials, Inc. Physical vapor deposition of doped transition metal oxide and post-deposition treatment thereof for non-volatile memory applications
US11527717B2 (en) * 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
US11430951B2 (en) * 2020-04-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell with switching layer comprising one or more dopants

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