TWI763243B - 記憶體元件、用於形成其的方法及積體晶片 - Google Patents

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Abstract

本發明的各種實施例是關於一種記憶體元件，其包含上 覆基底的資料儲存結構。底部電極上覆基底且頂部電極上覆底部電極。資料儲存結構設置於底部電極與頂部電極之間。資料儲存結構包括摻雜有第一摻質及第二摻質的介電材料，其中第一摻質與第二摻質不同。

Description

記憶體元件、用於形成其的方法及積體晶片
本發明實施例是有關於一種記憶體元件、用於形成其的方法及積體晶片。
許多現代電子元件含有經配置以儲存資料的電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。揮發性記憶體在其被供電時儲存資料，同時非揮發性記憶體能夠在斷電時保留資料。電阻式隨機存取記憶體(Resistive random access memory,RRAM)是用於下一代非揮發性記憶體技術的一個有前景的候選項，這是由於其簡單結構和與互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)邏輯製程的相容性。RRAM單元包含具有可變電阻的介電資料儲存結構，其放置於兩種導電結構之間。
本發明實施例提供一種記憶體元件，包括：基底；底部 電極，其上覆所述基底；頂部電極，其上覆所述底部電極；以及資料儲存結構，其設置於所述頂部電極與所述底部電極之間，其中所述資料儲存結構包括摻雜有第一摻質及第二摻質的介電材料，其中所述第一摻質與所述第二摻質不同。
本發明實施例提供一種積體晶片，包括：基底；以及電阻式隨機存取記憶體(RRAM)單元，其上覆所述基底，其中所述RRAM單元包括頂部電極、底部電極以及設置於所述頂部電極與所述底部電極之間的資料儲存結構，其中所述資料儲存結構包括第一高κ介電材料及多個摻質，其中所述多個摻質包括彼此分別不同的第一摻質、第二摻質以及第三摻質。
本發明實施例提供一種用於形成記憶體元件的方法，所述方法包括：在基底上方沉積底部電極；在所述底部電極上方沉積資料儲存結構，以使得所述資料儲存結構包括摻雜有第一摻質、第二摻質以及第三摻質的介電材料；在所述資料儲存結構上方沉積頂部電極；以及對所述底部電極、所述資料儲存結構以及所述頂部電極進行圖案化製程，由此在所述基底上方形成記憶單元。
100、200、600、700:記憶體元件
102:電晶體
104:記憶單元
106:底部電極
108:資料儲存結構
110:頂蓋層
110a:金屬層
110b:金屬氧化物層
112:頂部電極
114:區域
126p:外圍區域
202:基底
204:源極/汲極區
206:閘極介電層
208:閘極電極
210:側壁間隔物結構
212:下部內連通孔
214:下部內連電線
216、816:內連線介電結構
218:底部電極通孔
220:頂部電極通孔
222:上部內連通孔
224:上部內連電線
226:氧空位
228:導電路徑
300:第一狀態
400:第二狀態
402:下部區域
404:中間區域
406:上部區域
500:第三狀態
602:多摻雜資料儲存層
604:資料儲存層
702:第一資料儲存層
704:第二資料儲存層
706:第三資料儲存層
800、900:積體晶片
802:隔離結構
804a:第一源極/汲極區
804b:第二源極/汲極區
806:半導體元件
808:閘極介電層
810:導電電線/閘極電極
812:內連線結構
814:導電接點
818:導電線
818bl、BL:位元線
818sl、SL:源極線
818wl、WL:字元線
820:導通孔
902:元件閘極堆疊
1000、1100、1200、1300、1400:橫截面圖
1002:下部層間介電層
1202:記憶單元層堆疊
1204:罩幕層
1402:上部層間介電層
1500、1600:方法
1502、1504、1506、1508、1510、1512、1602、1604、1606、1608、1610、1612、1614:動作
h1:高度
當結合附圖閱讀時，自以下詳細說明最佳地理解本發明的各個方面。應注意，根據業界中的標準慣例，各種特徵並非按比例 繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1說明包含具有低形成電壓的記憶單元的記憶體元件的一些實施例的示意圖。
圖2說明包含具有多摻雜資料儲存結構的記憶單元的記憶體元件的一些實施例的橫截面圖。
圖3到圖5說明操作包含多摻雜資料儲存結構的記憶單元的一些實施例的橫截面圖。
圖6和圖7說明圖2的記憶體元件的一些替代實施例的橫截面圖。
圖8和圖9說明具有設置於基底上方的記憶單元的積體晶片的一些實施例的橫截面圖，其中所述記憶單元具有低形成電壓。
圖10到圖14說明用於形成記憶單元的方法的一些實施例的橫截面圖，所述記憶單元具有多摻雜有第一摻質、第二摻質及/或第三摻質的資料儲存結構。
圖15說明根據用於形成記憶單元的方法的一些實施例的流程圖，所述記憶單元具有多摻雜有第一摻質、第二摻質及/或第三摻質的資料儲存結構。
圖16說明用於形成積體晶片的方法的一些實施例的流程圖，所述積體晶片包括具有多摻雜有第一摻質、第二摻質及/或第三摻質的資料儲存結構的前段製程電阻式記憶單元。
本發明提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件和配置的具體實例來簡化本發明。當然，這些只是實例且並不希望為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。此外，本發明可在各種實例中重複參考標號及/或字母。這種重複是出於簡化和清楚的目的且本身並不規定所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，空間相對術語(諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等)可在本文中用以描述一個元件或特徵與如圖中所說明的另一元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語旨在涵蓋元件在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
電阻式隨機存取記憶體(RRAM)單元包含配置於頂部電極與底部電極之間的資料儲存結構(例如，一或多個氧化層)。RRAM單元設置於半導體基底上方。資料儲存結構的可變電阻表示資料單元，如資料位元。取決於在頂部電極與底部電極之間施加的電壓，可變電阻在對應於資料單元的資料狀態的高電阻狀態 與低電阻狀態之間經歷可逆改變。高電阻狀態是可變電阻超出閾值的高，且低電阻狀態是可變電阻低於閾值的低。
在RRAM單元可用以儲存資料之前，通常跨越資料儲存結構形成初始導電路徑(亦即，導電絲)。初始導電路徑的形成使後續寫入操作(其形成導電路徑)更容易進行。為了形成初始導電路徑，在RRAM製造製程結束時，跨越頂部電極和底部電極施加形成電壓。在一些類型的RRAM單元中，導電路徑可包含空位(例如，氧空位)。在此類元件中，形成電壓可敲空資料儲存結構的晶格的氧原子，由此形成局部氧空位。這些局部氧空位往往會對準以形成延伸穿過資料儲存結構的導電路徑。此後，可跨越頂部電極和底部電極施加設定電壓或重置電壓以改變高電阻狀態與低電阻狀態之間的資料儲存結構的電阻率。通常，形成電壓大於設定電壓。通常，設置於半導體基底上/上方的一或多個電晶體(例如，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET))為RRAM單元提供電壓，以使得可跨越頂部電極和底部電極施加形成電壓、設定電壓以及重置電壓。
在其中使用RRAM單元儲存資料之前形成導電絲的一些實施例中，資料儲存結構可為或包括未摻雜金屬氧化物結構(例如，未摻雜氧化鋁(undoped aluminum oxide,AlOx))。在此類實施例中，形成電壓可相對較高。為了改進元件密度和元件性能，一或多個電晶體和/或RRAM單元的特徵尺寸不斷按比例縮小。然 而，由於一或多個電晶體的特徵尺寸按比例縮小，相對較高的形成電壓變成有間題的(例如，由於一或多個電晶體的特徵尺寸減小，從而減小擊穿電壓)。相對較高的形成電壓可大於一或多個電晶體的安全輸出電壓。因此，如果操作一或多個電晶體輸出相對較高的形成電壓，那麼一或多個電晶體可能被破壞及/或被毀壞。
在一些實施例中，本申請是關於具有低形成電壓的RRAM單元。RRAM單元包含頂部電極、底部電極以及設置於頂部電極與底部電極之間的資料儲存結構。資料儲存結構包括多摻雜有多個摻質的介電材料(例如，氧化鋁(AlOx))。舉例來說，多個摻質可包含第一摻質(例如，氮)、第二摻質(例如，鉭)及/或第三摻質(例如，鉿)。因為資料儲存結構多摻雜有第一摻質、第二摻質及/或第三摻質，所以可改進(例如，減小)RRAM單元的形成電壓，同時維持RRAM單元的良好可靠性。舉例來說，將資料儲存結構摻雜第一摻質可減小或消除RRAM單元的形成電壓，將資料儲存結構摻雜第二摻質可提高或維持RRAM單元的可靠性(例如，良好的保持性能)，且將資料儲存結構摻雜第三摻質可減少RRAM單元的電流洩漏路徑(例如，良好的耐久性能)。因此，包括RRAM單元的積體晶片可具有特徵尺寸按比例縮小的一或多個電晶體，其為RRAM單元安全提供低形成電壓。這又有助於縮小RRAM單元和一或多個電晶體的特徵尺寸及/或減少積體晶片的功率消耗，同時減輕對RRAM單元及/或一或多個電晶體的損壞。
圖1說明記憶體元件100的一些實施例的示意圖，所述記憶體元件100包含具有多摻雜且具有低形成電壓的資料儲存結構108的儲存單元104。
記憶體元件100包含電耦合到電晶體102的記憶單元104，以使得記憶體元件100呈一電晶體-一電阻式記憶單元(one transistor-one resistive memory cell,1T1R)配置。在一些實施例中，電晶體102可(例如)為金屬氧化物半導體場效電晶體(MOSFET)。記憶單元104包含底部電極106、頂部電極112、頂蓋層110以及設置於底部電極106與頂部電極112之間的資料儲存結構108。在一些實施例中，底部電極106被稱為下部導電結構，且頂部電極112被稱為上部導電結構。位元線(bit line,BL)穿過頂部電極112電耦合到資料儲存結構108的一端，且源極線(source line,SL)通過電晶體102電耦合到資料儲存結構108的相對端。字元線(word line,WL)電耦合到電晶體102的閘極電極。因此，將合適的WL電壓施加到電晶體102的閘極電極來耦合BL與SL之間的記憶單元104。因此，在一些實施例中，通過提供合適的偏壓條件，記憶單元104可在電阻的兩種狀態(低電阻狀態和高電阻狀態)之間切換以儲存資料。
在一些實施例中，資料儲存結構108包括介電材料(例如，多摻雜有多個摻質的氧化鋁(AlOx))。舉例來說，多個摻質可包含第一摻質(例如，氮)、第二摻質(例如，鉭)及/或第三摻質(例如，鉿)。在一些實施例中，介電材料可為金屬氧化物。因 此，在不同實施例中，資料儲存結構108可包括氧化鋁、氮、鉭以及鉿，及/或可具有在約10埃到60埃範圍內的厚度。在其它實施例中，資料儲存結構108的約5%到10%之間的化學組成為第一摻質(例如，氮)。在又另外的實施例中，資料儲存結構108的約12%到18%之間的化學組成為第二摻質(例如，鉭)。在一些實施例中，資料儲存結構108的約15%到22%之間的化學組成為第三摻質(例如，鉿)。在又另外的實施例中，資料儲存結構108可被稱為多摻雜切換層(multi-dopant switching layer,MDSL)。在一些實施例中，記憶單元104可配置為電阻式隨機存取記憶體(RRAM)單元，以使得資料儲存結構108包括具有配置成經歷高電阻狀態與低電阻狀態之間的可逆相變的可變電阻的材料。
在一些實施例中，在記憶單元104可用以儲存資料之前，通常在跨越資料儲存結構108的區域114內形成初始導電路徑(即，導電絲)。初始導電路徑的形成使後續寫入操作(其形成導電路徑)更容易進行。在其它實施例中，為形成初始導電路徑，通過電晶體102和BL而跨越頂部電極112和底部電極106施加形成電壓。初始導電路徑可包含空位(例如，氧空位)。在此類實施例中，形成電壓可敲空資料儲存結構108的晶格的氧原子，由此形成局部氧空位。這些局部空位往往與區域114對準，以形成在資料儲存結構108內從底部電極106延伸到頂蓋層110的初始導電路徑。此後，可通過電晶體102和BL而跨越底部電極106和頂部電極112施加設定電壓或重置電壓，以改變高電阻狀態與低電 阻狀態之間的資料儲存結構108的電阻率。
在各種實施例中，借助於包括第一摻質(例如，氮)的資料儲存結構108，可減小及/或消除形成電壓。舉例來說，在一些實施例中，初始導電路徑的形成可以不在對記憶單元104進行設定操作之前進行，以使得不會跨越資料儲存結構108及/或電晶體102施加形成電壓。這又有助於縮小記憶單元104及/或電晶體102的特徵尺寸，同時減輕對記憶單元104及/或電晶體102的損壞。在一些實施例中，形成電壓可等於設定電壓。在另外的實施例中，借助於包括第二摻質(例如，鉭)的資料儲存結構108，可改進記憶單元104的資料保持。在此類實施例中，第二摻質與資料儲存結構108內的氧原子具有強鍵結，使得在資料儲存結構108的形成及/或操作期間施加到資料儲存結構108的熱量可不會破壞第二摻質與氧原子之間的強鍵結。在各種實施例中，借助於包括第一摻質(例如，氮)和第二摻質(例如，鉭)的資料儲存結構108，可進一步改進記憶單元104的資料保持。在又另外的實施例中，借助於包括第三摻質(例如，鉿)的資料儲存結構108，可改進記憶單元104的耐久性。在此類實施例中，第三摻質配置成減少RRAM單元中的電流洩漏路徑。在各種實施例中，借助於包括第一摻質(例如，氮)和第三摻質(例如，鉿)的資料儲存結構108，進一步減小記憶單元104中的電流洩漏路徑。因此，因為資料儲存結構108多摻雜有第一摻質、第二摻質及/或第三摻質，所以可改進(例如，減小或消除)記憶單元104的形成電壓，同時 維持記憶單元104的良好資料保持和良好耐久性。
圖2說明記憶體元件200的一些實施例的橫截面圖，所述記憶體元件200包含具有資料儲存結構108的記憶單元104，所述資料儲存結構108包括第一摻質、第二摻質及/或第三摻質。
在一些實施例中，記憶體元件200包含內連線介電結構216和基底202。在一些實施例中，基底202可例如為或包括半導體主體，如單晶矽/CMOS塊體、矽鍺(silicon-germanium,SiGe)、絕緣層覆矽(silicon-on-insulator,SOI)或另一合適的半導體基底材料，及/或基底202可包括第一摻雜類型(例如，p型)。電晶體102設置於基底202上/基底202內。在一些實施例中，電晶體102可例如為或包括金屬氧化物半導體場效電晶體(MOSET)、高電壓電晶體、雙極接面電晶體(bipolar junction transistor,BTJ)、n通道金屬氧化物半導體(n-channel metal oxide semiconductor,nMOS)電晶體、p通道金屬氧化物半導體(p-channel metal oxide semiconductor,pMOS)電晶體或另一合適的電晶體。應瞭解，配置為另一半導體元件的電晶體102也在本發明的範圍內。在另外的實施例中，電晶體102可例如配置為環繞式閘極FET(gate-all-around FET,GAAFET)、環閘FET、多路橋接型通道FET(multi-bridge channel FET,MBCFET)、奈米線FET、奈米環FET、奈米片場效電晶體(nanosheet field-effect transistor,NSFET)或類似物。在另外的實施例中，電晶體102可包含源極/汲極區204、閘極介電層206、閘極電極208及/或側壁間隔物結構210。源極/ 汲極區204可設置於基底202內及/或可包括與第一摻雜類型相對的第二摻雜類型(例如，n型)。
下部內連通孔212設置於內連線介電結構216內且上覆電晶體102的源極/汲極區204。在一些實施例中，內連線介電結構216可例如為或包括一或多個層間介電(inter-level dielectric,ILD)層。一或多個ILD層可例如分別為或包括氧化矽、低κ介電材料、極低κ介電材料、另一合適的介電材料或前述各者的任何組合。如本文中所使用，低κ介電材料可為或包括例如具有小於約3.9、3、2或1.5的介電常數的介電材料。下部內連電線214上覆下部內連通孔212。在一些實施例中，下部內連通孔212和下部內連電線214可例如分別為或包括銅、鋁、鎢、釕、氮化鈦、氮化鉭、另一導電材料或前述內容的任何組合。底部電極通孔218設置於內連線介電結構216內且上覆下部內連電線214。頂部電極通孔220上覆底部電極通孔218。記憶單元104設置於底部電極通孔218與頂部電極通孔220之間的內連線介電結構216內。上部內連通孔222設置於頂部電極通孔220上，且上部內連電線224上覆上部內連通孔222。
在一些實施例中，記憶單元104包含底部電極106、頂蓋層110、頂部電極112，以及設置於底部電極106與頂部電極112之間的資料儲存結構108。在操作期間，記憶單元104依賴於氧化還原反應，以在資料儲存結構108的在底部電極106與頂蓋層110之間的區域114中形成及解除導電路徑228。底部電極106與頂蓋 層110之間的區域114中存在導電路徑228產生低電阻狀態，而區域114中不存在導電路徑228引起高電阻狀態。因此，記憶單元104可通過將適當偏壓施加到記憶單元104以在區域114中產生或解除導電路徑228，從而在高電阻狀態與低電阻狀態之間切換。在另外的實施例中，導電路徑228可例如包含設置於區域114內且在底部電極106與頂蓋層110之間延伸的氧空位226。
在一些實施例中，資料儲存結構108可包括多摻雜介電材料，以使得資料儲存結構108包含介電材料、第一摻質、第二摻質以及第三摻質。在一些實施例中，介電材料可例如為或包括高κ介電材料、氧化鋁(例如，Al2O3)、氧化鉭(例如，Ta2O5)、氧化鉿(例如，HfO2)、另一介電材料或前述各者的任何組合。如本文中所使用，高κ介電材料可例如為或包括具有大於約3.9、9.34、9.9或11.54的介電常數的介電材料。在一些實施例中，第一摻質可例如為或包括氮、矽、氟或類似物。應瞭解，包括其它元素的第一摻質也在本發明的範圍內。在另外的實施例中，第二摻質可例如為或包括鉭、鈰或類似物。應瞭解，包括其它元素的第二摻質也在本發明的範圍內。在又另外的實施例中，第三摻質可例如為或包括鉿、鋯或類似物。應瞭解，包括其它元素的第三摻質也在本發明的範圍內。因此，在一些實施例中，資料儲存結構108可例如為或包括摻雜有第一摻質、第二摻質以及第三摻質的氧化鋁(例如，Al2O3)，其中第一摻質、第二摻質以及第三摻質各自彼此不同。在各種實施例中，第一摻質可配置成減小資料 儲存結構108的形成電壓，第二摻質可配置成提高資料儲存結構108的資料保持，且第三摻質配置成提高資料儲存結構108的耐久性，由此提高記憶體元件200的性能。
在各種實施例中，資料儲存結構108的約5%到10%之間的化學組成為第一摻質(例如，氮、矽、氟等)。應瞭解，包括第一摻質的其它化學組成百分比的資料儲存結構108也在本發明的範圍內。在一些實施例中，如果第一摻質占資料儲存結構108的化學組成的相對較小百分比(例如，小於約5%)，那麼記憶單元104的形成電壓可能不減小。在另外的實施例中，如果第一摻質占資料儲存結構108的化學組成的相對較大百分比(例如，大於約10%)，那麼記憶單元104的耐久性可能減小，由此減少可對資料儲存結構108進行的設定操作及/或重置操作的數目。
此外，在一些實施例中，資料儲存結構108的約12%到18%之間的化學組成為第二摻質(例如，鉭、鈰等)。應瞭解，包括第二摻質的其它化學組成百分比的資料儲存結構108也在本發明的範圍內。在一些實施例中，如果第二摻質占資料儲存結構108的化學組成的相對較小百分比(例如，小於約12%)，那麼記憶單元104的資料保持可能不提高。在另外的實施例中，如果第二摻質占資料儲存結構108的化學組成的相對較大百分比(例如，大於約18%)，那麼可對資料儲存結構108進行的設定操作及/或重置操作的數目減少。
在另外的實施例中，資料儲存結構108的約15%到22% 之間的化學組成為第三摻質(例如，鉿、鋯等)。應瞭解，包括第三摻質的其它化學組成百分比的資料儲存結構108也在本發明的範圍內。在一些實施例中，如果第三摻質占資料儲存結構108的化學組成的相對較小百分比(例如，小於約15%)，那麼記憶單元104的耐久性可能不提高。在另外的實施例中，如果第三摻質占資料儲存結構108的化學組成的相對較大百分比(例如，大於約22%)，那麼資料儲存結構108的形成電壓可能增加。
此外，在各種實施例中，資料儲存結構108的約7%到15%之間的化學組成為鋁。應瞭解，包括其它化學組成百分比的鋁的資料儲存結構108也在本發明的範圍內。在一些實施例中，資料儲存結構108的約38%到48%之間的化學組成為氧。應瞭解，包括其它化學組成百分比的氧的資料儲存結構108也在本發明的範圍內。在一些實施例中，資料儲存結構108包括第一原子百分比的第一摻質、第二原子百分比的第二摻質、第三原子百分比的第三摻質、第四原子百分比的鋁以及第五原子百分比的氧。在另外的實施例中，第一原子百分比小於第二原子百分比且第二原子百分比小於第三原子百分比。在又另外的實施例中，第一原子百分比可在約5%到10%的範圍內，第二原子百分比可在約12%到18%的範圍內，第三原子百分比可在約15%到22%的範圍內，第四原子百分比可在約7%到15%的範圍內，及/或第五原子百分比可在約38%到48%的範圍內。應瞭解，分別包括其它值的第一原子百分比到第五原子百分比在本發明的範圍內。在各種實施例中，資 料儲存結構108的厚度在約10埃到60埃的範圍內。應瞭解，具有其它值的資料儲存結構108的厚度在本發明的範圍內。在另外的實施例中，如果資料儲存結構108的厚度相對較小(例如，小於約10埃)，那麼可能在底部電極106與頂蓋層110之間發生高電流洩漏。在又另外的實施例中，如果資料儲存結構108的厚度相對較大(例如，大於約60埃)，那麼記憶單元104的形成電壓可能增加。在各種實施例中，資料儲存結構108可例如由以下組成或基本上由以下組成：介電材料、第一摻質以及第二摻質的化合物(例如，AlTaON)；介電材料、第一摻質以及第三摻質的化合物(例如，AlHfON)；介電材料、第一摻質、第二摻質以及第三摻質的化合物(例如，AlTaHfON)；或另一合適的材料。
在一些實施例中，底部電極通孔218及/或頂部電極通孔220可例如分別為或包括銅、鋁、鎢、另一合適的導電材料或前述各者的任何組合。在一些實施例中，頂蓋層110可例如為或包括鉭、鈦、氮化鉭、氮化鈦、前述各者的任何組合或類似物。在另外的實施例中，底部電極106及/或頂部電極112可例如分別為或包括氮化鈦、氮化鉭、鉭、鈦、鉑、鎳、鉿、鋯、釕、銥、另一導電材料或前述各者的任何組合。因此，在一些實施例中，頂蓋層110可包括第一摻質(例如，氮)及/或第二摻質(例如，鉭)。在另外的實施例中，頂部電極112和底部電極106可分別包括第一摻質(例如，氮)、第二摻質(例如，鉭)及/或第三摻質(例如，鉿)。
圖3到圖5說明圖1及/或圖2的記憶單元104在記憶單元104的操作期間的不同狀態的一些實施例的橫截面圖。在一些實施例中，圖3說明第一狀態300，其中記憶單元104處於低電阻狀態(例如，儲存邏輯「1」)。在另外的實施例中，圖4說明第二狀態400，其中記憶單元104處於高電阻狀態(例如，儲存邏輯「0」)。在又另外的實施例中，圖5說明第三狀態500，其中記憶單元104處於低電阻狀態(例如，儲存邏輯「1」)。
儘管圖3到圖5將記憶單元描述為具有由氧空位形成的導電路徑，但應瞭解，所揭示的資料儲存結構不限於具有此類路徑的記憶單元。舉例來說，在一些實施例中，資料儲存結構可用於具有由導電離子和氧空位形成或由導電離子而非氧空位形成的導電路徑的記憶體元件。
圖3說明記憶單元104的第一狀態300的一個實施例，其中對記憶單元104進行形成操作。記憶單元104包含資料儲存結構108、底部電極106、頂部電極112以及頂蓋層110(例如，如圖1及/或圖2中所說明和描述)。在一些實施例中，頂蓋層110可包含上覆金屬氧化物層110b(例如，包括金屬材料的氧化物)的金屬層110a(例如，包括金屬材料，如鉭、氮化鉭、鈦、氮化鈦或類似物)。在一些實施例中，在形成操作期間，跨越底部電極106和頂部電極112施加形成電壓。在此類實施例中，形成電壓配置成敲空資料儲存結構108的晶格的氧原子，且金屬氧化物層110b配置成接收氧原子，由此在資料儲存結構108中形成氧空位226。 氧空位226往往在資料儲存結構108的區域114內對準以形成延伸穿過資料儲存結構108的導電路徑228(例如，初始導電路徑)。在一些實施例中，氧空位226從資料儲存結構108的外圍區域126p偏移，其中外圍區域126p橫向包圍區域114。因此，在形成操作之後，記憶單元104處於低電阻狀態(例如，儲存邏輯「1」)。在一些實施例中，借助於包括第一摻質(例如，氮)的資料儲存結構108，可減小及/或消除形成電壓。舉例來說，在一些實施例中，形成電壓可約等於記憶單元104的設定電壓(例如，參見圖5)，以便消除形成製程且對記憶單元104進行設定操作以達到第一狀態300。這又有助於縮小記憶單元104的特徵尺寸，同時減輕對記憶單元104的損壞。
圖4說明記憶單元104的第二狀態400的一個實施例，其中對記憶單元104進行重置操作。在一些實施例中，在重置操作期間，跨越底部電極106和頂部電極112施加重置電壓。在此類實施例中，重置電壓配置成將氧原子從金屬氧化物層110b敲到資料儲存結構108的中間區域404，由此解除導電路徑(圖3的導電路徑228)的至少一部分，以使得記憶單元104處於高電阻狀態(例如，儲存邏輯「0」)。在另外的實施例中，資料儲存結構108包括下部區域402、上部區域406，以及豎直設置於下部區域402與上部區域406之間的中間區域404。在各種實施例中，在進行重置操作之後，氧空位226可保留在下部區域402和上部區域406中，且至少大部分氧空位226可從中間區域404中移除。借助於 包括第一摻質(例如，氮)、第二摻質(例如，鉭)及/或第三摻質(例如，鉿)的資料儲存結構108，可減小中間區域404的高度h1，由此減小設定電壓及/或重置電壓及提高記憶單元104的切換效率。在另外的實施例中，第三摻質(例如，鉿)配置成減少處於高電阻狀態時的資料儲存結構108中的電流洩漏路徑，由此提高記憶單元104的離散資料狀態和耐久性。舉例來說，第三摻質可提高資料儲存結構108內的氧空位的能階，以使得氧原子在重置操作期間可更容易在資料儲存結構108中重組，由此減小處於高電阻狀態時的記憶單元104中的電流洩漏路徑。
圖5說明記憶單元104的第三狀態500的一個實施例，其中對記憶單元104進行設定操作。在一些實施例中，在設定操作期間，跨越底部電極106和頂部電極112施加設定電壓。在另外的實施例中，設定電壓配置成將氧原子從資料儲存結構108的中間區域404敲到金屬氧化物層110b，由此在資料儲存結構的區域114中形成導電路徑228。因此，記憶單元104處於低電阻狀態(例如，儲存邏輯「1」)。借助於包括第一摻質、第二摻質及/或第三摻質的資料儲存結構108，可改進記憶單元104的資料保持和切換效率。
在一些實施例中，借助於包括第一摻質(例如，氮)和第二摻質(例如，鉭)的資料儲存結構108，顯著降低用以完成圖3的形成操作的能量，以使得形成電壓實質上等於設定電壓。在此類實施例中，可省略形成操作，且可進行設定操作來代替形成操 作。在又另外的實施例中，形成電壓可在大於設定電壓的約0%到25%的範圍內。在一些實施例中，如果設定電壓為約2伏(V)，那麼形成電壓小於約2.5V。在一些實施例中，第一摻質(例如，氮)可例如減少在資料儲存結構108內形成氧空位226所需的能量，由此提高在區域114內形成局部氧空位的能力。在另外的實施例中，借助於包括第二摻質(例如，鉭)的資料儲存結構108，可改進記憶單元104的資料保持。在此類實施例中，第二摻質與資料儲存結構108內的氧原子具有強鍵結，以使得所述強鍵結可不會被在記憶單元104的形成及/或操作期間施加到記憶單元104的高熱量(例如，大於約250℃)破壞。在一些實施例中，第二摻質與氧原子之間的強鍵結可大於約600千焦耳/莫耳(kilojoules per mole,kJ/mol)。舉例來說，如果第二摻質為鉭，那麼鉭與氧之間的強鍵結可在約800kJ/mol到845kJ/mol的範圍內。在另外的實施例中，第二摻質(例如，鉭)與氧之間的強鍵結大於第一摻質(例如，氮)與氧之間的鍵結，且第一摻質與氧之間的鍵結大於鋁與氧之間的鍵結。在一些實施例中，第二摻質與氧之間的強鍵結大於第三摻質(例如，鉿)與氧之間的鍵結。舉例來說，第三摻質與氧之間的鍵結可在約550kJ/mol到700kJ/mol的範圍內。因此，因為資料儲存結構108多摻雜有第一摻質、第二摻質以及第三摻質，所以可改進(例如，減小或消除)記憶單元104的形成電壓，同時維持記憶單元104的良好資料保持且提高記憶單元104的切換性能。
圖6說明對應於圖2的記憶體元件200的一些替代實施例的記憶體元件600的一些實施例的橫截面圖，其中資料儲存結構108包括上覆多摻雜資料儲存層602的資料儲存層604。此外，導電路徑(例如，圖2的導電路徑228)可在區域114內選擇性地產生或解除，其中所述區域114跨越多摻雜資料儲存層602和資料儲存層604連續延伸。在一些實施例中，資料儲存層604可例如為或包括未摻雜氧化鉿、未摻雜氧化鉭、另一介電材料或前述各者的任何組合。在又另外的實施例中，多摻雜資料儲存層602包括多摻雜有多個摻質的介電材料(例如，氧化鋁(AlOx))。舉例來說，多個摻質可包含第一摻質(例如，氮)、第二摻質(例如，鉭)以及第三摻質(例如，鉿)。在各種實施例中，多摻雜資料儲存層602可例如為或包括以下：介電材料、第一摻質以及第二摻質的化合物(例如，AlTaON)；介電材料、第一摻質以及第三摻質的化合物(例如，AlHfON)；介電材料、第一摻質、第二摻質以及第三摻質的化合物(例如，AlTaHfON)；或另一合適的材料。因此，在一些實施例中，多摻雜資料儲存層602可包括如關於圖1及/或圖2的資料儲存結構108所述的相同化學組成及/或多摻雜材料。在又另外的實施例中，資料儲存層604可例如為或包括未摻雜氧化鉿、未摻雜氧化鉭、另一介電材料或前述各者的任何組合。在一些實施例中，資料儲存層604可不含第一摻質(例如，氮)。
圖7說明對應於圖2的記憶體元件200的一些替代實施例的記憶體元件700的一些實施例的橫截面圖，其中資料儲存結 構108包括第一資料儲存層702、第二資料儲存層704以及第三資料儲存層706。在一些實施例中，第一資料儲存層702包括摻雜有第一摻質(例如，氮)的第一介電材料(例如，氧化鋁)，第二資料儲存層704包括摻雜有第一摻質的第二介電材料(例如，氧化鉿)，及/或第三資料儲存層706包括摻雜有第一摻質的第三介電材料(例如，氧化鉭)。在另外的實施例中，第一介電材料、第二介電材料以及第三介電材料各自包括與彼此不同的高κ介電材料(例如，氧化鋁、氧化鉿、氧化鉭等)。
圖8說明具有設置於上覆於基底202的內連線結構812內記憶單元104的積體晶片800的一些實施例的橫截面圖。在一些實施例中，圖8的記憶單元104配置為圖1、圖2、圖6或圖7的記憶單元104。應瞭解，在一些實施例中，積體晶片800可包括設置於記憶體陣列中的多個記憶單元104。
積體晶片800包含設置於基底202上的半導體元件806。在一些實施例中，半導體元件806可為金屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體(BTJ)、高電子遷移率電晶體(high-electric-mobility transistor,HEMT)或任何其它前段製程半導體元件。在其它實施例中，半導體元件806可包括閘極介電層808、上覆閘極介電層808的閘極電極810以及源極/汲極區對804a-b。隔離結構802設置於基底202內且配置成將半導體元件806與設置於基底202內及/或基底202上的其它元件(圖中未繪示)電隔離。
內連線結構812設置於基底202和半導體元件806上方。在一些實施例中，內連線結構812包括內連線介電結構816、多個導電接點814、多個導電線818(例如，金屬線)以及多個導通孔820(例如，金屬通孔)。多個導電接點814、多個導電線818以及多個導通孔820以預定義方式電耦合且配置成在設置於整個積體晶片800中的各種元件之間提供電連接。在另外的實施例中，多個導電接點814、多個導電線818及/或多個導電電線810可例如分別為或包括氮化鈦、氮化鉭、鎢、釕、鋁、銅、另一導電材料或前述各者的任何組合。在又另外的實施例中，內連線介電結構816可包括一或多個ILD層，其可分別包括低κ介電材料、氧化物(例如，二氧化矽)、另一介電材料或前述各者的任何組合。在另外的實施例中，記憶單元104設置於內連線結構812的上部區域中，以使得記憶單元104在多個導電接點814正上方及/或在導電線818和導通孔820的一或多層正上方。記憶單元104包括底部電極106、多摻雜有多個摻質的資料儲存結構108、頂蓋層110以及頂部電極112。
多個導電線818中的第一個表示為818wl且可被稱為字元線。在一些實施例中，字元線818wl可經由內連線結構812電耦合到半導體元件806的閘極電極810。多個導電線818中的第二個表示為818sl且可被稱為源極線。在另外的實施例中，源極線818sl可經由內連線結構812電耦合到半導體元件806的第一源極/汲極區804a。多個導電線818中的第三個表示為818bl且可被稱 為位元線。在又另外的實施例中，位元線818bl可電耦合到記憶單元104的頂部電極112，且底部電極106可經由內連線結構812電耦合到半導體元件806的第二源極/汲極區804b。
在一些實施例中，記憶單元104經由內連線結構812電耦合到半導體元件806第二源極/汲極區804b。因此，在一些實施例中，將合適的字元線電壓施加到字元線818wl可電耦合位元線818bl與源極線818sl之間的記憶單元104。因此，通過提供合適的偏壓條件，記憶單元104可在兩種資料狀態之間切換。
圖9說明具有上覆基底202的元件閘極堆疊902的積體晶片900的一些實施例的橫截面圖。在一些實施例中，元件閘極堆疊902包括記憶單元104，以使得圖9的記憶單元104可被稱為前段製程電阻式記憶單元。
元件閘極堆疊902設置於基底202上且在一對源極/汲極區804a至804b之間橫向隔開。在一些實施例中，元件閘極堆疊902包含閘極介電層808、閘極電極810、資料儲存結構108以及頂部電極112。因此，在各種實施例中，元件閘極堆疊902可包含直接上覆閘極電極810的記憶單元104。在一些實施例中，閘極電極810可被稱為底部電極。在一些實施例中，記憶單元104包括頂部電極112和資料儲存結構108，其中資料儲存結構108包括多摻雜資料儲存層602和資料儲存層604。在又另外的實施例中，圖9的記憶單元104配置成圖1、圖2、圖6或圖7的記憶單元104。在又另外的實施例中，頂蓋層(圖1的頂蓋層110)設置於頂部電 極112與資料儲存結構108(圖中未繪示)之間。在一些實施例中，字元線818wl可經由內連線結構812電耦合到資料儲存結構108。因此，通過為字元線818wl、位元線818bl及/或源極線818sl提供合適的偏壓條件，資料儲存結構108可在兩種資料狀態之間切換。
在一些實施例中，閘極介電層808可例如為或包括高κ介電材料、氧化物(例如，二氧化矽)、另一介電材料或前述各者的任何組合，及/或可具有約1,000埃到1,100埃範圍內的厚度或另一合適的厚度值。在另外的實施例中，閘極電極810可例如為或包括釕、鋁、氮化鈦、氮化鉭、另一導電材料或前述各者的任何組合，及/或可具有約150埃到250埃範圍內的厚度或另一合適的厚度值。在又另外的實施例中，多摻雜資料儲存層602可例如為或包括多摻雜有第一摻質(例如，氮)、第二摻質(例如，鉭)以及第三摻質(例如，鉿)的介電材料(例如，氧化鋁)，及/或可具有約13埃的厚度、在約10埃到15埃範圍內的厚度或另一合適的厚度值。在各種實施例中，資料儲存層604可例如為或包括氧化鉿、氧化鉭、鉿以及氧化鉭、另一高κ介電材料或前述各者的任何組合，及/或可具有約30埃的厚度、約20埃到40範圍內的厚度或另一合適的厚度值。在一些實施例中，多摻雜資料儲存層602可包括Al0.10Ta0.17Hf0.20O0.46N0.06，以使得鋁的原子百分比為約10%，氧的原子百分比為約46%，第一摻質(例如，氮)的原子百分比為約6%，第二摻質(例如，鉭)的原子百分比為約17%，且第三摻質(例如，鉿)的原子百分比為約20%。應瞭解，包括其 它原子百分比的前述元素及/或摻質的多摻雜資料儲存層602也在本發明的範圍內。
隔離結構802可配置為淺溝渠隔離(shallow trench isolation,STI)結構或另一合適的隔離結構。在另外的實施例中，隔離結構802可例如為或包括二氧化矽、氮化矽、碳化矽、另一介電材料或前述各者的任何組合。在一些實施例中，基底202包括第一摻雜類型(例如，p型)，且一對源極/汲極區804a至804b包括與第一摻雜類型相對的第二摻雜類型(例如，n型)。
圖10到圖14說明根據本發明的用於形成記憶單元的方法的一些實施例的橫截面圖1000到橫截面圖1400，所述記憶單元具有多摻雜有第一摻質、第二摻質及/或第三摻質的資料儲存結構。雖然參考方法描述圖10到圖14中所繪示的橫截面圖1000到橫截面圖1400，但應瞭解，圖10到圖14中所繪示的結構不限於所述方法而是可獨立於所述方法。雖然將圖10到圖14描述為一系列動作，但應瞭解，這些動作不具有限制性，是因為所述動作的次序可在其它實施例中更改，且所揭示的方法還適用於其它結構。在其它實施例中，可完全或部分地省略所說明及/或所描述的一些動作。
如圖10的橫截面圖1000所繪示，下部層間介電(ILD)層1002形成於基底202上方，且下部內連電線214形成於下部ILD層1002內。在一些實施例中，下部ILD層1002可例如通過化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積 (physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或另一合適的沉積或生長製程沉積。在另外的實施例中，下部內連電線214可通過單鑲嵌製程、雙鑲嵌製程或另一合適的形成製程形成。在一些實施例中，基底202可例如為或包括半導體主體，如單晶矽/CMOS塊體、矽鍺(SiGe)、絕緣層覆矽(SOI)或另一合適的半導體基底材料，及/或基底202可包括第一摻雜類型(例如，p型)。在各種實施例中，下部內連電線214可例如為或包括鋁、銅、釕、氮化鈦、氮化鉭、另一導電材料或前述各者的任何組合。在一些實施例中，下部ILD層1002可例如為或包括低κ介電材料、氧化物(例如，二氧化矽)、另一合適的介電材料或前述各者的任何組合。
如圖11的橫截面圖1100所繪示，底部電極106形成於下部內連電線214上方且資料儲存結構108形成於底部電極106上方。在一些實施例中，底部電極106及/或資料儲存結構108可分別通過例如CVD、PVD、ALD、濺射、共濺射、無電極電鍍、電鍍或另一合適的生長或沉積製程形成。
在一些實施例中，資料儲存結構108以一種方式形成，使得資料儲存結構108包括多摻雜有第一摻質(例如，氮)、第二摻質(例如，鉭)及/或第三摻質(例如，鉿)的介電材料(例如，氧化鋁(例如，Al2O3))。在一些實施例中，介電材料可例如為或包括高κ介電材料、氧化鋁(例如，Al2O3)、氧化鉭、氧化鉿、另一合適的介電材料或前述各者的任何組合。在一些實施例中， 第一摻質可例如為或包括氮、矽、氟或類似物。在另外的實施例中，第二摻質可例如為或包括鉭、鈰或類似物。在又另外的實施例中，第三摻質可例如為或包括鉿、鋯或類似物。此外，可例如形成資料儲存結構108以使得所述資料儲存結構108包括第一原子百分比的第一摻質、第二原子百分比的第二摻質、第三原子百分比的第三摻質、第四原子百分比的鋁以及第五原子百分比的氧。在又另外的實施例中，第一原子百分比可在約5%到10%的範圍內，第二原子百分比可在約12%到18%的範圍內，第三原子百分比可在約15%到22%的範圍內，第四原子百分比可在約7%到15%的範圍內，及/或第五原子百分比可在約38%到48%的範圍內。
此外，一種用於形成資料儲存結構108的製程可包含：通過沉積製程(例如，CVD、PVD、ALD、濺射、共濺射等)沉積化合物(例如，所述化合物包括介電材料(例如，氧化鋁)、第二摻質(例如，鉭)以及第三摻質(例如，鉿))，同時將化合物暴露於第一摻質(例如，氮)以使得資料儲存結構108包括多摻雜介電材料(例如，多摻雜有第一摻質、第二摻質以及第三摻質的氧化鋁)。在又另外的實施例中，資料儲存結構108可在處理腔室中形成，其中在資料儲存結構108的形成期間將處理腔室加熱到約250℃到300℃的溫度。在又另外的實施例中，資料儲存結構108按約10埃到60埃的範圍內的厚度形成。在各種實施例中，可例如形成資料儲存結構108以使得其包括介電材料、第一摻質以及第二摻質的化合物(例如，AlTaON)；介電材料、第一摻質以 及第三摻質的化合物(例如，AlHfON)；介電材料、第一摻質、第二摻質以及第三摻質的化合物(例如，AlTaHfON)；或另一合適的材料。
另外，另一用於形成資料儲存結構108的製程可包含進行共濺射製程以在電漿環境中沉積包括氧化鋁、第二摻質以及第三摻質的化合物(例如，共濺射氧化鋁、氧化鉭以及二氧化鉿)，其中所述電漿包括例如氮氣(例如，N2)。在另外的實施例中，一種用於形成資料儲存結構108的製程可包含進行CVD製程或ALD製程以在電漿環境中沉積化合物(例如，所述化合物包括氧化鋁、氧化鉭以及二氧化鉿)，其中所述電漿包括N2或NH3。在又另外的實施例中，一種用於形成資料儲存結構108的製程可包含進行CVD製程或ALD製程以使用第一前驅體、第二前驅體及/或第三前驅體在腔室中形成材料(例如，氧化鋁)，其中第一前驅體確保所述材料摻雜第一摻質，第二前驅體確保所述材料摻雜第二摻質，且第三前驅體確保所述材料摻雜第三摻質。在一些實施例中，第一前驅體可例如為或包括(NH4)OH或另一合適的前驅體。在另外的實施例中，第二前驅體可例如為或包括TaCl5、Ta(OC2H5)5或另一合適的前驅體。在又另外的實施例中，第三前驅體可例如為或包括HfCl4或另一合適的前驅體。
如圖12的橫截面圖1200所說明，頂蓋層110形成於資料儲存結構108上方且頂部電極112形成於頂蓋層110上方，由此在下部內連電線214上方形成記憶單元層堆疊1202。在一些實 施例中，記憶單元層堆疊1202包括底部電極106、資料儲存結構108、頂蓋層110以及頂部電極112。在另外的實施例中，頂蓋層110及/或頂部電極112可分別通過例如CVD、PVD、ALD、濺射、無電極電鍍、電鍍或另一合適的沉積或生長製程形成。隨後，罩幕層1204形成於記憶單元層堆疊1202上方。在一些實施例中，罩幕層1204覆蓋記憶單元層堆疊1202的中間區域且使記憶單元層堆疊1202的外圍區域暴露。
如圖13的橫截面圖1300所說明，根據罩幕層(圖12的1204)在記憶單元層堆疊(圖12的1202)上進行圖案化製程，因此形成記憶單元104。在一些實施例中，圖案化製程可包含：將記憶單元層堆疊(圖12的1202)未被罩幕的區域暴露到一或多個刻蝕劑；且進行去除製程(圖中未繪示)以去除罩幕層(圖12的1204)。
如圖14的橫截面圖1400所說明，上部ILD層1402形成於記憶單元104上方及周圍，上部內連通孔222形成於記憶單元104上方，且上部內連電線224形成於上部內連通孔222上方。在一些實施例中，上部ILD層1402可(例如)通過PVD、CVD、ALD或另一合適的沉積或生長製程形成。在另外的實施例中，上部內連通孔222及/或上部內連電線224可例如分別通過單鑲嵌製程、雙鑲嵌製程或另一合適的形成製程形成。在一些實施例中，上部ILD層1402可例如為或包括低κ介電材料、氧化物(例如，二氧化矽)、另一合適的介電材料或前述各者的任何組合。在各種 實施例中，上部內連通孔222和上部內連電線224可例如分別為或包括鋁、銅、釕、氮化鈦、氮化鉭、另一導電材料或前述各者的任何組合。
圖15說明根據本發明的用於形成記憶單元的方法1500，所述記憶單元具有多摻雜有第一摻質、第二摻質及/或第三摻質的資料儲存結構。雖然將方法1500說明及/或描述為一系列動作或事件，但應瞭解，所述方法不限於所說明的次序或動作。因此，在一些實施例中，動作可以與所說明的不同次序進行，及/或可同時進行。此外，在一些實施例中，所說明的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，可省略一些所說明的動作或事件，且可包含其它未說明的動作或事件。
在動作1502處，在基底上方形成下部導電電線。圖10說明對應於動作1502的一些實施例的橫截面圖1000。
在動作1504處，在下部導電電線上方形成底部電極。圖11說明對應於動作1504的一些實施例的橫截面圖1100。
在動作1506處，在底部電極上方形成資料儲存結構，其中所述資料儲存結構包括多摻雜介電材料，所述多摻雜介電材料包括第一摻質、第二摻質及/或第三摻質。圖11說明對應於動作1506的一些實施例的橫截面圖1100。
在動作1508處，在資料儲存結構上方形成頂蓋層且在所述頂蓋層上方形成頂部電極。圖12說明對應於動作1508的一些 實施例的橫截面圖1200。
在動作1510處，圖案化頂部電極、頂蓋層、資料儲存結構以及底部電極，由此形成記憶單元。圖13說明對應於動作1510的一些實施例的橫截面圖1300。
在動作1512處，在記憶單元上方形成上部導通孔和上部導電電線。圖14說明對應於動作1512的一些實施例的橫截面圖1400。
圖16說明根據本發明的用於形成積體晶片的方法1600，所述積體晶片包括具有多摻雜有第一摻質、第二摻質及/或第三摻質的資料儲存結構的前段製程電阻式記憶單元。雖然將方法1600說明及/或描述為一系列動作或事件，但應瞭解，所述方法不限於所說明的次序或動作。因此，在一些實施例中，所述動作可以與所說明的不同次序進行，及/或可同時進行。此外，在一些實施例中，所說明的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，可省略一些所說明的動作或事件，且可包含其它未說明的動作或事件。
在動作1602處，在基底中形成隔離結構。
在一些實施例中，所述隔離結構可實質上與圖9的隔離結構802類似。在另外的實施例中，一種用於形成隔離結構的製程可包含：圖案化圖9的基底202以界定基底202中的隔離結構開口；在所述隔離結構開口中(例如，通過PVD、CVD、ALD等) 沉積介電材料(例如，二氧化矽、氮化矽、碳化矽或類似物)；以及對所述介電材料執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization,CMP)製程)，由此界定隔離結構。
在動作1604處，在基底上方形成閘極介電層且在所述閘極介電層上方形成閘極電極。
在一些實施例中，所述閘極介電層可實質上與圖9的閘極介電層808類似，且所述閘極電極可實質上與圖9的閘極電極810類似。在另外的實施例中，閘極介電層和閘極電極可分別通過CVD、PVD、ALD、電鍍、無電極電鍍或另一合適的沉積或生長製程沉積。
在動作1606處，在閘極電極上方形成資料儲存結構，其中所述資料儲存結構包括多摻雜介電材料，所述多摻雜介電材料包括第一摻質、第二摻質及/或第三摻質。
在一些實施例中，所述資料儲存結構可實質上與圖9的資料儲存結構108類似，其中所述資料儲存結構包括多摻雜資料儲存層602和資料儲存層604。在另外的實施例中，一種用於形成資料儲存結構的製程可包含在閘極電極上方沉積多摻雜資料儲存層，及在所述多摻雜資料儲存層上方沉積資料儲存層。在一些實施例中，多摻雜資料儲存層可通過實質上與上文所描述的關於圖11的資料儲存結構108的形成的製程類似的製程，而在閘極電極上方形成。在另外的實施例中，資料儲存層可通過例如CVD、 PVD、ALD、共濺射或另一合適的沉積或生長製程而在多摻雜資料儲存層上方形成。
在動作1608處，在資料儲存結構上方形成頂蓋層，且在所述頂蓋層上方形成頂部電極。在一些實施例中，頂蓋層和頂部電極可通過實質上與上文所描述的關於圖12的頂蓋層110和頂部電極112的形成的製程類似的製程，而在資料儲存結構上方形成。
在動作1610處，圖案化頂部電極、頂蓋層、資料儲存結構、閘極電極以及閘極介電層，由此在基底上方形成元件閘極堆疊。
在一些實施例中，所述元件閘極堆疊可實質上與圖9的元件閘極堆疊902類似。在另外的實施例中，可通過實質上與上文所描述的關於圖13的圖案化製程的製程類似的製程，來對元件閘極堆疊圖案化。
在動作1612處，在基底中且在閘極介電層的相對側上形成一對源極/汲極區。
在一些實施例中，一對源極/汲極區可實質上與圖9的一對源極/汲極區804a至804b類似。在另外的實施例中，一種用於形成一對源極/汲極區的製程可包含選擇性地使基底摻雜有第二摻雜類型(例如，n型)。
在動作1614處，在基底上方形成內連線結構。
在一些實施例中，所述內連線結構可實質上與圖9的內連線結構812類似。在此類實施例中，內連線介電結構816可通 過一或多種沉積製程(例如，CVD、PVD、ALD等)形成，且導電接點814、導電線818以及/或導通孔820可分別通過單鑲嵌製程、雙鑲嵌製程或另一合適的形成製程形成。
因此，在一些實施例中，本發明涉及一種記憶單元，其包括頂部電極、底部電極以及設置於頂部電極與底部電極之間的資料儲存結構，其中所述資料儲存結構包括多摻雜有第一摻質、第二摻質及/或第三摻質的介電材料。
在一些實施例中，本申請提供一種記憶體元件，其包含：基底；上覆所述基底的底部電極；上覆所述底部電極的頂部電極；以及設置於頂部電極與底部電極之間的資料儲存結構，其中所述資料儲存結構包括摻雜有第一摻質和第二摻質的介電材料，其中第一摻質與第二摻質不同。
在一些實施例中，所述介電材料更包括與所述第一摻質及所述第二摻質不同的第三摻質。在一些實施例中，所述介電材料包括氧化鋁，所述第一摻質包括氮，所述第二摻質包括鉭，並且所述第三摻質包括鉿。在一些實施例中，所述介電材料包括第一原子百分比的所述第一摻質、第二原子百分比的所述第二摻質以及第三原子百分比的所述第三摻質，其中所述第一原子百分比小於所述第二原子百分比，並且所述第二原子百分比小於所述第三原子百分比。在一些實施例中，所述第一原子百分比在約5%到10%的範圍內，所述第二原子百分比在約12%到18%的範圍內，並且所述第三原子百分比在約15%到22%的範圍內。在一些實施 例中，所述資料儲存結構包括資料儲存層及多摻雜資料儲存層，其中所述多摻雜資料儲存層包括摻雜有所述第一摻質及所述第二摻質的所述介電材料，並且其中所述資料儲存層包括未摻雜的金屬氧化物。在一些實施例中，所述資料儲存層不含所述第一摻質。在一些實施例中，所述記憶體元件更包括：閘極介電層，其上覆所述基底；以及一對源極/汲極區，其設置於所述基底中及所述閘極介電層的相對側上；其中所述底部電極設置於所述閘極介電層與所述資料儲存結構之間，其中所述閘極介電層的相對側壁與所述資料儲存結構的相對側壁對準。在一些實施例中，所述頂部電極包括所述第一摻質及/或所述第二摻質。
在一些實施例中，本申請提供一種積體晶片，其包含基底及上覆所述基底的電阻式隨機存取記憶體(RRAM)單元，其中所述RRAM單元包含頂部電極、底部電極以及設置於頂部電極與底部電極之間的資料儲存結構，其中所述資料儲存結構包括第一高κ介電材料和多個摻質，其中多個摻質包括彼此分別不同的第一摻質、第二摻質以及第三摻質。
在一些實施例中，所述資料儲存結構包括第一資料儲存層、第二資料儲存層以及第三資料儲存層，其中所述第一資料儲存層包括摻雜有所述第一摻質的所述第一高κ介電材料，所述第二資料儲存層包括摻雜有所述第一摻質的第二高κ介電材料，並且所述第三資料儲存層包括摻雜有所述第一摻質的第三高κ介電材料。在一些實施例中，所述第二高κ介電材料包括所述第二摻 質，並且所述第三高κ介電材料包括所述第三摻質。在一些實施例中，所述資料儲存結構包括資料儲存層以及多摻雜資料儲存層，其中所述多摻雜資料儲存層包括摻雜有所述多個摻質的所述第一高κ介電材料，並且其中所述資料儲存層包括第二高κ介電材料。在一些實施例中，所述多摻雜資料儲存層的厚度小於所述資料儲存層的厚度。在一些實施例中，所述積體晶片更包括：頂蓋層，其設置於所述頂部電極與所述資料儲存結構之間，其中所述頂蓋層包括所述第一摻質及/或所述第二摻質。在一些實施例中，所述頂部電極的相對側壁、所述資料儲存結構的相對側壁以及所述底部電極的相對側壁分別對準。
在一些實施例中，本申請提供一種用於形成記憶體元件的方法，所述方法包含：在基底上方沉積底部電極；在底部電極上方沉積資料儲存結構，以使得所述資料儲存結構包括摻雜有第一摻質、第二摻質以及第三摻質的介電材料；在資料儲存結構上方沉積頂部電極；以及對底部電極、資料儲存結構以及頂部電極進行圖案化製程，由此在基底上方形成記憶單元。
在一些實施例中，所述資料儲存結構包括所述第一摻質的第一原子百分比、所述第二摻質的第二原子百分比以及所述第三摻質的第三原子百分比，其中所述第一原子百分比小於所述第二原子百分比，並且所述第二原子百分比小於所述第三原子百分比。在一些實施例中，所述用於形成記憶體元件的方法更包括：在所述基底上方形成閘極介電層，其中所述閘極介電層設置於所 述底部電極與所述基底之間，其中所述閘極介電層的相對側壁與所述資料儲存結構的相對側壁對準；以及在所述基底中及在所述閘極介電層的相對側上形成一對源極/汲極區。在一些實施例中，所述介電材料包括氧化鋁，所述第一摻質包括氮，所述第二摻質包括鉭，並且所述第三摻質包括鉿。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對本文作出各種改變、代替及變更。
102:電晶體
104:記憶單元
106:底部電極
108:資料儲存結構
110:頂蓋層
112:頂部電極
114:區域
200:記憶體元件
202:基底
204:源極/汲極區
206:閘極介電層
208:閘極電極
210:側壁間隔物結構
212:下部內連通孔
214:下部內連電線
216:內連線介電結構
218:底部電極通孔
220:頂部電極通孔
222:上部內連通孔
224:上部內連電線
226:氧空位
228:導電路徑

Claims (10)

  1. 一種記憶體元件，包括：基底；底部電極，其上覆所述基底；頂部電極，其上覆所述底部電極；以及資料儲存結構，其設置於所述頂部電極與所述底部電極之間，其中所述資料儲存結構包括多摻雜有第一摻質及第二摻質的介電材料，其中所述第一摻質與所述第二摻質不同。
  2. 如請求項1所述的記憶體元件，其中所述介電材料更包括與所述第一摻質及所述第二摻質不同的第三摻質。
  3. 如請求項2所述的記憶體元件，其中所述介電材料包括第一原子百分比的所述第一摻質、第二原子百分比的所述第二摻質以及第三原子百分比的所述第三摻質，其中所述第一原子百分比小於所述第二原子百分比，並且所述第二原子百分比小於所述第三原子百分比。
  4. 如請求項1所述的記憶體元件，其中所述資料儲存結構包括資料儲存層及多摻雜資料儲存層，其中所述多摻雜資料儲存層包括多摻雜有所述第一摻質及所述第二摻質的所述介電材料，並且其中所述資料儲存層包括未摻雜的金屬氧化物。
  5. 一種積體晶片，包括：基底；以及電阻式隨機存取記憶體(RRAM)單元，其上覆所述基底， 其中所述RRAM單元包括頂部電極、底部電極以及設置於所述頂部電極與所述底部電極之間的資料儲存結構，其中所述資料儲存結構包括多摻雜有多個摻質的第一高κ介電材料，其中所述多個摻質包括彼此分別不同的第一摻質、第二摻質以及第三摻質。
  6. 如請求項5所述的積體晶片，其中所述資料儲存結構包括第一資料儲存層、第二資料儲存層以及第三資料儲存層，其中所述第一資料儲存層包括摻雜有所述第一摻質的所述第一高κ介電材料，所述第二資料儲存層包括摻雜有所述第一摻質的第二高κ介電材料，並且所述第三資料儲存層包括摻雜有所述第一摻質的第三高κ介電材料。
  7. 如請求項6所述的積體晶片，其中所述第二高κ介電材料包括所述第二摻質，並且所述第三高κ介電材料包括所述第三摻質。
  8. 如請求項5所述的積體晶片，其中所述資料儲存結構包括資料儲存層以及多摻雜資料儲存層，其中所述多摻雜資料儲存層包括多摻雜有所述多個摻質的所述第一高κ介電材料，並且其中所述資料儲存層包括第二高κ介電材料。
  9. 一種用於形成記憶體元件的方法，所述方法包括：在基底上方沉積底部電極；在所述底部電極上方沉積資料儲存結構，以使得所述資料儲存結構包括多摻雜有第一摻質、第二摻質以及第三摻質的介電材料； 在所述資料儲存結構上方沉積頂部電極；以及對所述底部電極、所述資料儲存結構以及所述頂部電極進行圖案化製程，由此在所述基底上方形成記憶單元。
  10. 如請求項9所述的用於形成記憶體元件的方法，其中所述資料儲存結構包括所述第一摻質的第一原子百分比、所述第二摻質的第二原子百分比以及所述第三摻質的第三原子百分比，其中所述第一原子百分比小於所述第二原子百分比，並且所述第二原子百分比小於所述第三原子百分比。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527717B2 (en) * 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
JP2023141340A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体装置の製造方法
US20230320056A1 (en) * 2022-04-05 2023-10-05 International Business Machines Corporation Nanosheet pull-up transistor in sram

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180375024A1 (en) * 2017-06-26 2018-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Electrode structure to improve rram performance
US20190115533A1 (en) * 2016-05-04 2019-04-18 Forschungszentrum Juelich Gmbh Method for the production of layers of reram memories, and use of an implantation device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010074689A1 (en) * 2008-12-23 2010-07-01 Hewlett-Packard Development Company, L.P. Memristive device and methods of making and using the same
JP2011066285A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性記憶素子および不揮発性記憶装置
KR101055748B1 (ko) * 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
US8724369B2 (en) * 2010-06-18 2014-05-13 Sandisk 3D Llc Composition of memory cell with resistance-switching layers
US8907313B2 (en) 2012-12-18 2014-12-09 Intermolecular, Inc. Controlling ReRam forming voltage with doping
KR102074942B1 (ko) * 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
US20150255267A1 (en) * 2014-03-09 2015-09-10 Tokyo Electron Limited Atomic Layer Deposition of Aluminum-doped High-k Films
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9246085B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. Shaping ReRAM conductive filaments by controlling grain-boundary density
KR102410289B1 (ko) 2014-12-18 2022-06-17 인텔 코포레이션 국소화된 필라멘트 채널을 포함하는 저항성 메모리 셀, 그것을 포함하는 디바이스, 및 그것의 제조 방법
WO2017171819A1 (en) * 2016-03-31 2017-10-05 Intel Corporation Resistive random access memory with deuterium
TWI699914B (zh) 2016-09-08 2020-07-21 聯華電子股份有限公司 半導體元件及其製作方法
CN107887507A (zh) * 2016-09-29 2018-04-06 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法
JP2018157068A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
US10490739B2 (en) 2018-01-10 2019-11-26 Winbond Electronics Corp. One-time-programmable resistive random access memory and method for forming the same
KR102427895B1 (ko) * 2018-02-08 2022-08-02 에스케이하이닉스 주식회사 저항 메모리 소자의 읽기 방법
US10505112B1 (en) * 2018-06-26 2019-12-10 International Business Machines Corporation CMOS compatible non-filamentary resistive memory stack
CN110752289A (zh) * 2018-07-23 2020-02-04 天津理工大学 一种基于MnZn共掺杂BiFeO3薄膜的阻变存储器及其制备方法
US20200044152A1 (en) * 2018-07-31 2020-02-06 Applied Materials, Inc. Physical vapor deposition of doped transition metal oxide and post-deposition treatment thereof for non-volatile memory applications
US11527717B2 (en) * 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
US11430951B2 (en) * 2020-04-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell with switching layer comprising one or more dopants

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190115533A1 (en) * 2016-05-04 2019-04-18 Forschungszentrum Juelich Gmbh Method for the production of layers of reram memories, and use of an implantation device
US20180375024A1 (en) * 2017-06-26 2018-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Electrode structure to improve rram performance

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