TWI699914B - 半導體元件及其製作方法 - Google Patents
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Abstract
本發明提供一半導體元件，包含一接觸結構，位於一第一介電層中，一第二介電層，位於該第一介電層上，且該第二介電層包含有一開口，一側壁子，位於該開口內，且部分覆蓋該接觸結構，一可變電阻式記憶體(Resistive random-access memory,RRAM)，至少位於該接觸結構上，並且直接接觸該側壁子，其中該RRAM包含有一下電極、一上電極以及一可變電阻層(switching resistance layer)位於該下電極以及該上電極之間。
Description
本發明係關於一半導體元件，特別是關於一種電阻式隨機存取記憶體結構及其製作方法。
電阻式隨機存取記憶體(Resistive random access memory, RRAM)具有簡單結構、低工作電壓、高運作速度、良好耐久性且與CMOS製程相容等優點。RRAM是可替代傳統的快閃記憶體之最有前景的替代物，以達到縮小元件尺寸目的。RRAM正在諸如光碟和非揮發性記憶體陣列的各種元件中被廣泛應用。
RRAM單元將數據儲存在能夠被引發相變的材料層內。在所有或部分的層內，材料可以引發相變，並在高電阻狀態和低電阻狀態之間互相切換。不同的電阻狀態被偵測後，可以表示為"0"或"1"。在典型的RRAM單元中，數據儲存層包括非晶金屬氧化物，在施加足夠的電壓後，電壓可形成跨越過數據儲存層的金屬橋，也就形成低電阻狀態。接著，可以藉由施加高電流密度的脈衝或以其他方式，以分解或融化所有或部分的金屬結構，使金屬橋斷裂，並且恢復高電阻狀態。然後當數據儲存層迅速冷卻後，將再次從高電阻狀態轉變成低
電阻狀態。
本發明提供一半導體元件，包含一接觸結構，位於一第一介電層中，一第二介電層，位於該第一介電層上，且該第二介電層包含有一開口，一側壁子，位於該開口內，且部分覆蓋該接觸結構，一可變電阻式記憶體(Resistive random-access memory,RRAM)，至少位於該接觸結構上，並且直接接觸該側壁子，其中該RRAM包含有一下電極、一上電極以及一可變電阻層(switching resistance layer)位於該下電極以及該上電極之間。
本發明另提供一半導體元件的製作方法，包含：首先，提供一接觸結構，位於一第一介電層中，接著，形成一第二介電層，位於該第一介電層上，然後進行一第一蝕刻步驟，於該第二介電層中形成一開口，接下來形成一側壁子於該開口內，且該側壁子部分覆蓋該接觸結構，以及形成一可變電阻式記憶體(Resistive random-access memory,RRAM)於該接觸結構上，並且直接接觸該側壁子。
本發明的特徵在於，製作於接觸結構上的開口、以及RRAM結構的寬度都等於曝光極值。因此可最大限度地縮小元件尺寸。此外形成的側壁子可以進一步縮小開口的尺寸，也可以保護接觸結構避免其受到蝕刻步驟的破壞，提高生產良率。
100:金屬層間介電層
102:接觸結構
102A:接觸結構
104:蝕刻停止層
105:遮罩層
106:開口
108:第一側壁子
112:下電極層
112a:頂面
112’:下電極層
112”:下電極層
112C:下電極層
114:可變電阻層
116:上電極層
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118:圖案化遮罩層
122:下電極
122’:下電極
124:可變電阻層
124’:可變電阻層
126:上電極
126’:上電極
130:RRAM結構
130’:RRAM結構
132:第二側壁子
134:介電層
136:接觸結構
136A:接觸結構
140:基底
142:介電層
144:電晶體
146:源/汲極區
148:接觸結構
150:介電層
150-2:介電層
150-1:介電層
152:接觸結構
154:接觸結構
W1:寬度
W2:寬度
E1:蝕刻步驟
E2:蝕刻步驟
CD:曝光極值
D:水平偏移
第1圖至第7圖係為本發明所提供之半導體元件之製作方法之第一實施例之示意圖，其中：第1圖繪示形成一開口於一接觸結構上的示意圖；第2圖繪示形成兩第一側壁子於開口內之後的示意圖；第3圖繪示形成一下電極層、一可變電阻層與一上電極層之後的示意圖；第4圖繪示形成一RRAM結構之後的示意圖；第5圖繪示形成兩第二側壁子之後的示意圖；第6圖繪示形成接觸結構之後的示意圖；以及第7圖繪示RRAM結構與一電晶體組合的示意圖。
第8圖係為本發明所提供之半導體元件之另一實施例之示意圖。
第9圖係為本發明所提供之半導體元件之另一實施例之示意圖。
第10圖係為本發明所提供之半導體元件之另一實施例之示意圖。
第11圖係為基於第8圖所述實施例繼續形成一RRAM結構的之示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
本發明所提供的半導體元件，至少包含有一電阻式隨機存取記憶體(resistive random access memory,RRAM)位於一接觸結構上。其中接觸結構可能位於一金屬層間介電層(inter metal dielectric,IMD)中。以下段落為簡潔描述本案的特徵，先繪示一接觸結構位於一金屬層間介電層中，接下來再形成一電阻式隨機存取記憶體位於該接觸結構上。
如第1圖所示，提供一接觸結構102位於一金屬層間介電層100中。接下來，在金屬層間介電層100上方形成一蝕刻停止層104以及一遮罩層105(例如為氧化矽)，並且利用微影製程來圖案化遮罩層105與蝕刻停止層104以形成如第1圖所示的一開口106。開口106暴露接觸結構102。此外，在大多數實施例中，後續形成的電阻式隨機存取記憶體(RRAM)的下電極將會形成於開口106內。另外，除了接觸結構102之外，本發明還可能更包含其他的接觸結構(例如接觸結構102A)位於金屬層間介電層100中。
開口106的寬度W1會影響後續形成的RRAM堆疊件的形狀。值得注意的是，本發明中為了盡可能縮小元件尺寸，較佳地將開口106的寬度W1製作為現有製程的曝光極值(critical dimension,CD)，也就是說在目前的技術下，使用通常的微影技術所能製作的最小寬度。舉例來說，以目前的14奈米製程下，所能製作出的開口106之寬度W約小於90奈米。換句話說，以目前的製程技術，開口106的寬度W將無法藉由調整微影製程(例如縮小光罩尺寸等方式)而被進一步縮減。本發明不限於此，開口106的寬度W1可大於現有製程的曝光極值。
接下來，如第2圖所示，先沉積一側壁子材料層(圖未示)於遮罩層105上以及開口106內，接下來例如藉由一非等向性蝕刻步驟E1，以移除部分的側壁
子材料層，並形成第一側壁子108，位於開口106的內側壁上。第一側壁子108可以包含任何合適的側壁子材料，例如氮化矽、氧化矽或氮氧化矽等，或是在一些實施例中也可包含導電材料，但不限於此。在大多數實施例中，選擇第一側壁子108的材料與蝕刻停止層104的材料，使兩者之間具有蝕刻選擇比。例如，在一實施例中，蝕刻停止層104的材料是碳氮化矽(silicon carbon nitride,SiCN)，而第一側壁子108的材料是氮化矽。此外，在蝕刻步驟E1過程中，遮罩層105可能被完全移除而曝露出蝕刻停止層104，或是如第2圖所示仍有部分遮罩層105殘留於蝕刻停止層104上。
值得注意的是，第一側壁子108形成於開口106內，因此開口106的寬度從W1被進一步縮減成W2，其中W2小於W1。在一些實施例中，W2約小於60奈米，但不限於此。
接下來，如第3圖所示，至少於開口106內，形成一下電極層112、一可變電阻層114和一上電極層116。本實施例中，下電極層112實質上共形地(conformally)形成於蝕刻停止層104(或遮罩層105)上以及開口106內，因此下電極層112的一頂面112a具有一凹槽或凹面。接下來依序實質上共形地形成可變電阻層114以及上電極層116於下電極層112上，因此上電極層116的一頂面116a也同樣具有一凹槽或凹面。
本實施例中，下電極層112與上電極層116可以具有任何合適的組成並且可以通過任何合適的製程形成。合適的組成例如金屬、金屬氮化物、摻雜的多晶矽、上述者的任意組合，但不限於此。在一些實施例中，下電極層112或上電極層116是金屬，例如可以選自鋁、鈦、鉭、金、鉑、鎢、鎳、銥、銅或
銅鋁合金等組合。在一些實施例中，下電極層112或上電極層116是金屬氮化物。例如為氮化鈦(TiN)、氮化鉭(TaN)或氮化鎢(WN)等。在一些實施例中，下電極層112或上電極層116為摻雜的多晶矽，例如為P+摻雜的多晶矽或N+摻雜的多晶矽。此外，下電極層112與上電極層116的材質可以相同或不同，本發明不限於此。
可變電阻層114可以是適用於RRAM單元的數據儲存層的任何材料。適用於RRAM單元的數據儲存層的材料包括一些可以被引發相變以在高電阻狀態和低電阻狀態之間經歷可逆相變的材料。在一些實施例中，相變發生在非晶態和金屬態之間。相變可以伴隨著或涉及化學組成的變化。在大多數實施例中，可變電阻層114在處於低電阻狀態時是高介電常數(high-k)材質。在一些實施例中，可變電阻層114是過渡金屬氧化物。可以適用於可變電阻層114的材料例如包括氧化鈦(TiO)、氧化鎳(NiO)、氧化鎢(WO3)、氧化鋯(ZrO)、氧化銅(CuO)、氧化鉿(HfO)、氧化鉭(TaO)、氧化鋅(ZnO)、氧化鋁(Al2O3)、氧化鉬(MoO)等，但不限於此。在大多數實施例中，可變電阻層114的厚度在從20埃(angstroms)至100埃的範圍內。在一些實施例中，可變電阻層114的厚度在從30埃至70埃的範圍內，例如50埃。
此外，在形成下電極層112之前，可選擇性地額外形成一擴散阻擋層(圖未示)位於開口106內，接著才形成下電極層112位於擴散阻擋層上。擴散阻擋層可防止接觸結構102的材料污染下電極。在一些實施例中，接觸結構102包含銅，並且下電極層112是易於受銅污染的材料，例如為氮化鈦(TiN)或氮化鉭(TaN)等。擴散阻擋層可以具有任何合適的組成並且可以通過任何合適的製程形成。在大多數實施例中，擴散阻擋層可選自鋁、錳、鈷、鈦、鉭、鎢、鎳、錫、鎂
等組成的金屬、導電氧化物、氮化物或氮氧化物等。擴散阻擋層可以具有任何合適的厚度。合適的厚度需足夠大，以提供有效的擴散阻擋，但是不會大到導致過大的電阻。在一些實施例中，擴散阻擋層的厚度在從100埃至300埃的範圍內，但不限於此。
如第4圖所示，在上電極層116上形成一圖案化遮罩層118(材質例如為氮化矽)後，或是形成一遮罩層(圖未示)以及一圖案化光阻層(圖未示)後，接著進行一蝕刻步驟E2，以圖案化遮罩層118(或是圖案化光阻層)當作保護層，移除部分的上電極層116、可變電阻層114以及下電極層112。經過蝕刻步驟E2之後，剩餘的材料層至少包含有一下電極122、一可變電阻層124以及一上電極126，並且組成一RRAM結構130。此外，上述遮罩層105若未被完全移除，此時遮罩層105也可能會在蝕刻步驟E2中被完全移除或部分移除。另外，若上述側壁子108包含有導電材料，可以增大RRAM結構130與接觸結構102的可導電接觸面積，將可降低RRAM結構130與接觸結構102之間的電阻。
其中值得注意的是，本發明為了盡可能縮減元件尺寸，因此在形成圖案化遮罩層118時，也將圖案化遮罩層118的寬度設定為曝光極值CD。也就是說，本實施例中RRAM結構130之寬度也等於W1。請注意上述曝光極值的大小，以目前的技術為例，約小於90奈米，但有可能隨著技術的進步而進一步縮小。
此外，第4圖也繪出RRAM結構130與開口106的位置產生偏移(shifting)的狀況。如上所述，由於RRAM結構130與開口106的寬度都等於曝光極值CD，因此其尺寸都極小，在此狀況下，上述兩元件相當容易因為曝光對準(mis-alignment)的關係而產生偏移。如第4圖所示，RRAM結構130與開口106的側
壁之間存在一水平偏移D。其中水平偏移D的大小約為10-20奈米，但不限於此。此外，第一側壁子108也被部分曝露。值得注意的是，上述第二蝕刻步驟E2可能為一含有氯氣(Cl2)的氣體蝕刻，因氯氣容易與銅產生反應，當偏移的情況產生時，第一側壁子108可以保護住底下的接觸結構102，避免由銅組成的接觸結構102受到蝕刻步驟的影響而被破壞。另外本實施例中，由於發生偏移，因此仍有部分的遮罩層105位於RRAM結構130下而未被移除。
接下來如第5圖所示，形成第二側壁子132位於RRAM結構130的兩側。第一側壁子以上視圖觀之可環繞開口106，第二側壁子以上視圖觀之可環繞RRAM結構130。右側的第二側壁子132可與曝露出的第一側壁子108直接接觸，而部分未被移除的遮罩層105則位於左側之第二側壁子132、下電極層112與第一側壁子108之間。第二側壁子132的材質例如包含氮化矽，但不限於此。
如第6圖所示，接著形成一介電層134以及至少一接觸結構136位於介電層134中，接觸結構136與RRAM結構130電性連接。至此完成RRAM結構130與其他元件的連接。其他元件可藉由接觸結構102或接觸結構136與RRAM結構130互相電性連接。此外，還可能包含其他接觸結構(例如接觸結構136A)與接觸結構102A電性連接，也屬於本發明涵蓋範圍內。
第7圖繪示本發明的RRAM結構130與電晶體可能的連接狀況。其中包含有一基底140，基底140上有一介電層142，一電晶體144位於介電層142中，且電晶體144旁邊的基底140中包含有電晶體144的源/汲極區146。一接觸結構148如接觸插塞與源/汲極區146電性連接，且接觸結構148與上述接觸結構102電性連接。其中接觸結構148與接觸結構102之間可能包含其他介電層與其他內連線結
構，例如第7圖所示的介電層150(其中介電層150包含有介電層150-1以及介電層150-2)、內連線結構152以及內連線結構154等。內連線154與接觸結構102可為一內連線結構(如一銅鑲嵌結構)的兩個部分。另外內連線結構152與內連線結構154分別位於介電層150-1以及介電層150-2內。在多數實施例中，本發明的半導體結構為記憶體元件，其包含1T1R的RRAM元件，也就是一個電晶體對應一個RRAM，但不限於此。
下文將針對本發明之半導體元件及其製作方法的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參考第8圖與第9圖，其分別繪示本發明另三實施例的半導體元件。在一實施例中，接續第2圖之製造流程，當開口106形成於金屬層間介電層100上之後，接著所填入的下電極層可以填滿開口106，接下來再以一平坦化步驟將多餘的下電極層移除。如第8圖所示，填入下電極層112’，接著進行平坦化步驟之後，仍有部分的下電極層112’位於遮罩層105(或蝕刻停止層104)上。或是如第9圖所示，填入下電極層112”，接著進行平坦化步驟之後，下電極層112”僅位於開口106內，而不位於遮罩層105(或蝕刻停止層104)上。然不論第8圖與第9圖所示，本發明另兩實施例之下電極層112’與112”的平坦頂面與第一側壁子108的頂面，皆高於蝕刻停止層104的頂面。
另外在本發明的另一實施例中，請參考第10圖，其繪示本發明另一實施例的半導體元件。與上述第8圖或第9圖類似，但在本實施例中，填入下電
極層112C於開口內，進行平坦化步驟後，一併將遮罩層105完全移除，並且移除部分的第一側壁子108，因此第一側壁子108的頂面有一截角頂面(truncated top surface)。另外本實施例中，下電極層112C的頂面與第一側壁子108的頂面以及蝕刻停止層104都齊平。
以第8圖所示的結構為例，繼續形成可變電阻層、上電極層，並且進行蝕刻步驟等，以形成RRAM結構130’，然後形成第二側壁子132與介電層134，如第11圖所示。RRAM結構130’與上述第一實施例所述的RRAM結構130材質相同，皆至少包含有一下電極122’、一可變電阻層124’以及一上電極126’。但是本實施例的RRAM結構130’具有一平坦頂面，且下電極122’、可變電阻層124’及上電極126’亦都具有一平坦頂面，但下電極122’具有一內凹的側壁，此結構也屬於本發明的涵蓋範圍內。除了上述特徵外，其餘各部件之特徵、材料特性以及製作方法與上述第一較佳實施例相似，故在此並不再贅述。另外同樣地，本發明也可以基於第9圖或是第10圖所示的結構繼續形成RRAM結構，也屬於本發明的涵蓋範圍內。
本發明的特徵在於，製作於接觸結構上的開口、以及RRAM結構的寬度都等於曝光極值。因此可最大限度地縮小元件尺寸。此外形成的側壁子可以進一步縮小開口的尺寸，也可以保護底下的接觸結構避免其受到蝕刻步驟的破壞，提高生產良率。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:金屬層間介電層
102:接觸結構
102A:接觸結構
104:蝕刻停止層
105:遮罩層
108:第一側壁子
118:圖案化遮罩層
122:下電極
124:可變電阻層
126:上電極
130:RRAM結構
132:第二側壁子
134:介電層
136:接觸結構
136A:接觸結構
Claims (20)
- 一半導體元件，包含：一接觸結構，位於一第一介電層中；一第二介電層，位於該第一介電層上，且該第二介電層包含有一開口；一側壁子，位於該開口內，且部分覆蓋該接觸結構；一可變電阻式記憶體(Resistive random-access memory, RRAM)，至少位於該接觸結構上，並且直接接觸該側壁子，其中該RRAM包含有一下電極、一上電極以及一可變電阻層(switching resistance layer)位於該下電極以及該上電極之間，其中該開口的一寬度等於該RRAM的一寬度。
- 如申請專利範圍第1項所述的半導體元件，其中部分該RRAM位於該開口內，且該RRAM的頂面為一凹面。
- 如申請專利範圍第1項所述的半導體元件，其中部分該RRAM位於該開口內，且該下電極的頂面為一平面。
- 如申請專利範圍第1項所述的半導體元件，其中該下電極的材質包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、鉑(Pt)、金(Au)、銅(Cu)、銅鋁合金(AlCu)，或其組合。
- 如申請專利範圍第1項所述的半導體元件，其中該可變電阻層的材質包含氧化鈦(TiO)、氧化鎳(NiO)、氧化鎢(WO3)、氧化鋯(ZrO)、氧化銅(CuO)、氧化鉿(HfO)、氧化鉭(TaO)、氧化鋅(ZnO)、氧化鋁(Al2O3)、氧化鉬(MoO)。
- 如申請專利範圍第1項所述的半導體元件，其中該RRAM的該寬度等於或小於90奈米。
- 如申請專利範圍第1項所述的半導體元件，其中更包含至少一第二側壁子，位於該第二介電層上，且直接接觸該RRAM的一側壁。
- 如申請專利範圍第7項所述的半導體元件，其中該第二側壁子更直接接觸該側壁子。
- 如申請專利範圍第1項所述的半導體元件，更包含有一電晶體，且該接觸結構與該電晶體的一源/汲極電性連接。
- 如申請專利範圍第1項所述的半導體元件，其中該接觸結構的材質包含銅。
- 一半導體元件的製作方法，包含：提供一接觸結構，位於一第一介電層中；形成一第二介電層，位於該第一介電層上；進行一第一蝕刻步驟，於該第二介電層中形成一開口；形成一側壁子於該開口內，且該側壁子部分覆蓋該接觸結構；以及形成一可變電阻式記憶體(Resistive random-access memory,RRAM)於該接觸結構上，並且直接接觸該側壁子，其中該開口的一寬度等於該RRAM的一寬度。
- 如申請專利範圍第11項所述的方法，其中形成該可變電阻式記憶體 的方法至少包含：形成一下電極材料層，覆蓋於該第二介電層，該側壁子以及該接觸結構上；形成一可變電阻材料層於該下電極材料層上；形成一上電極材料層於該可變電阻材料層上；以及進行一第二蝕刻步驟，移除部分該下電極材料層、該可變電阻材料層以及該上電極材料層。
- 如申請專利範圍第12項所述的方法，其中該下電極材料層形成之後，更包含對該下電極材料層進行一平坦化步驟，接著才形成該可變電阻材料層於該下電極材料層上。
- 如申請專利範圍第12項所述的方法，其中該第二蝕刻步驟為一含氯的氣體蝕刻步驟。
- 如申請專利範圍第12項所述的方法，其中該第二蝕刻步驟之後，部分該側壁子被曝露出來。
- 如申請專利範圍第11項所述的方法，其中該可變電阻層的材質包含氧化鈦(TiO)、氧化鎳(NiO)、氧化鎢(WO3)、氧化鋯(ZrO)、氧化銅(CuO)、氧化鉿(HfO)、氧化鉭(TaO)、氧化鋅(ZnO)、氧化鋁(Al2O3)、氧化鉬(MoO)。
- 如申請專利範圍第11項所述的方法，其中該RRAM的寬度等於或小於90奈米。
- 如申請專利範圍第11項所述的方法，其中更包含形成至少一第二側壁子於該第二介電層上，且該第二側壁子直接接觸該RRAM的一側壁。
- 如申請專利範圍第18項所述的方法，其中該第二側壁子更直接接觸該側壁子。
- 一半導體元件，包含：一接觸結構，位於一第一介電層中；一第二介電層，位於該第一介電層上，且該第二介電層包含有一開口；一側壁子，位於該開口內，且部分覆蓋該接觸結構；一可變電阻式記憶體(Resistive random-access memory, RRAM)，至少位於該接觸結構上，並且直接接觸該側壁子，其中該RRAM包含有一下電極、一上電極以及一可變電阻層(switching resistance layer)位於該下電極以及該上電極之間；以及一第二側壁子，位於該第二介電層上，且直接接觸該RRAM的一側壁，其中該第二側壁子更直接接觸該側壁子。
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