CN117750780A - 电阻式存储器器件及其制造方法 - Google Patents
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Abstract
电阻式存储器器件包括设置在底部电极和到达存储器器件的底部电接触件之间的超薄阻挡层。超薄阻挡层可以将电阻式存储器元件的总台阶高度降低15％或更多，包括高达约20％或更多。超薄阻挡层的使用可另外将部分位于存储器元件下方并在存储器元件之间延伸的介电蚀刻停止层的厚度均匀性提高至少约15％。超薄阻挡层的使用可导致改进的可制造性并为电阻式存储器器件提供降低的成本和更高的产量，并且可促进电阻式存储器器件在先进技术节点中的集成。本申请的实施例还提供了制造电阻式存储器器件的方法。
Description
技术领域
本申请的实施例涉及电阻式存储器器件及其制造方法。
背景技术
电阻式存储器器件使用可以提供至少两种电阻状态的存储器元件。不同的电阻状态可以提供不同水平的电气电阻。新兴的电阻式存储器器件技术的示例是电阻式随机存取存储器(RRAM或ReRAM)。ReRAM器件是非易失性存储器器件，它通过改变固态介电材料的电阻来操作。随着电阻增加并阻止电流流向节点，存储器状态可以指示“关断”或“0”状态。相反，随着电阻降低，电流可以流动并且可能指示“接通”或“1”状态。其他利用类似电阻开关原理的新兴非易失性存储器技术包括相变存储器(PCM)、磁阻式随机存取存储器(MRAM)、导电桥式RAM(CBRAM)和碳纳米管(CNT)存储器。这些新兴技术通常被认为是闪存存储器的潜在替代品。然而，迄今为止还没有广泛采用这些技术。对电阻式存储器技术的改进存在持续的需要。
发明内容
根据本申请的实施例的一个方面，提供了一种电阻式存储器器件，包括：金属部件；阻挡层，位于金属部件上方具有6nm或更小的厚度；底部电极，位于阻挡层上方；切换层，位于底部电极上方；顶部电极，位于切换层上方；以及导电通孔，接触顶部电极。
根据本申请的实施例的另一个方面，提供了一种电阻式存储器器件，包括：介电材料层；层堆叠件，位于介电材料层的第一部分上方，层堆叠件包括：阻挡层；底部电极，位于阻挡层上方；切换层，位于底部电极上方；和顶部电极，位于切换层上方；其中，介电材料层的第二部分横向围绕层堆叠件，介电材料层的上表面与层堆叠件的顶部电极的上表面之间的最大台阶高度小于80nm。
根据本申请的实施例的又一个方面，提供了一种制造电阻式存储器器件的方法，包括：在金属部件上方形成介电材料层；蚀刻介电材料层以形成穿过介电材料层的开口，开口的底部处暴露金属部件的表面；在暴露于开口的底部中的金属部件的表面上方形成阻挡层，其中，阻挡层的厚度为6nm或更小；在阻挡层上方形成底部电极；在底部电极上方形成切换层；在切换层上方形成顶部电极；以及形成接触顶部电极的导电通孔。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本公开实施例的在形成存储器器件阵列之前的第一示例性结构的垂直截面图。
图1B是根据本公开实施例的在形成存储器器件阵列期间的第一示例性结构的垂直截面图。
图1C是根据本公开实施例的在形成上层级金属互连结构之后的第一示例性中间结构的垂直截面图。
图2是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括第一介电材料层和嵌入在第一介电材料层中的金属部件。
图3是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括沉积在第一介电材料层和金属部件的上表面上方的第二介电材料层。
图4是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括形成在第二介电材料层的上表面上方的图案化掩模。
图5是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了形成穿过第二介电材料层以暴露金属部件的上表面的开口。
图6是在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在第二介电材料层的上表面和侧表面上方以及在开口底表面上的金属部件的暴露上表面上方的连续阻挡层。
图7是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续阻挡层的上表面上方的连续底部电极层。
图8是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续底部电极层上方的连续切换层。
图9是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续切换层上方的可选的连续覆盖层。
图10是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在可选的连续覆盖层上方的连续顶部电极层。
图11是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续顶部电极层上方的连续硬掩模层。
图12是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括位于连续硬掩模层上方的图案化掩模。
图13是根据本公开实施例的在蚀刻工艺后的形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，该蚀刻工艺去除连续硬掩模层、连续顶部电极层和可选的连续覆盖层的部分以在连续切换层上方提供第一层堆叠件。
图14是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其示出了沉积在连续切换层的暴露上表面上方以及在第一层堆叠件的上表面和侧表面上方的连续间隔件材料层。
图15是根据本公开实施例的在蚀刻工艺之后的形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，该蚀刻工艺去除连续间隔件材料层的部分以在第一层堆叠件的侧表面上方形成至少一个间隔件。
图16是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括位于硬掩模和至少一个间隔件的上表面上方的图案化掩模。
图17是根据本公开实施例的在蚀刻工艺之后的形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，该蚀刻工艺去除连续切换层、连续底部电极层和连续阻挡层的部分以提供第二层堆叠件。
图18是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括在第二介电材料层的暴露的上表面上方以及在第二层堆叠件的侧表面和上表面上方的第三介电材料层。
图19是根据本公开各种实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括第三介电材料层上方的缓冲层。
图20是根据本公开各种实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括缓冲层上方的第四介电材料层。
图21是根据本公开各种实施例的电阻式存储器器件的垂直截面图，其包括金属线和从金属线延伸穿过第四介电材料层、缓冲层、第三介电材料层和硬掩模并接触顶部电极的上表面的导电通孔。
图22是根据本公开另一实施例的电阻式存储器器件的垂直截面图。
图23是根据本公开又一实施例的电阻式存储器器件的垂直截面图。
图24是根据本公开又一实施例的电阻式存储器器件的垂直截面图。
图25是根据本公开又一实施例的电阻式存储器器件的垂直截面图。
图26是根据本公开又一实施例的电阻式存储器器件的垂直截面图。
图27是示出根据本公开实施例的制造电阻式存储器器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
通常，本文公开的各种实施例可以包括电阻式存储器器件，诸如电阻式随机存取存储器(ReRAM)器件，以及形成电阻式存储器器件的方法，电阻式存储器器件具有在底部电极和到达电阻式存储器器件的电接触件之间的超薄阻挡层。
如本文所用，“电阻式存储器器件”包括存储器器件，在存储器器件中可以通过改变存储器元件的电气电阻将数据储存在存储器元件中。存储器元件的电气电阻改变可以迅速发生(例如，在不到10分钟内，例如不到1分钟，包括不到1秒)，可以是非易失性的(即，没有施加电源的存储器元件将长时间，诸如超过24小时，保持其电阻状态)，并且可以是可逆的。电阻式存储器器件通常包括组织成存储器阵列的大量独立运行的存储器单元(例如超过103个、超过105个、超过106个或超过109个存储器单元)，其中存储器阵列的每个存储器单元可以包括存储器元件，存储器元件可以提供至少两种提供不同水平的电气电阻的电阻状态。
电阻式存储器器件的各个存储器元件的电阻状态可以通过向存储器元件施加电应力来修改，例如通过电压或电流脉冲。例如，在ReRAM存储器器件的情况下，存储器元件可以具有电气电阻的初始第一状态。在实施例中，存储器元件可以包括介电材料，并且其电气电阻的初始状态可以是相对高电阻状态。可以通过以足够高的电压施加一个或多个电压脉冲以在存储器元件的材料中引起软击穿，来执行初始、一次性“形成”步骤(也称为“电形成”步骤)。在该“形成”步骤之后，存储器元件的电气电阻可以显著降低，使得它们处于稳定的低电阻状态(LRS)。
为了逆转此过程，可以通过施加一个或多个附加的电压脉冲来执行“复位”过程，该电压脉冲可以具有与“形成”步骤期间使用的电压脉冲相反的极性，这会导致存储器元件的电气电阻增加，使得它们处于稳定的高电阻状态(HRS)。“复位”过程可能会破坏通过存储器元件的传导路径或“细丝”，导致存储器元件再次变成相对高电阻。在“复位”之后的存储器元件的电阻率可能接近于它们在“形成”步骤之前的原始电阻状态。可以通过施加一个或多个附加的电压脉冲来执行“置位”过程，该电压脉冲可以具有与在初始的“形成”步骤期间使用的电压脉冲相同的极性，以使传导路径重新形成，并且将存储器元件转换回低电阻状态(LRS)。
因此，可以通过将单元的存储器元件从高阻状态(HRS)改变为低阻状态(LRS)(或者反之亦然)，来对存储器阵列的单独存储器单元进行编程。在读取操作期间，可以向存储器元件施加低电压，并且可以基于流过存储器单元的电流来确定每个存储器单元的逻辑状态。相对较高的电流指示单元中的存储器元件具有低电阻状态(LRS)，而相对较低的电流指示存储器元件具有高电阻状态(HRS)。在具有高电阻状态(HRS)和低电阻状态(LRS)的存储器元件之间检测到的电流的差可以被称为电阻式存储器器件的“存储器窗口”。在一些实施例中，高电流(即，LRS)可以指示储存的数据值“1”，而低电流(即，HRS)可以指示储存的数据值“0”。
一种类型的电阻式存储器器件可以包括由层堆叠件组成的单独的存储器元件(即，存储器单元)，该层堆叠件包括由介电材料形成的切换层(也可以称为“储存层”)、位于切换层一侧上的第一导电层(也可称为“底部电极”)、以及位于切换层另一侧上的第二导电层(也可称为“顶部电极”)。电接触件可以电接触层堆叠件的相对侧上的顶部电极和底部电极。在切换层以及顶部电极和底部电极沿水平方向(即，平行于支撑衬底的表面)延伸的实施例中，到达层堆叠件的电接触件可以包括嵌入在介电材料中的金属部件，诸如金属线或通孔。由于单独存储器元件的制造容易，具有这种配置的电阻式存储器器件可以是后端制程(BEOL)集成的有吸引力的选择。
当形成如上所述的电阻式存储器元件时，通常在沉积底部电极层之前沉积阻挡层。阻挡层的目的是防止材料从底部电接触件(例如，金属线或通孔)扩散到存储器元件的底部电极中，这可能污染底部电极并降低存储器元件的性能。阻挡层通常使用物理沉积技术形成，诸如物理气相沉积(PVD)。阻挡层可以具有18nm或更大的厚度。
存在相对厚的阻挡层有助于电阻式存储器元件的相对大的垂直高度或“台阶高度”。存储器元件的较大的台阶高度会导致工艺时间增加，从而导致更高的制造成本和更低的产量，并且还会抑制电阻式存储器器件在先进技术节点中的集成。
此外，形成电阻式存储器元件可能需要蚀刻工艺以从形成单独存储器元件的每个层堆叠件之间去除包括部分阻挡层的材料。用于去除相对较厚的阻挡层的部分的蚀刻工艺可能会增加工艺时间且可能导致不均匀的厚度，以及对部分位于存储器元件下方和在存储器元件之间延伸的介电蚀刻停止层的损坏。这可能会对器件良率产生负面影响。
为了解决诸如电阻式随机存取存储器(ReRAM)器件的电阻式存储器器件中的上述问题，本文公开的各种实施例包括电阻式存储器器件，该电阻式存储器器件包括设置在底部电极与到达存储器器件的底部电接触件之间的超薄阻挡层。在各种实施例中，阻挡层的厚度可以是6nm或更小，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。超薄阻挡层可以将电阻式存储器元件的总台阶高度降低15％或更多，包括高达约20％或更多。根据各种实施例的超薄阻挡层的使用，可以附加地将部分地位于存储器元件下方且在存储器元件之间延伸的介电蚀刻停止层的厚度均匀性提高至少约15％。在各种实施例中，超薄阻挡层可以使用共形沉积工艺形成，诸如原子层沉积(ALD)。利用超薄阻挡层的各种实施例可以导致改进的可制造性并且为电阻式存储器器件提供降低的成本和更高的产量，并且可以促进电阻式存储器器件在先进技术节点中的集成。
参考图1A，根据本公开各种实施例，示出了根据本公开实施例的在形成存储器器件阵列之前的第一示例性结构的垂直截面图。第一示例性结构可以包括衬底8，衬底8包含半导体材料层10。衬底8可以包括体半导体衬底，诸如硅衬底，其中半导体材料层从衬底8的顶面连续地延伸到衬底8的底表面，或者包括绝缘体上半导体层，绝缘体上半导体层包括半导体材料层10作为覆盖掩埋绝缘体层(诸如氧化硅层)的顶部半导体层。示例性结构可以包括各种器件区，这些器件区可以包括存储器阵列区50，在存储器阵列区50中可以随后形成至少一个非易失性存储器单元阵列。
示例性结构还可以包括外围逻辑区52，在外围逻辑区52中可以随后形成每个非易失性存储器单元阵列与包括场效应晶体管的外围电路之间的电连接。存储器阵列区50和逻辑区52的区域可以用于形成外围电路的各种元件。
诸如场效应晶体管(FET)的半导体器件可以在前端制程(FEOL)操作期间形成在半导体材料层10之上和/或之中。例如，可以通过形成浅沟槽并且随后用诸如氧化硅的介电材料填充浅沟槽，在半导体材料层10的上部中形成浅沟槽隔离结构12。其他合适的介电材料在预期的公开范围内。通过执行掩模离子注入工艺，可以在半导体材料层10的上部的各个区域中形成各种掺杂阱(未明确示出)。
可以通过沉积和图案化栅极介电层、栅电极层和栅极覆盖介电层而在衬底8的顶面上方形成栅极结构20。每个栅极结构20可以包括栅极电介质22、栅电极24和栅极覆盖电介质28的垂直堆叠件，其在本文中被称为栅极堆叠件(22、24、28)。可以执行离子注入工艺以形成延伸注入区，延伸注入区可以包括源极延伸区和漏极延伸区。可以在栅极堆叠件(22、24、28)周围形成介电栅极间隔件26。栅极堆叠件(22、24、28)和介电栅极间隔件26的每个组件构成栅极结构20。可以执行使用栅极结构20作为自对准注入掩模的附加离子注入工艺以形成深有源区。这种深有源区可以包括深源极区和深漏极区。深有源区的上部可以与延伸注入区的部分重叠。扩展注入区和深有源区的每个组合可以构成有源区14，取决于电偏置，该有源区14可以是源极区或漏极区。半导体沟道15可以形成在相邻的一对有源区14之间的每个栅极堆叠件(22、24、28)下方。金属-半导体合金区18可以形成在每个有源区14的顶面上。场效应晶体管可以形成在半导体材料层10上。每个场效应晶体管可以包括栅极结构20、半导体沟道15、一对有源区14(其中一个用作源极区，且另一个用作漏极区)和可选的金属-半导体合金区18。互补金属-氧化物-半导体(CMOS)电路75可以设置在半导体材料层10上，其可以包括用于随后形成的晶体管(诸如薄膜晶体管(TFT))和存储器器件的阵列的外围电路。
随后可以形成各种互连层级结构，这些互连层级结构在形成存储器器件阵列之前形成并且在本文中被称为下互连层级结构(L0、L1、L2)。在随后将在两层级的互连层级金属线上方形成存储器器件的二维阵列的实施例中，下互连层级结构(L0、L1、L2)可以包括接触级结构L0、第一互连层级结构L1和第二互连层级结构L2。接触层级结构L0可以包括平坦化介电层31A，平坦化介电层31A包括诸如氧化硅的可平坦化介电材料，以及接触有源区14或栅电极24中的相应一个并且形成在平坦化介电层31A内的各种接触通孔结构41V。第一互连层级结构L1包括第一互连层级介电(ILD)层31B和形成在第一ILD层31B内的第一金属线41L。第一ILD层31B也称为第一线层级介电层。第一金属线41L可以接触相应的一个接触通孔结构41V。第二互连层级结构L2包括第二ILD层32，其可以包括第一通孔层级介电材料层和第二线层级介电材料层或者线和通孔层级介电材料层的层堆叠件。第二ILD层32可以具有形成在内的第二互连层级金属互连结构(42V、42L)，第二互连层级金属互连结构包括第一金属通孔结构42V和第二金属线42L。第二金属线42L的顶面可以与第二ILD层32的顶面共面。
图1B是根据本公开实施例的在形成存储器器件阵列期间的第一示例性结构的垂直截面图。参考图1B，非易失性存储器单元(诸如电阻式存储器器件)的阵列95可以形成在第二互连层级结构L2上方的存储器阵列区50中。下文将详细描述非易失性存储器单元阵列95的结构和处理步骤的细节。可以在形成非易失性存储器单元的阵列95期间形成第三ILD层33。在非易失性存储器单元阵列95的层级处形成的所有结构的集合在本文中被称为第三互连层级结构L3。
图1C是根据本公开实施例的在形成上层级金属互连结构之后的第一示例性结构的垂直截面图。参考图1C，可以在第三ILD层33中形成第三互连层级金属互连结构(43V、43L)。第三互连层级金属互连结构(43V、43L)可以包括第二金属通孔结构43V和第三金属线43L。随后可以形成附加的互连层级结构，附加的互连层级结构在本文中被称为上互连层级结构(L4、L5、L6、L7)。例如，上互连层级结构(L4、L5、L6、L7)可以包括第四互连层级结构L4、第五互连层级结构L5、第六互连层级结构L6和第七互连层级结构L7。第四互连层级结构L4可以包括其中形成有第四互连层级金属互连结构(44V、44L)的第四ILD层34，第四互连层级金属互连结构可以包括第三金属通孔结构44V和第四金属线44L。第五互连层级结构L5可以包括其中形成有第五互连级金属互连结构(45V、45L)的第五ILD层35，第五互连级金属互连结构可以包括第四金属通孔结构45V和第五金属线45L。第六互连层级结构L6可以包括其中形成有第六互连级金属互连结构(46V、46L)的第六ILD层36，第六互连级金属互连结构可以包括第五金属通孔结构46V和第六金属线46L。第七互连层级结构L7可以包括其中形成有第六金属通孔结构47V和金属接合焊盘47B(其是第七互连级金属互连结构)的第七ILD层37。金属接合焊盘47B可以被配置用于焊料接合(其可以使用C4球接合或引线接合)，或者可以被配置用于金属对金属接合(例如铜对铜接合)。
每个ILD层可以称为ILD层30。每个互连层级金属互连结构可以称为金属互连结构40。位于在相同的互连层级结构(L2–L7)内的金属通孔结构和上覆金属线的每个连续组合可以通过使用两个单镶嵌工艺顺序形成为两个区别的结构，或者可以使用双镶嵌工艺同时形成为单一结构。每个金属互连结构40可以包括相应的金属衬垫(诸如具有从2纳米(nm)到20nm范围内的厚度的TiN、TaN或WN层)和相应的金属填充材料(诸如W、Cu、Co、Mo、Ru、其他元素金属或合金、或者其组合)。用作金属衬垫和金属填充材料的其他合适的材料在预期的公开范围内。各种蚀刻停止介电层和介电覆盖层可以插入在垂直相邻的ILD层30的对之间，或者可以结合到一个或多个ILD层30中。
虽然使用其中非易失性存储器单元(诸如电阻式存储器器件)的阵列95可以形成为第三互连层级结构L3的组件的实施例来描述本公开，但是这里明确地设想了其中非易失性存储器单元的阵列95可以形成为任何其他互连层级结构(例如，L1-L7)的组件的实施例。此外，虽然使用其中形成八个互连层级结构的集合的实施例来描述本公开，但是本文明确设想了其中使用不同数量的互连层级结构的实施例。此外，本文明确设想了其中非易失性存储器单元的两个或更多个阵列95可以设置在存储器阵列区50中的多个互连层级结构内的实施例。虽然使用其中非易失性存储器单元的阵列95可以形成在单个互连层级结构中的实施例来描述本公开内容，但本文明确设想了其中非易失性存储器单元的阵列95可以形成在两个垂直相邻的互连层级结构上方的实施例。此外，本文明确设想了其中非易失性存储器单元的阵列95可以形成在半导体材料层10之方或之内(例如，在前端制程(FEOL)操作中)的实施例。
图2-图21是根据本公开各种实施例的在形成电阻式存储器器件的工艺期间的示例性结构的顺序垂直截面图。电阻式存储器器件可以形成存储器单元，该存储器单元是诸如如图1B和图1C中所示的存储器单元阵列95的部分。参考图2，第一介电材料层101可以沉积在衬底上，诸如如图1A-图1C所示的包含半导体材料层10的衬底8。衬底8可以包括在FEOL工艺期间形成的控制元件。在一些实施例中，一个或多个附加的介电材料层，诸如ILD层，可以沉积在衬底8和第一介电材料层101之间。在这样的实施例中，可以省略第一介电材料层101。例如，上面关于图1B和图1C讨论的ILD层32可以代替第一介电材料层101。
第一介电材料层101可以由任何合适的介电材料形成，诸如氧化硅(SiO2)、氮化硅(SiN4)、氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(Hf0.5Zr0.5O2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)、氧化锆(ZrO2)、碳化硅(SiC)等。在一些实施例中，第一介电材料层111可以由低k介电材料形成，诸如氟硅酸盐玻璃(FSG)、氢倍半硅氧烷(HSQ)、苯并环丁烯(BCB)、有机聚合物介电材料、碳掺杂氧化硅、多孔二氧化硅、聚合物泡沫等。在一些实施例中，第一介电材料层101可以是形成在衬底8上的本征氧化物层。其他合适的介电材料也在预期的公开范围内。
可以使用任何合适的沉积工艺来沉积第一介电材料层101。在此，合适的沉积工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机化学气相沉积(MOCVD)、等离子体增强化学气相沉积(PECVD)、溅射、激光烧蚀等。
再次参考图2，可以在第一介电材料层101中嵌入金属部件103，诸如金属线或通孔。在一些实施例中，可以在衬底8和金属部件103之间沉积一个或多个附加金属互连结构，诸如金属通孔结构和金属线。在这样的实施例中，可以省略金属部件103。例如，上文关于图1B和图1C讨论的金属线42L或通孔42V可以代替金属部件103。
在各种实施例中，金属部件103由第一介电材料层101横向包围。在各种实施例中，金属部件103的上表面可以与第一介电材料层101的上表面基本共面。如下文进一步详细描述的，可以随后在金属部件103的上表面上方形成至少一个电阻式存储器器件。因此，金属部件103也可以被称为底部金属部件103。
金属部件103可以包括任何合适的导电材料，诸如铜(Cu)、铝(Al)、锆(Zr)、钛(Ti)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、其合金以及其组合。在一些实施例中，金属部件103可以包括与第一介电材料层101接触的金属衬垫(诸如TiN、TaN或WN层)，以及位于金属衬垫上方的金属填充材料(诸如W、Cu、Co、Mo、Ru、其他元素金属、或合金或其组合)。用于金属部件103的其他合适的导电材料在预期的公开范围内。
金属部件103可以通过以下方式形成：通过光刻图案化掩模选择性地蚀刻第一介电材料层101以在第一介电材料层101中形成一个或多个沟槽或开口，在第一介电材料层101的上表面上方和一个或多个沟槽或开口内沉积一种或多种金属材料(例如，金属衬垫层和金属填充材料)，以及执行平坦化工艺，诸如化学机械平坦化(CMP)工艺，以从第一介电材料层101的上表面上方去除金属材料并提供嵌入在第一介电材料层101中的一个或多个金属部件103。金属部件103的金属材料可以使用任何合适的沉积工艺来沉积。例如，合适的沉积工艺可以包括物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、电化学沉积或其组合。
在一些实施例中，可以在第一介电材料层101中形成多个金属部件103，其中每个金属部件103可以嵌入在第一介电材料层101中并且由第一介电材料层101横向包围。多个金属部件103可以沿至少第一水平方向hd1彼此间隔开。
图3是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括沉积在第一介电材料层101和金属部件103的上表面上方的第二介电材料层105。参考图3，第二介电材料层105可以由如上所述的合适的介电材料构成，并且可以使用如上所述的合适的沉积工艺来沉积。在各种实施例中，第二介电材料层105可以由与第一介电材料层101不同的介电材料构成。在一些实施例中，第二介电材料层105可以是对随后蚀刻步骤中使用的蚀刻化学物质具有不同蚀刻特性(即，高抗蚀刻性)的蚀刻停止层。在一个非限制性实施例中，第二介电材料层105可以包括碳化硅。第二介电材料层105的厚度可以小于第一介电材料层101的厚度。在一些实施例中，第二介电材料层105的厚度可以在约5nm和约30nm之间，尽管第二介电材料层105的更大厚度和更小厚度在本发明的预期范围内。
图4是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括在第二介电材料层105的上表面上方形成的图案化掩模107。参考图4，可以使用光刻技术对可以包括光刻胶层和/或硬掩模的掩模107进行图案化，以形成穿过掩模107的一个或多个开口。
图5是根据本发明实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了穿过第二介电材料层105形成以暴露金属部件103的上表面的开口108。参考图5，可以通过图案化掩模107蚀刻示例性中间结构以去除第二介电材料层105的部分并暴露金属部件103的上表面。在蚀刻工艺之后，可以使用合适的工艺去除图案化掩模107，诸如通过灰化或通过使用溶剂溶解。
在一些实施例中，蚀刻工艺可以形成穿过第二介电材料层105的多个开口108。每个开口108可以暴露金属部件103的上表面的部分。每个开口108可以对应于随后要形成的电阻式存储器元件阵列的电阻式存储器元件的位置。
图6是在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在第二介电材料层105的上表面和侧表面上以及在开口108的底表面上的金属部件103的暴露的上表面上的连续阻挡层109L。如图6所示，可以使用共形沉积工艺来沉积连续阻挡层109L。在各种实施例中，可以使用原子层沉积(ALD)来沉积连续阻挡层109L。ALD沉积工艺是一种薄膜沉积工艺，其中通过将表面暴露于可称为前体脉冲的气态物质的交替序列而在表面上生长膜。能够产生薄膜的其他合适的沉积工艺在本公开的预期范围内。
连续阻挡层109L可以由充当扩散阻挡的导电材料组成，该扩散阻挡防止或基本上抑制金属部件103的材料扩散到随后将形成在连续阻挡层109L上方的电阻式存储器器件的底部电极中。在各种实施例中，连续阻挡层109L可以包括导电氧化物、氮化物和/或氮氧化物材料。在一些实施例中，连续阻挡层109L的导电氧化物、氮化物和/或氮氧化物材料可以包括选自铝(Al)、锰(Mn)、钴(Co)、钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、锡(Sn)和镁(Mg)中的至少一种金属。在一个非限制性实施例中，连续阻挡层109L可以包括氮化钽(TaN)。
再次参考图6，连续阻挡层109L可以具有厚度T1，厚度T1为6nm或更小，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。连续阻挡层109L的更大或更小的厚度T1在所设想的公开范围内。连续阻挡层109L的厚度T1可以足以提供有效的扩散阻挡，同时不会大到导致跨连续阻挡层109L的电阻过大。在一个非限制性实施例中，连续阻挡层109L的厚度T1可以在约2nm和约3nm之间。
在通过ALD形成连续阻挡层109L的实施例中，沉积工艺可以包括热ALD工艺和/或等离子体增强ALD工艺。在各种实施例中，可以在150℃和300℃之间的温度下执行ALD沉积工艺。用于在ALD工艺中形成包括TaN的连续阻挡层109L的合适前体可以例如包括：作为钽前体的五(二甲氨基)钽(V)(PDMAT)和/或氯化钽(TaCl5)，以及作为氮前体的氨(NH3)。其他合适的前体材料在预期的公开范围内。
在各种实施例中，通过ALD形成的连续阻挡层109L的密度可以大于通过物理气相沉积(PVD)形成的等效阻挡层的密度。因此，根据各种实施例的由ALD形成的连续阻挡层109L可以相当薄(例如，≤6nm，与通过PVD形成的层的约18nm相比)，同时仍提供有效的扩散阻挡。根据各个实施例的相对较薄的阻挡层可以使随后形成的电阻式存储器元件的总台阶高度减小。此外，通过使用诸如ALD的共形沉积工艺，可以更有效地控制连续阻挡层109L的厚度T1，并且跨越示例性中间结构厚度T1可以具有最小变化或没有变化。
图7是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续阻挡层109L的上表面上方的连续底部电极层111L。连续底部电极层111L可以包括任何合适的导电材料，诸如钛(Ti)、氮化钛(TiN)、金(Au)、钌(Ru)、钨(W)、氮化钨(WN)、铝铜(AlCu)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、铜(Cu)、铝(Al)、锆(Zr)、其合金以及其组合。用于连续底部电极层111L的其他合适的导电材料在公开的预期范围内。连续的底部电极层111L可以包括导电材料的单层，或者可以具有相同或不同成分的导电材料的多层。可以使用如上所述的合适的沉积方法来沉积连续的底部电极层111L。
图8是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续底部电极层111L上方的连续切换层113L。在各种实施例中，连续切换层113L可以共形地沉积在连续底部电极层111L的上表面上方。可以使用如上所述的合适的沉积工艺来沉积连续切换层113L。
连续切换层113L可以包括固态介电材料，该固态介电材料可以在高电阻状态(HRS)和低电阻状态(LRS)之间切换。用于连续切换层113L的合适材料可以例如包括介电材料、金属氧化物和/或高k材料，诸如二氧化钛(TiO2)、二氧化铪(HFO2)、二氧化铪铝(HFxAl1- xO2)、五氧化二钽(Ta2O5)、二氧化钨(WO2)、二氧化锆(ZrO2)、氧化铪锆(HfxZr1-xO2，其中0.1≤x≤0.9)、氧化铝(Al2O3)、氧化镍(NiO)、氧化锌(ZnO)和氧化硅(SiO2)。具有电阻切换特性的其他合适的材料在预期的公开范围内。连续切换层113L可以包括材料的单层，或者可以具有相同或不同成分的材料的多层。
图9是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续切换层113L上方的可选的连续覆盖层115L。在各种实施例中，可选的连续覆盖层115L可以共形地沉积在连续切换层113L的上表面上方。可以使用如上所述的合适的沉积工艺来沉积可选的连续覆盖层115L。
可选的连续覆盖层115L可以包括提供储氧功能的材料，该储氧功能促进连续切换层113L的介电材料的相变。在一些实施例中，连续覆盖层115L可以是氧浓度相对较低的金属或金属氧化物。用于可选的连续覆盖层115L的合适金属材料可以包括例如钛(Ti)、铪(Hf)、铂(Pt)、钽(Ta)和铝(Al)，包括其组合和其合金。用于可选的连续覆盖层115L的合适金属氧化物材料可以例如包括氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化锗(GeOx)、氧化铈(CeOx)和氧化钽(TaOx)，包括其组合。具有储氧功能的其他合适的覆盖层材料在预期的公开范围内。
图10是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在可选的连续覆盖层115L上方的连续顶部电极层117L。在不存在可选的连续覆盖层115L的实施例中，连续顶部电极层117L可以沉积在连续切换层113L的上表面上方。可以使用如上所述的合适的沉积工艺来沉积连续顶部电极层117L。
连续顶部电极层117L可以包括任何合适的导电材料，诸如钛(Ti)、氮化钛(TiN)、金(Au)、钨(W)、氮化钨(WN)、铝铜(AlCu))、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、铱(Ir)、铁(Fe)、铍(Be)、铬(Cr)、锑(Sb)、钼(Mo)、锇(Os)、钍(Th)、钒(V)、铜(Cu)、铝(Al)、锆(Zr)、其合金及其组合。用于连续顶部电极层117L的其他合适材料在公开的预期范围内。在一些实施例中，连续顶部电极层117L可以由与连续底部电极层111L相同的材料构成。或者，连续顶部电极层117L和连续底部电极层111L可以由不同的材料构成。连续顶部电极层117L可以包括导电材料的单层，或者可以具有相同或不同成分的导电材料的多层。
图11是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其显示了沉积在连续顶部电极层117L上方的连续硬掩模层119L。连续硬掩模层119L可以由合适的介电材料构成，诸如碳化硅(SiC)、氮氧化硅(SiON)、氮化硅(SiN)等。用于连续硬掩模层119L的其他合适材料在公开的预期范围内。可以使用如上所述的合适的沉积工艺来沉积连续的硬掩模层119L。在实施例中，可以执行平坦化工艺，诸如化学机械平坦化(CMP)工艺，以提供如图11所示的连续硬掩模层119L的平坦上表面120。
图12是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括位于连续硬掩模层119L上方的图案化掩模121。参考图12，图案化掩模121可以包括使用光刻技术图案化的光刻胶层，使得示例性结构的第一区域122由图案化掩模121覆盖以及示例性结构的第二区域124通过图案化掩模121暴露。第一区域122覆盖金属部件103并且可以对应于随后要形成的电阻式存储器元件的位置。在各种实施例中，示例性中间结构可以包括由图案化掩模121覆盖的多个第一区域122，其中每个第一区域122覆盖金属部件103并且对应于随后要形成的电阻式存储器元件的位置。通过图案化掩模121暴露的第二区域124可以在相应的第一区域122之间连续延伸。
图13是根据本公开实施例的在蚀刻工艺之后的形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，蚀刻工艺去除连续硬掩模层119L、连续顶部电极层117L和可选的连续覆盖层115L的部分以在连续切换层113L上方提供第一层堆叠件126。参考图13，蚀刻工艺，诸如各向异性蚀刻工艺，可以用于从示例性中间体的第二区域124去除通过图案化掩模121暴露的连续硬掩模层119L、连续顶部电极层117L和可选的连续覆盖层115L的部分。在一些实施例中，蚀刻工艺可以包括多个蚀刻步骤。例如，可以执行初始的蚀刻步骤以去除连续硬掩模层119L的部分并在第一区域122内提供离散的硬掩模119。图案化掩模121可以可选地通过合适的工艺去除，诸如通过灰化或使用溶剂溶解。然后，可以执行一个或多个后续的蚀刻步骤以去除连续顶部电极层117L和可选的连续覆盖层115L的部分，以在连续切换层113L上方提供第一层堆叠件126，第一层堆叠件126包括离散的硬掩模119、离散的顶部电极117和可选离散的覆盖层115L。随后的蚀刻步骤可以使用与初始的蚀刻步骤不同的蚀刻化学物质，使得在示例性中间结构的第一区域122中的硬掩模119可以保护顶部电极117和可选覆盖层115免于被蚀刻。
在各种实施例中，在蚀刻工艺之后，示例性中间结构可以包括在连续切换层113L上方的多个第一层堆叠件126，其中每个第一层堆叠件126可以覆盖金属部件103并且可以对应于随后形成电阻式存储器元件。
图14是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其示出了沉积在连续切换层113L的暴露上表面上方以及第一层堆叠件126的上表面和侧表面上的连续间隔件材料层123L。参考图14，连续间隔件材料层123L可以由如上所述的合适的介电材料组成，包括氧化物和/或氮化物材料(例如，SiN)，并且可以使用如上所述的合适的沉积工艺来沉积。
图15是根据本公开实施例的在蚀刻工艺之后的形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，该蚀刻工艺去除连续间隔件材料层123L的部分以在层堆叠件126的侧表面上方形成至少一个间隔件123。参考图15，可以执行蚀刻工艺以从硬掩模119的上表面上方和从连续切换层113L的部分上方去除连续间隔件材料层123L。在蚀刻工艺之后，连续间隔件材料层123的剩余部分可以形成至少一个间隔件123。在一些实施例中，单个间隔件123可以围绕第一层堆叠件126的外围连续延伸。或者，多个间隔件123可以位于第一层堆叠件126的不同侧面上。至少一个间隔件123可以位于连续切换层113L上方并且可以沿着第一层堆叠件126的侧面延伸。
图16是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括位于硬掩模119和至少一个间隔件123的上表面上方的图案化掩模125。参考图16，图案化掩模125可以包括使用光刻技术图案化的光刻胶层，使得图案化掩模125覆盖第一层堆叠件126和在第一层堆叠件126的侧表面上方延伸的至少一个间隔件123。可以通过图案化掩模125暴露连续切换层113L的上表面。在示例性结构包括多个第一层堆叠件126的实施例中，图案化掩模125可以覆盖第一层堆叠件126和在层堆叠件126的侧表面上延伸的间隔件123中的每个。
图17是根据本公开实施例的在蚀刻工艺之后的形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，该蚀刻工艺去除连续切换层113L、连续底部电极层111L和连续阻挡层109L的部分以提供第二层堆叠件127。参考图17，可以使用诸如各向异性蚀刻工艺的蚀刻工艺来去除通过图案化掩模125暴露的连续切换层113L、连续底部电极层111L和连续阻挡层109L的部分。蚀刻工艺可以在第二介电材料层105处停止。图案化掩模125可以保护硬掩模119、顶部电极117、可选的覆盖层115和至少一个间隔件123在蚀刻工艺期间不被蚀刻。在各种实施例中，第二介电材料层105可以是蚀刻停止层，其具有对用于去除连续阻挡层109L的部分的蚀刻化学物质比连续阻挡层109L的材料更高的蚀刻抗性。在蚀刻工艺之后，可以使用合适的工艺去除图案化掩模125，诸如通过灰化或通过使用溶剂溶解。
蚀刻工艺可以形成第二层堆叠件127，第二层堆叠件127包括离散的阻挡层109、在阻挡层109上方的离散的底部电极111、在底部电极111上方的离散的切换层113、在切换层113上方的可选的覆盖层115、在可选的覆盖层115上方的顶部电极117、以及在顶部电极117上方的硬掩模119。第二层堆叠件127还可以包括在切换层113的上表面上方和可选的覆盖层115、顶部电极117和硬掩模119的侧表面上方的至少一个间隔件123。第二层堆叠件127可以位于示例性中间结构的第三区域128中。第三区域128可以沿至少一个水平方向(例如，图17中的hd1)具有比以上参考图12描述的第一区域122更大的横向范围。第二介电材料层105的上表面可以暴露在示例性中间结构的第四区域130中。第四区域130可以横向围绕第二层堆叠件127。
在各种实施例中，示例性中间结构可以包括多个第三区域128，其中每个第三区域128可以包括第二层堆叠件127，如图17所示。暴露第二介电材料层105的上表面的第四区域130可以在每个第三区域128内的第二层堆叠件127之间连续延伸。
再次参考图17，第二层堆叠件127的阻挡层109可以具有厚度T1，厚度T1为6nm或更小，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。在各种实施例中，阻挡层109可以包括在第二介电材料层105的上表面上方沿水平方向延伸的外部部分134，以及相对于外部部分134垂直凹进并在金属部件103的上表面上方在水平方向上延伸的中心部分。凹进的中心部分136可以位于金属部件103和底部电极111之间。在各种实施例中，阻挡层109的凹进的中心部分136可以直接接触金属部件103的上表面，并且也可以直接接触底部电极111的下表面。
在各种实施例中，阻挡层109的凹进的中心部分136的下表面可以与第二介电材料层105的下表面共面。在各种实施例中，在示例性中间结构的第四区域130内的第二介电材料层105的上表面138可以与阻挡层109的外部部分134的下表面共面或垂直位于外部部分134的下表面下方。参考图17，底部电极111、切换层113、可选的覆盖层115和顶部电极117中的每个可以具有与阻挡层109相似的形状，并且可以包括在水平方向上延伸到阻挡层109的外部部分134上方的外部部分，以及位于阻挡层109的凹进的中央部分136上方的相对于外部部分垂直凹进的中央部分。
第二介电材料层105可以在示例性中间结构的第四区域130中具有厚度T2。在一些实施例中，在示例性中间结构的第三区域128中形成第二层堆叠件127的蚀刻工艺之后，第四区域130中的第二介电材料层105的厚度T2可以小于第三区域128中的介电材料层105的厚度。在一些实施例中，第四区域130中的第二介电材料层105的厚度T2可以比第三区域128中的第二介电材料层105的厚度小至少约1纳米。示例性中间结构的第四区域130中的第二介电材料层105的厚度T2的均匀性可以由半范围均匀性百分比来表征，半范围均匀性百分比等于层105的最大厚度和最小厚度之间的范围的二分之一的除以层105的平均厚度乘以100。在各种实施例中，厚度T2的半范围均匀性百分比可以小于9％，包括当使用合适的厚度测量技术(诸如通常用于测量纳米级薄膜厚度的光谱反射技术)时小于8％。在一些实施例中，厚度T2可以具有小于14％的3-sigma(西格玛)均匀性度量，诸如小于12％。
在各种实施例中，第二介电材料层105的厚度T2相对于具有厚(例如，≥18nm)阻挡层109的等效结构可以具有改进的均匀性。根据各种实施例，包含超薄(例如，≤6nm)阻挡层109可以在用于去除连续阻挡层109L的部分以暴露第二介电材料层105的上表面138的蚀刻工艺期间实现更大的控制。利用相对较厚的阻挡层109，蚀刻工艺中的不均匀性可能导致第二介电材料层105的部分的过度蚀刻。这可能导致对第二介电材料层105的损坏，对第二介电材料层105的损坏可能对器件产量具有负面影响。相比之下，根据本公开的各种实施例可以在第二介电材料层105的厚度T2的均匀性方面提供至少约15％的改进。因此，可以减轻对第二介电材料层105的损坏并且可以提高器件产量。
再次参考图17，每个第二层堆叠件127的台阶高度H可以定义为第二介电材料层105的上表面138和第二层堆叠件127中的顶部电极117的上表面之间的最大垂直距离。在各种实施例中，示例性中间结构中的台阶高度H可以小于80nm，包括小于70nm，诸如约67nm。通过使用超薄(例如，≤6nm)阻挡层109，与具有厚(例如，≥18nm)阻挡层109的等效结构相比，台阶高度H可以减少至少约15％，包括高达约20％，其可以具有至少约82nm的台阶高度H。台阶高度H的减小可以导致减少的处理时间、更低的制造成本和更高的产量，并且可以促进根据各种实施例的电阻式存储器器件与先进技术节点的集成。
图18是根据本公开实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括在第二介电材料层105的暴露上表面138上方以及在第二层堆叠件127的侧表面和上表面上方的第三介电材料层129。参考图18，第三介电材料层129可以使用如上所述的合适的沉积工艺共形地沉积在第二介电材料层105的上表面138上方以及第二层堆叠件127的侧表面和上表面上方。第三介电材料层129可以由如上所述的合适的介电材料构成。在各种实施例中，第三介电材料层129可以是对后续蚀刻步骤中使用的蚀刻化学物具有不同的蚀刻特性(即，高抗蚀刻性)的蚀刻停止层。
图19是根据本公开各种实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括位于第三介电材料层129上方的可选的缓冲层131。参考图19，可选的缓冲层131可以使用如上所述的合适的沉积工艺沉积在第三介电材料层129的上表面上方。在一些实施例中，缓冲层131可以共形地沉积在第三介电材料层129上方，以减少第三介电材料层129和随后可被沉积在示例性中间结构上的第四介电层(例如，低k介电材料层)之间的应力。可选的缓冲层可以例如包括氧化硅，包括使用原硅酸四乙酯(TEOS)前体形成的氧化硅。用于可选的缓冲层131的其他合适材料在预期的公开范围内。
图20是根据本公开各种实施例的在形成电阻式存储器器件的工艺期间的示例性中间结构的垂直截面图，其包括位于缓冲层131上方的第四介电材料层133。参考图20，可以使用如上所述的合适的沉积工艺将第四介电材料层133沉积在缓冲层131的上表面上方。平坦化工艺，诸如化学机械平坦化(CMP)工艺，可以可选地用于提供第四介电材料层133的平坦上表面。第四介电材料层133可以包括如上所述的合适介电材料。在一些实施例中，第四介电材料层133可以包括低k介电材料，诸如氟硅酸盐玻璃(FSG)、氢倍半硅氧烷(HSQ)、苯并环丁烯(BCB)、有机聚合物介电材料、碳掺杂氧化硅、多孔二氧化硅、聚合物泡沫等。其他合适的介电材料在预期的公开范围内。在一些实施例中，第四介电材料层133可以由与第一介电材料层101相同的材料组成。或者，第四介电材料层133可以具有与第一介电材料层101不同的成分。
图21是根据本的实施例的电阻式存储器器件1000的垂直截面图，其包括金属线135和从金属线135延伸穿过第四介电材料层133、缓冲层131、第三介电材料层129和硬掩模119并接触顶部电极117的上表面的导电通孔137。参考图21，金属线135和导电通孔137可以通过以下方式形成：通过光刻图案化掩模选择性地蚀刻示例性中间结构以形成延伸穿过第四介电材料层133、缓冲层131、第三介电材料层129和硬掩模119的通孔开口，并通过光刻图案化掩模选择性地蚀刻第四介电材料层133以形成用于金属线135的沟槽开口。一种或多种金属材料(例如，如上所述的金属衬垫层和金属填充材料)可以沉积在第四介电材料层133的上表面上方以及通孔开口和沟槽开口内。可以使用如上所述的合适的沉积工艺来沉积金属材料。平坦化工艺，诸如化学机械平坦化(CMP)工艺，可以用于去除过量的金属材料以提供金属线135和导电通孔137，如图21所示。在一些实施例中，金属线135和导电通孔137可以同时形成(例如，使用双镶嵌工艺)。或者，金属线135和导电通孔137可以使用单独的蚀刻、沉积和平坦化步骤形成(例如，使用单独的单镶嵌工艺)。
在一些实施例中，用于形成通孔开口的蚀刻工艺可以包括初始蚀刻以形成穿过第四介电材料层133和缓冲层131的开口。初始蚀刻可以在第三介电材料层129处停止，第三介电材料层129可以是如上所述的蚀刻停止层。一个或多个附加蚀刻可以用于延伸通孔开口穿过第三介电层129和硬掩模119以暴露顶部电极117的上表面。一个或多个附加蚀刻可使用与初始蚀刻不同的蚀刻化学物质。
再次参考图21，本实施例中的存储器器件100包括第二层堆叠件127，第二层堆叠件127具有在底部金属部件103上方的阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113、在切换层113上方的可选的覆盖层115、在可选的覆盖层115上方的顶部电极117、以及在顶部电极117上方的硬掩模119。第二层堆叠件127还可以包括在切换层113的上表面上方和可选的覆盖层115、顶部电极117和硬掩模119的侧表面上方的至少一个间隔件123。第二介电材料层105可以在第二层堆叠件127的部分下方延伸。导电通孔137可以延伸通过硬掩模119并接触顶部电极117的上表面。
再次参考图21，电阻式存储器器件100可以包括位于底部金属部件103和底部电极111之间的阻挡层109。阻挡层109可以具有6nm或更小的厚度，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。阻挡层109可以包括在第二介电材料层105的上表面上方在水平方向上延伸的外部部分134，以及在底部金属部件103的上表面上方相对于外部部分134垂直凹进并在水平方向上延伸的中心部分136。
底部金属部件103和导电通孔137可以用于跨域第二层堆叠件127施加电压，以将切换层113从高电阻状态(HRS)改变为低电阻状态(LRS)，反之亦然。可以在示例性结构中形成诸如图21所示的多个存储器器件100。每个存储器器件100可以形成诸如上面参考图1B和图1C所描述的电阻式存储器器件的阵列95的单独存储器元件(例如，存储器单元)。
图22是根据本公开另一实施例的电阻式存储器器件200的垂直截面图。图22所示的电阻式存储器器件200可以类似于上面参考图21描述的电阻式存储器器件100，并且可以包括第二层堆叠件127，第二层堆叠件127具有在底部金属部件103上方的阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113、在切换层113上方的顶部电极117、以及在顶部电极117上方的硬掩模119。第二层堆叠件127还可以包括在切换层113、顶部电极117和硬掩模119的上表面上方的至少一个间隔件123。第二介电材料层105可以在第二层堆叠件127的部分下方延伸。导电通孔137可以延伸穿过第四介电材料层133、缓冲层131、第三介电材料层123和硬掩模119，并且可以接触顶部电极117的上表面。
图22中所示的电阻式存储器器件200与图21的电阻式存储器器件100的不同之处在于可以从第二层堆叠件127中省略可选的覆盖层115。图22中的电阻式存储器器件200与图21的电阻式存储器器件100不同之处在于底部电极111可以具有平坦的上表面。因此，位于第二层堆叠件127中的底部电极111上方的切换层113、顶部电极117和硬掩模119也可以具有平坦的上表面，并且可以不包括凹进的中心部分。
图22的实施例中的电阻式存储器器件200可以包括在底部金属部件103和底部电极111之间的阻挡层109。阻挡层109可以具有6nm或更小的厚度，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。阻挡层109可以包括在第二介电材料层105的上表面上方在水平方向上延伸的外部部分134，以及在第二介电材料层105的上表面上方相对于外部部分134垂直凹进并在水平方向上延伸的中心部分136。阻挡层109可以另外包括至少一个垂直部分139，该垂直部分139在阻挡层109的外部部分134和凹进的中心部分136之间在垂直方向上延伸。至少一个垂直部分139可以横向围绕底部电极111的下部并且可以位于底部电极111的下部和第二介电材料层105之间。
图23是根据本公开的又一实施例的电阻式存储器器件300的垂直截面图。图23中所示的电阻式存储器器件300可以类似于上面参考图21描述的电阻式存储器器件100，并且可以包括第二层堆叠件127，第二层堆叠件127包括阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113、在切换层113上方的顶部电极117、以及在顶部电极117上方的硬掩模119。第二介电材料层105可以在第二层堆叠件127的部分下方延伸。导电通孔137可以延伸穿过第四介电材料层133、缓冲层131、第三介电材料层123和硬掩模119，并且可以接触顶部电极117的上表面。
图23中所示的电阻式存储器器件300与图21的电阻式存储器器件100的不同之处在于可以从第二层堆叠件127中省略可选的覆盖层115。图23的电阻式存储器器件300与图21的电阻式存储器器件100的不同之处也可以在于第二层堆叠件127可以包括在第二介电材料层105的上表面上方，以及在底部电极111、切换层113、顶部电极117和硬掩模119的侧面上方的至少一个间隔件123。
图23的电阻式存储器器件300与图21的电阻式存储器器件100不同之处也可以在于，阻挡层109可以包括在底部金属部件103上方在水平方向上延伸的中心部分136，以及在阻挡层的中心部分136和底部电极111的下表面之间在垂直方向上延伸的至少一个垂直部分139。图23实施例中的阻挡层109可以不包括在第二介电材料层105的上表面上方在水平方向上延伸的外部部分。阻挡层109可以具有6nm或更小的厚度，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。
此外，图23的实施例中的电阻式存储器器件300可以包括延伸电极140，延伸电极140可以位于阻挡层109的中心部分136上方，并且可以由阻挡层109的至少一个垂直部分139横向围绕。阻挡层109的中心部分136可以在延伸电极140的下表面和底部金属部件103的上表面之间在水平方向上延伸。阻挡层109的至少一个垂直部分139可以在延伸电极140和第二介电材料层105的侧表面之间延伸。延伸电极140的上表面可以电接触底部电极111的下表面。延伸电极140可以包括如上所述的合适的金属材料。在一些实施例中，延伸电极140可以由与底部电极111相同的金属材料构成。或者，延伸电极140可以由与底部电极111不同的金属材料构成。
图24是根据本公开又一实施例的电阻式存储器器件400的垂直截面图。参考图24，电阻式存储器器件400可以包括层堆叠件142，层堆叠件142包括阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113和在切换层113上方的顶部电极117。在图24所示的电阻式存储器器件400中，当沿着平行于第一水平方向hd1的平面观察时，底部电极111可以具有类似于字母“U”的形状。具体的，底部电极111可以具有在底部金属部件103上方在水平方向上延伸的中心部分144，以及从底部电极111的中心部分144的任一侧垂直向上延伸的一对垂直部分143、145。一对垂直部分143、145可以在包含第二介电材料层105的上表面的平面上方延伸。切换层113可以在第二介电材料层105的上表面上方水平延伸，并且共形地在“U”形底部电极111上方延伸，使得切换层113在底部电极111的每个垂直部分143、145的侧表面和上表面上延伸，并在底部电极111的中心部分144上水平延伸。电极117可以在切换层113上方共形地延伸。图24所示实施例中的层堆叠件142可以不包括覆盖层115、硬掩模119或间隔件129。另外，图24中的实施例不包括第三介电材料层123或层堆叠件142上方的缓冲层131。
图24的电阻式存储器器件400包括阻挡层109，阻挡层109具有在底部金属部件103上方在水平方向上延伸的中心部分136和至少一个垂直部分139，垂直部分139在阻挡层的中心部分136和底部电极111的下表面之间在垂直方向上延伸。阻挡层109的中心部分136可以位于底部金属部件103和底部电极111的中心部分144之间，并且阻挡层109的垂直部分可以位于底部电极111的相应的垂直部分143、145和第二介电材料层105的侧表面之间。阻挡层109可以具有6nm或更小的厚度，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。
阻挡层109和底部电极111可以位于穿过第二介电材料层105的开口内，并且可以不在第二介电材料层105的上表面上水平延伸。因此，在第二介电材料层105的上表面上方的层堆叠件142可以包括第二介电材料层105上方的切换层113以及在切换层113上方的顶部电极117。
再次参考图24，电阻式存储器器件400还可以包括金属线135和从金属线135延伸穿过第四介电材料层133并接触顶部电极117的上表面的导电通孔137。然而，在如图24所示的实施例电阻式存储器器件400中，金属线135和导电通孔137可以相对于底部金属部件103、底部电极111和阻挡层109横向偏移。
图25是根据本公开另一实施例的电阻式存储器器件500的垂直截面图。图25中所示的电阻式存储器器件500可以类似于上面参考图21描述的电阻式存储器器件100，并且可以包括第二层堆叠件127，第二层堆叠件127具有在底部金属部件103上方的阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113、在切换层上方的顶部电极117113、以及在顶部电极117上方的硬掩模119。至少一个间隔件123可以位于第二介电材料层105的上表面上方，以及阻挡层109、底部电极111、切换层113、顶部电极117和硬掩模119的侧表面上方。可选的覆盖层115不存在于电阻式存储器器件500的第二层堆叠件127中。
图25的实施例中的电阻式存储器器件500可以包括位于底部金属部件103和底部电极111之间的阻挡层109。阻挡层109可以具有6nm或更小的厚度，诸如在约0.3nm和约6nm之间，包括在约1nm和约4.5nm之间。阻挡层109可以包括在第二介电材料层105的上表面上方在水平方向上延伸的外部部分134，以及在第二介电材料层105的上表面上方相对于外部部分134垂直凹进并在水平方向上延伸的中心部分136。阻挡层109可以另外包括至少一个垂直部分139，垂直部分139在阻挡层109的外部部分134和凹进的中心部分136之间在垂直方向上延伸。至少一个垂直部分139可以横向围绕底部电极111的下部并且可以位于底部电极111的下部和第二介电材料层105之间。底部电极111、切换层113和顶部电极117可以具有与阻挡层109相似的形状，并且每个都可以包括在水平方向上在阻挡层109的外部部分134上方延伸的外部部分，以及位于阻挡层109的凹进的中心部分136上方的相对于外部部分垂直凹进的中心部分。
再次参考图25，电阻式存储器器件500可以另外包括金属线135和导电通孔137，导电通孔137从金属线135延伸穿过第四介电材料层133、缓冲层131、第三介电材料层129和硬掩模119并且接触顶部电极117的上表面。参考图25，金属线135和导电通孔137可以相对于底部金属部件103横向偏移。导电通孔137可以在在水平方向上延伸的顶部电极117的外部上接触顶部电极117。
图26是根据本公开各种实施例的衬底8上的电阻式存储器器件100和存取晶体管102的垂直截面图。参考图26，如上所述的电阻式存储器器件100可以以一个晶体管-一个电阻器(1T1R)配置布置，其中每个电阻式存储器器件100(也可以称为电阻式存储器元件或单元)连接到一个存取晶体管102。在各种实施例中，存储器单元100和对应存取晶体管102的二维阵列可位于衬底8上，诸如上文参考图1A-图1C所描述的半导体衬底。
存取晶体管102可以提供操作电阻式存储器单元100所需的功能。具体地，存取晶体管102可以被配置为控制电阻式存储器单元100的编程操作、擦除操作和感测(读取)操作。在一些实施例中，感测电路和/或顶部电极偏置电路可以位于衬底8上。在一些实施例中，存取晶体管102可以是场效应晶体管(FET)，并且可以包括互补金属氧化物-半导体(CMOS)晶体管。虽然图26中所示的实施例示出了CMOS晶体管102，但也可以使用诸如鳍式FET、薄膜晶体管(TFT)等的其他晶体管。
金属互连结构(例如，41V、41L、42V、42L、43V、103、135、137、153、155)可以被配置为将每个电阻式存储器单元100连接到存取晶体管102，并且将存取晶体管102连接到相应的信号线。例如，存取晶体管102的第一有源区14(例如，漏极区)可以通过例如金属互连结构的子集电连接到存储器单元100的底部电极。存取晶体管102的栅极结构20可以电连接至字线，字线可以实施为金属互连结构(诸如金属线155)。存储器单元100的顶部电极可以电连接到位线，位线可以实施为金属互连结构(诸如金属线135)。存取晶体管102的第二有源区14(例如，源极区)可以电连接到源极线，源极线可以实施为金属互连结构(诸如金属线153)。虽然在图26中仅示出了四个层级的金属线，但可以理解，更多的金属线层级可以形成在图26所示的层级上方。此外，可以理解，可以基于设计参数来选择源极线、字线和位线所在的层级以及这些线的相对方向。
图27是示出根据本公开实施例的制造电阻式存储器器件100、200、300、400、500的方法301的流程图。参考图3和图27，在方法301的步骤302中，可以在金属部件103上方形成介电材料层105。参考图4、图5和图27，在方法301的步骤304中，可以蚀刻介电材料层105以形成穿过介电材料层105的开口108，在开口108的底部暴露金属部件103的表面。参考图6和图27，在方法301的步骤306中，可以在暴露于开口108底部的金属部件103的表面上形成阻挡层109，其中阻挡层109具有6nm或更小的厚度T1。在一些实施例中，阻挡层109可以通过原子层沉积(ALD)形成。
参考图7和图27，在方法301的步骤308中，可以在阻挡层109上方形成底部电极111。参考图8和图27，在方法301的步骤310中，可以在底部电极111上方形成切换层113。参考图19和图27，在方法301的步骤312中，可以在切换层113上方形成顶部电极117。参考图21和图27，在方法301的步骤314中，可以形成接触顶部电极117的导电通孔137。
参考所有附图并且根据本公开的各种实施例，电阻式存储器器件100、200、300、400、500包括金属部件103，在金属部件103上方的具有6nm或更小的厚度Tl的阻挡层109，在阻挡层109上方的底部电极111，在底部电极111上方的切换层113，在切换层113上方的顶部电极117，以及接触顶部电极117的导电通孔137。
在一个实施例中，阻挡层109包括被配置为防止金属部件103的材料扩散到底部电极111中的导电氧化物、氮化物和/或氮氧化物材料。
在另一实施例中，切换层113包括固态介电材料，固态介电材料可在高阻态(HRS)和低阻态(LRS)之间切换。
在另一个实施例中，电阻式存储器器件还包括横向围绕金属部件103的第一介电材料层101，在第一介电材料层101上方的第二介电材料层105并且具有穿过第二介电材料层105的开口108，阻挡层109包括在开口108底部的金属部件103上方延伸穿过第二介电材料层105的部分136。
在另一实施例中，阻挡层109还包括至少一个垂直部分139，垂直部分139沿着开口108的侧壁延伸穿过第二介电材料层105。
在另一实施例中，底部电极111具有U形截面形状，包括在开口108内沿水平方向延伸穿过第二介电材料层105的中心部分144和一对垂直部分143、145，垂直部分143、145从底部电极111的中心部分144的相对两侧垂直向上延伸并在包含第二介电材料层105的上表面的平面上方延伸，切换层113共形地在底部电极111的每个垂直部分143、145的侧表面和上表面上方延伸，并且顶部电极117共形地在切换层113上方延伸。
在另一实施例中，电阻式存储器器件还包括延伸电极140，延伸电极140位于穿过第二介电材料层105的开口108内并在底表面和侧表面上由阻挡层109包围，底部电极111位于延伸电极140的上表面上方。
在另一个实施例中，阻挡层109还包括在第二介电材料层105的上表面上方延伸的外部部分134，其中阻挡层109的在穿过第二介电材料层105的开口108的底部中的金属部件103上方延伸的部分136是阻挡层109的中心部分136，阻挡层109的中心部分136相对于阻挡层109的外部部分134垂直凹进。
在另一个实施例中，电阻式存储器器件包括在第二介电层105的第一部分和穿过第二介电层105的开口108上方的层堆叠件127，其中层堆叠件127包括阻挡层109、底部电极111、切换层113、顶部电极117和顶部电极117上方的硬掩模119，导电通孔137延伸穿过硬掩模119并接触顶部电极117。
在另一个实施例中，层堆叠件127还包括在切换层113和顶部电极117之间的覆盖层115，其被配置为提供有利于切换层113中的相变的储氧功能，以及至少一个间隔件123位于覆盖层115、顶部电极117和硬掩模119的侧表面上方。
在另一个实施例中，电阻式存储器器件还包括：在第二介电材料层105的上表面和层堆叠件127的侧表面和上表面上方的第三介电材料层129，在第三介电材料层129上方的缓冲层131，以及在缓冲层131上方的第四介电材料层133，其中导电通孔137延伸穿过第四介电材料层133、缓冲层131、第三介电材料层129和硬掩模119并接触顶部电极117。
在另一实施例中，第二介电材料层105的第二部分横向围绕层堆叠件127，并且第二介电材料层105的第二部分的厚度T2具有小于9％的半范围均匀性百分比。
在另一个实施例中，导电通孔137相对于金属部件103横向偏移。
另一个实施例涉及电阻式存储器器件100、200、300、400、500，其包括介电材料层105、在介电材料层105的第一部分上方的层堆叠件127，其中层堆叠件127包括阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113、以及在切换层113上方的顶部电极117，其中介电材料层105的第二部分横向围绕层堆叠件127，介电材料层105的第二部分的上表面138与层堆叠件127的顶部电极117的上表面之间的最大台阶高度H小于80nm。
在一个实施例中，介电材料层105是蚀刻停止层，阻挡层109的至少部分位于穿过蚀刻停止层105的开口108内并且电接触层堆叠件127下方的金属部件103，电阻式存储器器件还包括接触顶部电极117的导电通孔137。
在另一个实施例中，电阻式存储器器件包括多个层堆叠件127，每个层堆叠件127包括阻挡层109、在阻挡层109上方的底部电极111、在底部电极111上方的切换层113，以及在切换层113上方的顶部电极117，每个层堆叠件127形成电阻式存储器元件阵列的单个电阻式存储器元件，其中蚀刻停止层105在每个层堆叠件127之间连续延伸，并且在蚀刻停止层105的上表面和每个层堆叠件127中的和顶部电极117的上表面之间的最大台阶高度小于80nm。
另一个实施例涉及制造电阻式存储器器件100、200、300、400、500的方法，该方法包括在金属部件103上形成介电材料层105，蚀刻介电材料层105以形成穿过介电材料层105的开口108，暴露出开口108底部的金属部件103的表面，在暴露于开口108底部的金属部件103的表面上形成阻挡层109，其中阻挡层109具有6nm或更小的厚度T1，在阻挡层109上方形成底部电极111，在底部电极111上方形成切换层113，在切换层113上方形成顶部电极117，并形成接触顶部电极117的导电通孔137。
在一个实施例中，阻挡层109通过原子层沉积(ALD)形成。
在另一个实施例中，形成阻挡层109包括在介电材料层105的上表面138上方和穿过介电材料层105的开口108内形成连续阻挡层109L，并且通过图案化掩模125蚀刻连续阻挡层109L以去除连续阻挡层109L的部分并暴露介电材料层105的上表面138，其中在蚀刻连续阻挡层109L之后，第二介电材料层105的厚度T2具有小于9％的半范围均匀性百分比。
在一些实施例中，一种电阻式存储器器件包括：金属部件；阻挡层，位于金属部件上方具有6nm或更小的厚度；底部电极，位于阻挡层上方；切换层，位于底部电极上方；顶部电极，位于切换层上方；以及导电通孔，接触顶部电极。
在上述电阻式存储器器件中，阻挡层包括被配置为防止金属部件的材料扩散到底部电极中的导电氧化物、氮化物和/或氮氧化物材料。
在上述电阻式存储器器件中，切换层包括在高阻态(HRS)与低阻态(LRS)之间可切换的固态介电材料。
在上述电阻式存储器器件中，还包括：第一介电材料层，横向围绕金属部件；第二介电材料层，位于第一介电材料层上方并且包括穿过第二介电材料层的开口，阻挡层包括在穿过第二介电材料层的开口的底部中的金属部件上方延伸的部分。
在上述电阻式存储器器件中，阻挡层还包括至少一个垂直部分，至少一个垂直部分沿着穿过第二介电材料层的开口的侧壁延伸。
在上述电阻式存储器器件中，底部电极具有U形截面形状，U形截面形状包括在穿过第二介电材料层的开口内在水平方向上延伸的中心部分和垂直部分的对，以及从底部电极的中心部分的相对侧垂直向上延伸并且在包含第二介电材料层的上表面的平面上方延伸的垂直部分的对；切换层在底部电极的垂直部分的对中的每个的侧表面和上表面上方以及在底部电极的中心部分上方共形地延伸；以及顶部电极在切换层上方共形地延伸。
在上述电阻式存储器器件中，还包括：延伸电极，位于穿过第二介电材料层的开口内并且在底表面和横向侧表面上由阻挡层包围，底部电极位于延伸电极的上表面上方。
在上述电阻式存储器器件中，阻挡层进一步包括在第二介电材料层的上表面上方延伸的外部部分，其中，在穿过第二介电材料层的开口的底部中的金属部件上方延伸的阻挡层的部分包括相对于阻挡层的外部部分垂直凹进的阻挡层的中心部分。
在上述电阻式存储器器件中，电阻式存储器器件包括在第二介电层的第一部分和穿过第二介电层的开口上方的层堆叠件，层堆叠件包括阻挡层、底部电极、切换层、顶部电极和顶部电极上方的硬掩模，导电通孔延伸穿过硬掩模并且接触顶部电极。
在上述电阻式存储器器件中，层堆叠件进一步包括：覆盖层，位于切换层和顶部电极之间，被配置为提供有利于切换层中的相变的储氧功能；和至少一个间隔件，位于覆盖层、顶部电极和硬掩模的侧表面上方。
在上述电阻式存储器器件中，还包括：第三介电材料层，位于第二介电材料层的上表面以及层堆叠件的侧表面和上表面上方；缓冲层，位于第三介电材料层上方；以及第四介电材料层，位于缓冲层上方，其中，导电通孔延伸穿过第四介电材料层、缓冲层、第三介电材料层和硬掩模并且接触顶部电极。
在上述电阻式存储器器件中，第二介电材料层的第二部分横向围绕层堆叠件，并且第二介电材料层的第二部分的厚度具有小于9％的半范围均匀性百分比。
在上述电阻式存储器器件中，导电通孔相对于金属部件横向偏移。
在一些实施例中，一种电阻式存储器器件包括：介电材料层；层堆叠件，位于介电材料层的第一部分上方，层堆叠件包括：阻挡层；底部电极，位于阻挡层上方；切换层，位于底部电极上方；和顶部电极，位于切换层上方；其中，介电材料层的第二部分横向围绕层堆叠件，介电材料层的上表面与层堆叠件的顶部电极的上表面之间的最大台阶高度小于80nm。
在上述电阻式存储器器件中，介电材料层包括蚀刻停止层，阻挡层的至少部分位于穿过蚀刻停止层的开口内并且电接触件层堆叠件下方的金属部件，并且电阻式存储器器件还包括接触顶部电极的导电通孔。
在上述电阻式存储器器件中，还包括多个层堆叠件，每个层堆叠件包括阻挡层、位于阻挡层上方的底部电极、位于底部电极上方的切换层、以及位于切换层上方的顶部电极，并且每个层堆叠件形成电阻式存储器元件阵列的单个电阻式存储器元件，其中，蚀刻停止层在每个层堆叠件之间连续延伸，并且在蚀刻停止层的上表面和每个层堆叠件中的顶部电极的上表面之间的最大台阶高度小于80nm。
在上述电阻式存储器器件中，蚀刻停止层包括碳化硅。
在一些实施例中，一种制造电阻式存储器器件的方法，包括：在金属部件上方形成介电材料层；蚀刻介电材料层以形成穿过介电材料层的开口，开口的底部处暴露金属部件的表面；在暴露于开口的底部中的金属部件的表面上方形成阻挡层，其中，阻挡层的厚度为6nm或更小；在阻挡层上方形成底部电极；在底部电极上方形成切换层；在切换层上方形成顶部电极；以及形成接触顶部电极的导电通孔。
在上述方法中，阻挡层通过原子层沉积(ALD)形成。
在上述方法中，形成阻挡层包括：在介电材料层的上表面上方和穿过介电材料层的开口内形成连续阻挡层；以及通过图案化掩模蚀刻连续阻挡层以去除连续阻挡层的部分并且暴露介电材料层的上表面，其中，在蚀刻连续阻挡层之后，第二介电材料层的厚度具有小于9％的半范围均匀性百分比。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。
Claims (10)
1.一种电阻式存储器器件，包括：
金属部件；
阻挡层，位于所述金属部件上方具有6nm或更小的厚度；
底部电极，位于所述阻挡层上方；
切换层，位于所述底部电极上方；
顶部电极，位于所述切换层上方；以及
导电通孔，接触所述顶部电极。
2.根据权利要求1所述的电阻式存储器器件，其中，所述阻挡层包括被配置为防止所述金属部件的材料扩散到所述底部电极中的导电氧化物、氮化物和/或氮氧化物材料。
3.根据权利要求2所述的电阻式存储器器件，其中，所述切换层包括在高阻态与低阻态之间可切换的固态介电材料。
4.根据权利要求3所述的电阻式存储器器件，还包括：
第一介电材料层，横向围绕所述金属部件；
第二介电材料层，位于所述第一介电材料层上方并且包括穿过所述第二介电材料层的开口，所述阻挡层包括在穿过所述第二介电材料层的所述开口的底部中的所述金属部件上方延伸的部分。
5.根据权利要求4所述的电阻式存储器器件，其中，所述阻挡层还包括至少一个垂直部分，所述至少一个垂直部分沿着穿过所述第二介电材料层的所述开口的侧壁延伸。
6.根据权利要求5所述的电阻式存储器器件，其中：
所述底部电极具有U形截面形状，所述U形截面形状包括在穿过所述第二介电材料层的开口内在水平方向上延伸的中心部分，以及从所述底部电极的所述中心部分的相对侧垂直向上延伸并且在包含所述第二介电材料层的上表面的平面上方延伸的垂直部分的对；
所述切换层在所述底部电极的所述垂直部分的对中的每个的侧表面和上表面上方以及在所述底部电极的所述中心部分上方共形地延伸；以及
所述顶部电极在所述切换层上方共形地延伸。
7.根据权利要求5所述的电阻式存储器器件，还包括：
延伸电极，位于穿过所述第二介电材料层的所述开口内并且在底表面和横向侧表面上由所述阻挡层包围，所述底部电极位于所述延伸电极的上表面上方。
8.根据权利要求5所述的电阻式存储器器件，其中，所述阻挡层进一步包括在所述第二介电材料层的上表面上方延伸的外部部分，其中，在穿过所述第二介电材料层的所述开口的底部中的所述金属部件上方延伸的所述阻挡层的部分包括相对于所述阻挡层的外部部分垂直凹进的所述阻挡层的中心部分。
9.一种电阻式存储器器件，包括：
介电材料层；
层堆叠件，位于所述介电材料层的第一部分上方，所述层堆叠件包括：
阻挡层；
底部电极，位于所述阻挡层上方；
切换层，位于所述底部电极上方；和
顶部电极，位于所述切换层上方；
其中，所述介电材料层的第二部分横向围绕所述层堆叠件，所述介电材料层的上表面与所述层堆叠件的所述顶部电极的上表面之间的最大台阶高度小于80nm。
10.一种制造电阻式存储器器件的方法，包括：
在金属部件上方形成介电材料层；
蚀刻所述介电材料层以形成穿过所述介电材料层的开口，所述开口的底部处暴露所述金属部件的表面；
在暴露于所述开口的所述底部中的所述金属部件的所述表面上方形成阻挡层，其中，所述阻挡层的厚度为6nm或更小；
在所述阻挡层上方形成底部电极；
在所述底部电极上方形成切换层；
在所述切换层上方形成顶部电极；以及
形成接触所述顶部电极的导电通孔。
Applications Claiming Priority (3)
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| US63/316,545 | 2022-03-04 | ||
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| US17/852,588 | 2022-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117750780A true CN117750780A (zh) | 2024-03-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310082878.3A Pending CN117750780A (zh) | 2022-03-04 | 2023-02-07 | 电阻式存储器器件及其制造方法 |
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| CN (1) | CN117750780A (zh) |
-
2023
- 2023-02-07 CN CN202310082878.3A patent/CN117750780A/zh active Pending
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |