TW201820424A - 具有複合式頂部電極的內嵌式記憶體裝置 - Google Patents
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Abstract
本發明實施例提供一種具有一複合式頂部電極之記憶體胞。一底部電極安置於一基板上方。具有一可變電阻之一切換介電層安置於該底部電極上方。一覆蓋層安置於該切換介電層上方。一複合式頂部電極安置於該覆蓋層上方且鄰接該覆蓋層。該複合式頂部電極包括氮化鉭(TaN)層及直接安置於該氮化鉭層上之氮化鈦(TiN)膜。由於具有該所揭示之複合式頂部電極，所以當曝露該複合式頂部電極來形成頂部電極通路時，無需或不形成一界面氧化層，藉此改良該頂部電極與該頂部電極通路之間之RC性質。本發明實施例亦提供一種用於製造該記憶體胞之方法。
Description
本發明實施例係有關一種具有複合式頂部電極的內嵌式記憶體裝置。
諸多現代電子裝置含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在缺少電力之情況下儲存資料，而揮發性記憶體無法在缺少電力之情況下儲存資料。歸因於相對簡單結構及其與互補金屬氧化物半導體(CMOS)邏輯製程之相容性，非揮發性記憶體(諸如磁阻式隨機存取記憶體(MRAM)及電阻式隨機存取記憶體(RRAM))有望成為下一代非揮發性記憶體技術之候選者。
根據本發明的一實施例，一種記憶體胞包括：一底部電極，其安置於一基板上方；一切換介電層，其安置於該底部電極上方且具有一可變電阻；一覆蓋層，其安置於該切換介電層上方；及一複合式頂部電極，其安置於該覆蓋層上方且鄰接該覆蓋層，其中該複合式頂部電極包括氮化鉭(TaN)層及直接安置於該氮化鉭層上之氮化鈦(TiN)膜。 根據本發明的一實施例，一種內嵌式記憶體胞包括：一底部互連結構，其包括由一底部層間介電(ILD)層環繞之一底部金屬化線；一底部電極通路，其安置於該底部互連結構上且由一下介電層環繞；一底部電極，其藉由該底部電極通路電連接至該底部金屬化線；一電阻切換元件及一覆蓋層，該電阻切換元件安置於該底部電極上方且該覆蓋層安置於該電阻切換元件上方；及一複合式頂部電極，其安置於該覆蓋層上方且包含一下頂部電極層及一上頂部電極層，該上頂部電極層具有比該下頂部電極層小之一厚度；其中該上頂部電極層具有比該下頂部電極層之氮莫耳比大之一氮莫耳比。 根據本發明的一實施例，一種用於製造一記憶體胞之方法包括：形成一多層堆疊，該多層堆疊包括一底部電極層、位於該底部電極層上方之一切換介電層、位於該切換介電層上方之一覆蓋層、位於該覆蓋層上方之一下頂部電極層、位於該下頂部電極層上方之一上頂部電極層及位於該上頂部電極層上方之一硬遮罩，其中該上頂部電極層具有比該下頂部電極層大之一氮莫耳比；執行一第一蝕刻以根據該硬遮罩圖案化該上頂部電極層及該下頂部電極層及該覆蓋層；在該上頂部電極層及該下頂部電極層及該覆蓋層旁邊形成一側壁間隔物；及執行一第二蝕刻以根據該側壁間隔物及該硬遮罩圖案化該切換介電層及該底部電極層。
本揭露提供用於實施本揭露之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一特徵形成於一第二特徵上方或形成於一第二特徵上可包含其中形成直接接觸之該第一特徵及該第二特徵的實施例，且亦可包含其中額外特徵可形成於該第一特徵與該第二特徵之間使得該第一特徵及該第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間之一關係。 此外，為便於描述，空間相對術語(諸如「頂部」、「底部」、「下面」、「下方」、「下」、「上方」、「上」及其類似者)在本文中可用於描述一元件或特徵與另外(若干)元件或(若干)特徵之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可據此解譯本文中所使用之空間相對描述詞。 再者，為便於描述，「第一」、「第二」、「第三」等等可在本文中用於區分一圖或一系列圖之不同元件。「第一」、「第二」、「第三」等等不意欲描述對應元件。因此，結合一第一圖所描述之「一第一介電層」未必對應於結合另一圖所描述之一「第一介電層」。 半導體製造之一趨勢係：將不同類型之裝置整合至一單一基板上以達成較高整合度。一實例係一基板，其具有其中形成邏輯裝置之一邏輯區域及其中嵌入記憶體裝置之一記憶體區域。一記憶體裝置包含由一電阻切換元件分離之一對電極。取決於施加至該對電極之一電壓，該電阻切換元件將經歷與一第一資料狀態(例如一「0」或「重設」)相關聯之一高電阻狀態與與一第二資料狀態(例如一「1」或「設定」)相關聯之一低電阻狀態之間之一可逆變化。該記憶體裝置與互補金屬氧化物半導體(CMOS)邏輯製程相容且可插入至兩個互連金屬層之間。該記憶體裝置耦合至此等兩個互連金屬層以用於資料儲存及傳輸。一記憶體胞之一頂部電極透過一頂部電極通路(稱為TEVA)耦合至一上互連金屬層。用於形成該TEVA之程序引入接觸挑戰：該頂部電極及該TEVA無法彼此完全接觸，此可導致一大接觸電阻及一增加電阻-電容延遲。更詳細而言，在形成一記憶體胞之頂部電極之後，一介電層形成於該頂部電極上方，接著進行一圖案化程序以形成穿過該介電層之一開口用於TEVA填充。該頂部電極在其內形成該TEVA之前曝露於空氣。因此，一原生界面氧化層在空氣曝露期間形成於該頂部電極與該TEVA之間，此引入接觸挑戰。 本申請案係關於一種具有一複合式頂部電極之改良記憶體裝置及對應製造方法，該複合式頂部電極消除/抑制該頂部電極曝露期間之界面/氧化層。藉此，可顯著改良該記憶體裝置之RC性質。在一些實施例中，一種記憶體胞包括：一底部電極，其安置於一基板上方；及一切換介電層，其具有一可變電阻且安置於該底部電極上方。一覆蓋層安置於該切換介電層上方。一複合式頂部電極安置於該覆蓋層上方且鄰接該覆蓋層。該複合式頂部電極包括氮化鉭(TaN)層及直接安置於該氮化鉭層上之氮化鈦(TiN)膜。由於具有該TiN膜作為該複合式頂部電極之一最上部分，所以當曝露該頂部電極來形成TEVA時，消除或不形成一界面/氧化層，藉此改良該頂部電極與該TEVA之間之RC性質。 圖1繪示根據一些實施例之具有一複合式頂部電極之一記憶體胞100之一橫截面圖。如圖1中所展示，記憶體胞100包括具有配置於一半導體基板101上方之一下互連結構120及一上互連結構134的一後段製程(BEOL)金屬化堆疊。下互連結構120包含堆疊於一底部層間介電(ILD)層124內之一或多個底部金屬化線122。底部ILD層124可為(例如)氧化物、低k介電質或極低k介電質(即，具有小於約2之一介電常數k的一介電質)，且底部金屬化線122可為(例如)一金屬(諸如銅)。上互連結構134包含一頂部ILD層136及覆於頂部ILD層136上方之一頂部金屬化層138。頂部ILD層136可為(例如)一低k介電質或一極低k介電質，且頂部金屬化層138可為(例如)一金屬(諸如銅)。 記憶體胞100包括配置於下互連結構120上方之一底部電極102。底部電極102可為一導電材料，諸如氮化鈦。底部電極102亦可包括(例如)氮化鉭、鉑、銥、鎢、釕或其類似者。在一些實施例中，底部電極102透過配置於底部電極102與底部金屬化線122之間之一底部電極通路126電耦合至下互連結構120之底部金屬化線122。底部電極通路126可為(例如)一導電材料(諸如鉑、銥、釕或鎢)且可充當用於防止材料在底部金屬化線122與底部電極102之間擴散之一擴散障壁層。底部電極通路126可包含一頂部區域及一底部區域。底部區域包含比頂部區域小之一覆蓋區且自頂部區域垂直向下延伸至下互連結構120。記憶體胞100進一步包括配置於底部電極102上方之一切換介電層104。切換介電層104可為一高k層(即，具有大於3.9之一介電常數k的一層)，例如氧化鉭、氧化鉭鉿、氧化鉭鋁或包含鉭、氧及一或多種其他元素之另一材料。一覆蓋層106配置於切換介電層104上方。覆蓋層106可包括一或多個金屬層，例如鈦層。覆蓋層106亦可包括鋯、鑭、鉭、鋁、鎢、釕、鉑、鎳、銅、金或其類似者。 一複合式頂部電極114配置於覆蓋層106上方且鄰接覆蓋層106。在一些實施例中，複合式頂部電極114之一厚度約比切換介電層104之一厚度大2倍至3倍。在一些實施例中，複合式頂部電極114透過配置於複合式頂部電極114與頂部金屬化層138之間之一頂部電極通路140電耦合至上互連結構134之頂部金屬化層138。頂部電極通路140可為(例如)一導電材料，諸如銅、鋁或鎢。一黏膠層142可環繞頂部電極通路140之底部及側壁表面且可包括鉭或氮化鉭。複合式頂部電極114包括一下頂部電極層110及一上頂部電極層112。除共同充當一頂部電極之外，下頂部電極層110及上頂部電極層112亦分別充當不同障壁層。上頂部電極層112防止在複合式頂部電極114與頂部電極通路140之間形成一界面層或氧化層。下頂部電極層110防止頂部電極通路140之金屬材料擴散至下伏切換介電層104。在一些實施例中，下頂部電極層110係氮化鉭(TaN)層，且上頂部電極層112係直接安置於TaN層上之氮化鈦(TiN)膜，其具有大於TaN層中之氮濃度的氮濃度。例如，下頂部電極層110可具有自約0.3至約1 (較佳地，0.3至0.5)範圍內之氮與鉭之一莫耳比。上頂部電極層112可具有實質上等於1之氮與鈦之一莫耳比。在一些進一步實施例中，下頂部電極層110可具有：一主要部分，其具有大於0.3之氮與鉭之一莫耳比；及一小上部分(在圖1中展現為藉由虛線來與主要部分分離)，其由於製造而具有在一頂面處實質上為0之氮與鉭之一逐漸減小莫耳比。 在一些實施例中，記憶體胞100可進一步包括配置於複合式頂部電極114上方之一硬遮罩130。硬遮罩130係來自記憶體胞100之製造的一剩餘材料。此外，硬遮罩130可為(例如)一介電質，諸如二氧化矽或氮化矽。在一些實施例中，一側壁間隔物132經安置成環繞且沿著覆蓋層106、複合式頂部電極114及硬遮罩130之側壁。側壁間隔物132防止複合式頂部電極114與底部電極102之間之洩漏且在記憶體胞100之製造期間用於界定底部電極102、切換介電層104及底部電極通路126之一覆蓋區。側壁間隔物132可為(例如)氮化矽或一多層氧化物-氮化物-氧化物膜。因此，可垂直對準底部電極102、切換介電層104及底部電極通路126之側壁。覆蓋層106、複合式頂部電極114及硬遮罩130之側壁亦可經垂直對準且自底部電極102之側壁凹進。在一些實施例中，記憶體胞100進一步包括環繞底部電極通路126之底部區域之一下介電層108及安置於下介電層108上方之一上介電層118。上介電層118沿底部電極102、切換介電層104、底部電極通路126及側壁間隔物132之側壁連續延伸且覆於硬遮罩130上方。在一些實施例中，下介電層108及上介電層118可包括彼此相同之介電材料或彼此不同之介電材料，且可由(例如)碳化矽(SiC)、氮化矽(SiNx
)或複合式介電膜之一或多個層組成。 在記憶體胞100之操作期間，將電壓施加於複合式頂部電極114與底部電極102之間。可將一電壓施加於複合式頂部電極114與底部電極102之間以讀取、設定或擦除記憶體胞100。例如，可施加電壓來觸發切換介電層104與覆蓋層106之間之反應。切換介電層104與覆蓋層106之間之反應提取或推動來自切換介電層104之氧且形成或破壞一或多個導電纖絲。因此，在(例如)用於代表低或高位元狀態之一相對較低或較高電阻狀態中，記憶體胞100可具有一可變電阻。 圖2繪示根據一些額外實施例之包含一記憶體胞201 (諸如圖1之記憶體胞100)之一積體電路裝置200之一橫截面圖。如圖2中所展示，記憶體胞201可安置於一半導體基板206上方，在半導體基板206上，一電晶體207配置於隔離區域203之間。電晶體207包含一源極區域221、一汲極區域239、一閘極電極233及一閘極介電層237。記憶體胞201配置於一互連結構211中，互連結構211由彼此上下水平層疊且彼此藉由通路耦合之交替金屬及介電層組成。用於操作記憶體胞201之一源極線213 (SL)透過安置於一或多個ILD層208內之一接觸件219、一第一金屬互連線217及一第一金屬通路215連接至源極區域221。用於定址記憶體胞201之一字線235 (WL)被形成且電耦合至閘極電極233。記憶體胞201之一底部電極102透過以下各者連接至汲極區域239：一底部電極通路126；第一、第二、第三及第四金屬化線202A至202D之一或多者；及金屬通路222A至222D，其等形成於金屬化線202A至202D之間。一頂部電極通路140將記憶體胞201之一複合式頂部電極114連接至一位元線，該位元線對應於安置於一ILD層226內之一第五金屬互連層224。一切換介電層104安置於底部電極102上且具有與底部電極102及底部電極通路126之側壁垂直對準之一側壁。一覆蓋層106安置於切換介電層104與複合式頂部電極114之間，具有與複合式頂部電極114之側壁垂直對準之一側壁。一側壁間隔物132安置於切換介電層104上且沿著覆蓋層106及複合式頂部電極114之側壁。一下介電層108環繞底部電極通路126，且一上介電層118鄰接下介電層108且覆蓋底部電極102、切換介電層104及側壁間隔物132之側壁。 複合式頂部電極114包含一下頂部電極層110及直接配置於下頂部電極層110上之一上頂部電極層112。在一些實施例中，下頂部電極層110係氮化鉭(TaN)層，其具有自約0.3至約1 (較佳地，約0.3至約0.5)範圍內之氮與鉭之一莫耳比。TaN層防止頂部電極通路140之金屬材料擴散至切換介電層104。在一些實施例中，上頂部電極層112係氮化鈦(TiN)膜，其具有實質上等於1或大於1之氮與鈦之一莫耳比。高氮TiN膜防止在複合式頂部電極114與頂部電極通路140之間形成一界面層或氧化層。 圖3至圖12繪示展示形成一積體電路裝置之一方法的橫截面圖之一些實施例。 如圖3之橫截面圖300中所展示，使一底部通路開口302形成於覆於一下互連結構120上方之一下介電層108內。下互連結構120包含由一底部ILD層124橫向環繞之一底部金屬化線122。底部ILD層124可為(例如)一極低k介電質，且底部金屬化線122可為(例如)一金屬(諸如銅)。下介電層108形成於下互連結構120上方，其中底部通路開口302曝露底部金屬化線122。下介電層108可為(例如)一介電質，諸如二氧化矽或氮化矽。用於形成底部通路開口302之程序可包含：將下介電層108沈積於下互連結構120上方，接著進行一光微影程序。一光阻層可形成於下介電層108上方且對應於待形成之底部通路開口302來遮罩下介電層108之區域。接著，可根據光阻層來對下介電層108選擇性施加一或多個蝕刻劑。可在施加一或多個蝕刻劑之後移除光阻層。 如圖4之橫截面圖400中所展示，藉由一系列氣相沈積技術(例如物理氣相沈積、化學氣相沈積等等)來將一多層堆疊沈積於下介電層108上方。首先，使一底部電極通路126形成於下介電層108上方而填充底部通路開口302。底部電極通路126可(例如)由一導電材料(諸如多晶矽、氮化鈦、氮化鉭、鉑、金、銥、釕、鎢或其類似者)形成。例如，底部電極通路126可為藉由一原子層沈積(ALD)程序及接著一平坦化程序來形成之氮化鈦層。接著，使以下層相繼形成於底部電極通路126及下介電層108上方：一底部電極102、一切換介電層104、一覆蓋層106、一下頂部電極層110及一上頂部電極層112。可藉由一系列氣相沈積技術(例如物理氣相沈積、化學氣相沈積等等)來形成此等層。在一些實施例中，底部電極102可包括一金屬氮化物(例如氮化鈦(TiN)、氮化鉭(TaN)或其類似者)及/或一金屬(例如鈦(Ti)、鉭(Ta)或其類似者)。在一些實施例中，切換介電層104可包括一金屬氧化物複合物，諸如氧化鉿鋁(HfAlOx
)、氧化鋯(ZrOx
)、氧化鋁(AlOx
)、氧化鎳(NiOx
)、氧化鉭(TaOx
)或氧化鈦(TiOx
)。覆蓋層106可包括鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)及/或鋁(Al)。 在一些實施例中，藉由一物理氣相沈積程序來形成下頂部電極層110及上頂部電極層112。例如，可藉由沈積具有自約100 Å至約200 Å範圍內之一厚度的之一TaN層來形成下頂部電極層110，且可藉由沈積具有自約20 Å至約50 Å範圍內之一厚度的一TiN層來形成上頂部電極層112。對應鉭靶及鈦靶用於與依不同流動速率施加之氮氣一起濺鍍：上頂部電極層112由比下頂部電極層110多之氮形成，使得其在被曝露時更不易於與空氣反應且保護本身免受氧化。在一些實施例中，可原位(即，在一相同沈積室內)執行下頂部電極層110及上頂部電極層112之沈積程序。在一些實施例中，在切斷氮氣源之後之一短時間內繼續濺鍍程序以清除鉭靶及鈦靶。因此，下頂部電極層110及/或上頂部電極層112之一最頂部部分可具有一逐漸減小之氮莫耳比，其甚至可在頂部電極層之頂面處減小至0。在一些實施例中，氮莫耳比可單調遞減或可遵循一高斯(Gaussian)分佈類型或一些其他分佈類型。 如圖5之橫截面圖500中所展示，在一些實施例中，可使一硬遮罩130形成於複合式頂部電極114上以促進記憶體胞之圖案化。可藉由沈積諸如二氧化矽或氮化矽之一介電層(由虛線展示)且接著進行用於圖案化之一光微影程序來形成硬遮罩130。 如圖6之橫截面圖600中所展示，透過一第一蝕刻602來根據硬遮罩130圖案化上頂部電極層112、下頂部電極層110及覆蓋層106。第一蝕刻602可包括一乾式蝕刻(諸如一電漿蝕刻程序)，其可具有包含CF4
、CH2
F2
、Cl2
、BCl3
及/或其他化學物質之一蝕刻劑化學作用。上頂部電極層112及下頂部電極層110經圖案化以共同形成一複合式頂部電極114。 如圖7之橫截面圖700中所展示，使一側壁間隔物132形成於切換介電層104上方且加襯於覆蓋層106、複合式頂部電極114及硬遮罩130之側壁上。側壁間隔物132自與切換介電層104之一上表面大致齊平處延伸至與硬遮罩130之一上表面大致齊平處。側壁間隔物132可(例如)由氮化矽或一多層氧化物-氮化物-氧化物膜(其具有夾置於一對氧化層之間之氮化層)形成。用於形成側壁間隔物132之程序可包含：將一等形中間層沈積於切換介電層104上方；及加襯於覆蓋層106、複合式頂部電極114及硬遮罩130上。可使用一等形沈積技術(諸如化學氣相沈積(CVD))來沈積中間層。在沈積中間層之後，可將一蝕刻劑施加至中間層達約為蝕刻劑蝕刻穿過中間層之厚度所花費之時間。蝕刻劑移除中間層之橫向伸展部，藉此導致側壁間隔物132。 如圖8之橫截面圖800中所展示，執行一第二蝕刻802以根據側壁間隔物132及硬遮罩130來圖案化切換介電層104、底部電極102及底部電極通路126。第二蝕刻802可包括一乾式蝕刻(諸如一電漿蝕刻程序)，其可具有包含CF4
、CH2
F2
、Cl2
、BCl3
及/或其他化學物質之一蝕刻劑化學作用。 如圖9之橫截面圖900中所展示，使一上介電層118形成於下介電層108上方且加襯於底部電極通路126、底部電極102、切換介電層104、側壁間隔物132及硬遮罩130上。在一替代實施例中，底部電極通路126可經平坦化以具有與下介電層108之上表面橫向對準之一上表面。在此情況中，上介電層118具有底部電極102之底面橫向對準之一底面。上介電層118可(例如)由一介電材料(諸如二氧化矽或氮化矽)形成。此外，可(例如)使用一等形沈積技術來形成上介電層118。 如圖10之橫截面圖1000中所展示，使一頂部ILD層136形成於上介電層118上方且環繞上介電層118。頂部ILD層136可為(例如)一低k或一極低k介電質。在一些實施例中，用於形成頂部ILD層136之程序包含：沈積一中間ILD層；及使一化學機械拋光(CMP)執行至中間ILD層中以使中間ILD層之頂面平坦化。 如圖11中之橫截面圖1100中所展示，執行一第三蝕刻1106以形成穿過頂部ILD層136、上介電層118及硬遮罩130而到達複合式頂部電極114之一頂部電極通路開口1102。在一些實施例中，用於執行第三蝕刻1106之程序可包含：形成且圖案化頂部ILD層136上方之一光阻層或硬遮罩層1104；及根據光阻層或硬遮罩層1104來圖案化以形成頂部電極通路開口1102。其後，可移除光阻層或硬遮罩層1104。由於複合式頂部電極114之曝露上頂部電極層112由不易與空氣反應(相較於下頂部電極層110)之金屬或金屬複合材料(例如具有實質上等於1之Ti與N之一莫耳比的TiN層)製成，所以將在頂部電極通路開口1102之形成期間及在其形成之後使較薄界面層形成於曝露上頂部電極層112之一頂面處。 如圖12之橫截面圖1200中所展示，形成填充頂部電極通路開口1102以形成一頂部電極通路140且自頂部ILD層136懸伸以形成一頂部金屬化層138的一導電層。導電層可為(例如)一金屬，諸如銅或鎢。用於形成導電層之程序可包含：將一中間導電層沈積於剩餘頂部ILD層136上方；及填充頂部電極通路開口1102。接著，可使用光微影來圖案化導電層。在一些實施例中，在填充導電層之前，可形成環繞頂部電極通路140之底面及側壁表面的一黏膠層142且黏膠層142可包括鉭或氮化鉭來促進頂部電極通路140與上頂部電極層112之間之接觸。 圖13展示形成一快閃記憶體裝置之一方法1300之一流程圖之一些實施例。儘管已相對於圖3至圖12來描述方法1300，但應瞭解，方法1300不受限於圖3至圖12中所揭示之此等結構，而是可獨立於圖3至圖12中所揭示之結構而單獨存在。類似地，應瞭解，圖3至圖12中所揭示之結構不受限於方法1300，而是可獨立為與方法1300無關之結構。此外，儘管下文將所揭示之方法(例如方法1300)繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯意在限制。例如，一些動作可依不同順序發生及/或與除本文中所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。另外，可不需要所有繪示動作來實施本文中之描述之一或多個態樣或實施例。此外，可在一或多個單獨動作及/或階段中實施本文中所描繪之動作之一或多者。 在1302中，使一底部通路開口形成於覆於一下互連結構上方之一下介電層內。該下互連結構可包括由一底部ILD層橫向環繞之一底部金屬化線。形成穿過該下介電層以曝露該底部金屬化線之該底部通路開口。圖3繪示對應於動作1302之一橫截面圖300之一些實施例。 在1304中，藉由一系列氣相沈積技術(例如物理氣相沈積、化學氣相沈積等等)來將一多層堆疊沈積於下介電層108上方。首先，使一底部電極通路形成於該下介電層上方且填充該底部通路開口。該底部電極通路可為藉由一原子層沈積(ALD)程序及接著一平坦化程序來形成之氮化鈦層。接著，使以下層相繼形成於該底部電極通路及該下介電層上方：一底部電極、一切換介電層、一下頂部電極層及一上頂部電極層。在一些實施例中，藉由一物理氣相沈積程序來形成該下頂部電極層及該上頂部電極層。例如，可藉由沈積一TaN層來形成該下頂部電極層，且可藉由沈積比該TaN層薄之一TiN層來形成該上頂部電極層。該上頂部電極層由比該下頂部電極層多之氮形成，使得其在被曝露時更不易於與空氣反應且保護本身免受氧化。圖4繪示對應於動作1304之一橫截面圖400之一些實施例。 在1306中，使一硬遮罩形成於該上頂部電極層上。可藉由沈積一介電層且接著進行用於圖案化之一光微影程序來形成該硬遮罩。圖5繪示對應於動作1306之一橫截面圖500之一些實施例。 在1308中，執行一第一蝕刻以根據該硬遮罩來圖案化該上頂部電極層、該下頂部電極層及該覆蓋層。圖6繪示對應於動作1308之一橫截面圖600之一些實施例。 在1310中，使一側壁間隔物形成於該切換介電層上方且加襯於該覆蓋層、該複合式頂部電極及該硬遮罩之側壁上。圖7繪示對應於動作1310之一橫截面圖700之一些實施例。 在1312中，執行一第二蝕刻以根據該側壁間隔物及該硬遮罩來圖案化該切換介電層、該底部電極及該底部電極通路。圖8繪示對應於動作1312之一橫截面圖800之一些實施例。 在1314中，使一上介電層形成於該下介電層上方且加襯於該底部電極通路、該底部電極層、該切換介電層、該側壁間隔物及該硬遮罩上。圖9繪示對應於動作1314之一橫截面圖900之一些實施例。 在1316中，使一頂部ILD層形成於該上介電層上方且環繞該上介電層。圖10繪示對應於動作1316之一橫截面圖1000之一些實施例。 在1318中，執行一第三蝕刻以形成穿過該頂部ILD層、該上介電層及該硬遮罩而到達該上頂部電極層之一頂部電極通路開口。圖11繪示對應於動作1318之一橫截面圖1100之一些實施例。 在1320中，形成填充該頂部電極通路開口且自該頂部ILD層懸伸以形成一頂部電極通路及一頂部金屬化層之一導電層。圖12繪示對應於動作1320之一橫截面圖1200之一些實施例。 應瞭解，儘管本發明在討論本文中所描述之方法之態樣時參考例示性結構，但該等方法不受限於所呈現之對應結構。確切而言，方法(及結構)應被視為彼此獨立且能夠單獨存在且在不考量圖中所描繪之特定態樣之任何者之情況下被實踐。另外，可依任何適合方式(諸如，藉由旋塗、濺鍍、生長及/或沈積技術等等)形成本文中所描述之層。 此外，熟習技術者可基於閱讀及/或理解本說明書及附圖來設想等效替代及/或修改。本揭露包含此等修改及替代且一般不意欲受此限制。例如，儘管本文中所提供之圖被繪示及描述為具有一特定摻雜類型，但應瞭解，可利用一般技術者所瞭解之替代摻雜類型。 因此，可自上文瞭解，本揭露提供一種記憶體胞。一底部電極安置於一基板上方。具有一可變電阻之一切換介電層安置於該底部電極上方。一覆蓋層安置於該切換介電層上方。一複合式頂部電極安置於該覆蓋層上方且鄰接該覆蓋層。該複合式頂部電極包括氮化鉭(TaN)層及直接安置於該氮化鉭層上之氮化鈦(TiN)膜。 在另一實施例中，本揭露係關於一種內嵌式記憶體胞。該內嵌式記憶體胞包括：一底部互連結構，其具有由一底部層間介電(ILD)層環繞之一底部金屬化線；及一底部電極通路，其安置於該底部互連結構上且由一下介電層環繞。該內嵌式記憶體胞進一步包括：一底部電極，其藉由該底部電極通路來電連接至該底部金屬化線；及一電阻切換元件及一覆蓋層，該電阻切換元件安置於該底部電極上方且該覆蓋層安置於該電阻切換元件上方。一複合式頂部電極安置於該覆蓋層上方且包含一下頂部電極層及一上頂部電極層，該上頂部電極層具有比該下頂部電極層小之一厚度。該上頂部電極層具有比該下頂部電極層之氮莫耳比大之一氮莫耳比。 在又一實施例中，本揭露係關於一種製造一積體電路(IC)之方法。該方法包括：形成一多層堆疊，該多層堆疊包括一底部電極層、位於該底部電極層上方之一切換介電層、位於該切換介電層上方之一覆蓋層、位於該覆蓋層上方之一下頂部電極層、位於該下頂部電極層上方之一上頂部電極層及位於該上頂部電極層上方之一硬遮罩。該上頂部電極層具有比該下頂部電極層大之一氮莫耳比。該方法進一步包括：執行一第一蝕刻以根據該硬遮罩來圖案化該上頂部電極層及該下頂部電極層及該覆蓋層。該方法進一步包括：在該上頂部電極層及該下頂部電極層及該覆蓋層旁邊形成一側壁間隔物。該方法進一步包括：執行一第二蝕刻以根據該側壁間隔物及該硬遮罩來圖案化該切換介電層及該底部電極層。 上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於使用本揭露作為設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及變更。
100‧‧‧記憶體胞
101‧‧‧半導體基板
102‧‧‧底部電極
104‧‧‧切換介電層
106‧‧‧覆蓋層
108‧‧‧下介電層
110‧‧‧下頂部電極層
112‧‧‧上頂部電極層
114‧‧‧複合式頂部電極
118‧‧‧上介電層
120‧‧‧下互連結構
122‧‧‧底部金屬化線
124‧‧‧底部層間介電(ILD)層
126‧‧‧底部電極通路
130‧‧‧硬遮罩
132‧‧‧側壁間隔物
134‧‧‧上互連結構
136‧‧‧頂部層間介電(ILD)層
138‧‧‧頂部金屬化層
140‧‧‧頂部電極通路
142‧‧‧黏膠層
200‧‧‧積體電路裝置
201‧‧‧記憶體胞
202A‧‧‧第一金屬化線
202B‧‧‧第二金屬化線
202C‧‧‧第三金屬化線
202D‧‧‧第四金屬化線
203‧‧‧隔離區域
206‧‧‧半導體基板
207‧‧‧電晶體
208‧‧‧層間介電(ILD)層
211‧‧‧互連結構
213‧‧‧源極線(SL)
215‧‧‧第一金屬通路
217‧‧‧第一金屬互連線
219‧‧‧接觸件
221‧‧‧源極區域
222A至222D‧‧‧金屬通路
224‧‧‧第五金屬互連層
226‧‧‧層間介電(ILD)層
233‧‧‧閘極電極
235‧‧‧字線
237‧‧‧閘極介電層
239‧‧‧汲極區域
300‧‧‧橫截面圖
302‧‧‧底部通路開口
400‧‧‧橫截面圖
500‧‧‧橫截面圖
600‧‧‧橫截面圖
602‧‧‧第一蝕刻
700‧‧‧橫截面圖
800‧‧‧橫截面圖
802‧‧‧第二蝕刻
900‧‧‧橫截面圖
1000‧‧‧橫截面圖
1100‧‧‧橫截面圖
1102‧‧‧頂部電極通路開口
1104‧‧‧光阻層/硬遮罩層
1106‧‧‧第三蝕刻
1200‧‧‧橫截面圖
1300‧‧‧方法
1302‧‧‧動作
1304‧‧‧動作
1306‧‧‧動作
1308‧‧‧動作
1310‧‧‧動作
1312‧‧‧動作
1314‧‧‧動作
1316‧‧‧動作
1318‧‧‧動作
1320‧‧‧動作
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據業界標準做法，各種特徵未按比例繪製。實際上，為使討論清楚，可隨意增大或減小各種特徵之尺寸。 圖1繪示具有一複合式頂部電極之一記憶體胞之一些實施例之一橫截面圖。 圖2繪示具有圖1之記憶體胞之一積體電路之一些實施例之一橫截面圖。 圖3至圖12繪示處於各種製造階段中之一積體電路之一些實施例之一系列橫截面圖，該積體電路包含一記憶體胞。 圖13繪示用於製造具有一記憶體胞之一積體電路之一方法之一些實施例之一流程圖。
Claims (1)
- 一種記憶體胞，其包括： 一底部電極，其安置於一基板上方； 一切換介電層，其安置於該底部電極上方且具有一可變電阻； 一覆蓋層，其安置於該切換介電層上方；及 一複合式頂部電極，其安置於該覆蓋層上方且鄰接該覆蓋層，其中該複合式頂部電極包括一個氮化鉭(TaN)層及直接安置於該氮化鉭層上之一個氮化鈦(TiN)膜。
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