KR20190070380A - 표시 장치 - Google Patents

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KR20190070380A
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insulating layer
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nitride
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백경민
이주현
신상원
신현억
이동민
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 기판과, 표시영역 상에 배치되며 반도체층, 반도체층 상의 절연층, 절연층의 콘택홀을 통해 반도체층과 접속하는 도전층을 포함하는 회로부, 및 회로부 상에 배치되며 도전층과 전기적으로 연결된 화소전극을 포함하는 표시소자를 포함하며, 도전층은 제1금속을 포함하는 질화금속의 하부층을 구비하고, 도전층의 아래에 콘택홀과 대응도록 배치되되 금속을 포함하는 접속층을 더 포함하는, 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 실시예들은 표시 장치에 관한 것이다.
표시 장치는 표시소자 및 이 표시소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 커패시터 및 복수의 배선들을 포함한다. 전술한 전자소자들은 이들 사이에 개재되는 절연층에 의해 전기적으로 절연되기도 하고, 절연층에 형성된 콘택홀을 통해서 전기적으로 연결되기도 한다.
표시장치의 전자소자들 사이에 개재되는 절연층은 절연층을 이루는 물질에 따라 전자 소자에 구비된 도전층과 반응하여 예기치 않은 막을 형성할 수 있으며, 이와 같은 예기치 않은 막은 사용자에게 얼룩으로 시인되는 등의 문제가 있었다.
본 발명은 전술한 문제를 포함하여 여러 문제를 해결하기 위한 것으로서, 도전층과 절연층 사이에 불필요한 막이 형성되는 것을 방지하고, 고품질의 이미지를 제공할 수 있는 표시 소자를 제공한다. 그러나, 이와 같은 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 기판; 상기 표시영역 상에 배치되며, 반도체층, 상기 반도체층 상의 절연층, 상기 절연층의 콘택홀을 통해 상기 반도체층과 접속하는 도전층을 포함하는, 회로부; 및 상기 회로부 상에 배치되며, 상기 도전층과 전기적으로 연결된 화소전극을 포함하는 표시소자; 를 포함하며, 상기 도전층은 제1금속을 포함하는 질화금속의 하부층을 구비하고, 상기 도전층의 아래에 상기 콘택홀과 대응도록 배치되되 제2금속을 포함하는 접속층을 더 포함하는, 표시 장치를 개시한다.
본 실시예에 있어서, 상기 절연층은 유기 절연층일 수 있다.
본 실시예에 있어서, 상기 절연층의 상면과 마주보는 상기 도전층의 하면은 상기 절연층의 상면과 직접 접촉할 수 있다.
본 실시예에 있어서, 상기 콘택홀의 내측벽의 적어도 일부 영역 상에 위치하며 상기 제2금속을 포함하는 사이드 층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 하부층은 질화티타늄, 질화탄탈륨, 질화니오븀, 또는 질화텅스텐 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 도전층은, 상기 하부층 상에 배치되는 금속층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 금속층은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 금속층의 두께는 상기 하부층의 두께 보다 클 수 있다.
본 실시예에 있어서, 상기 하부층의 두께는 30Å 이거나 그보다 클 수 있다.
본 실시예에 있어서, 상기 접속층은 상기 제2금속을 포함하는 금속 실리사이드층일 수 있다.
본 실시예에 있어서, 상기 표시소자는 유기발광소자를 포함할 수 있다.
본 발명의 또 다른 실시예는, 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 기판; 상기 표시영역 상에 배치되고 반도체층 및 도전층을 포함하며, 상기 도전층은 유기 절연층에 접촉하며, 상기 유기 절연층과 접촉하는 상기 도전층의 하부는 질화금속을 포함하는, 회로부; 및 상기 회로부 상에 배치되며, 상기 도전층과 전기적으로 연결된 화소전극을 포함하는 표시소자;를 포함하는, 표시 장치를 개시한다.
본 실시예에 있어서, 상기 유기 절연층의 상면과 마주보는 상기 도전층의 하면은, 상기 유기 절연층과 면접촉할 수 있다.
본 실시예에 있어서, 상기 도전층은, 질화금속층, 및 상기 질화금속층 상에 배치되는 금속층을 포함할 수 있다.
본 실시예에 있어서, 상기 질화금속층은, 질화티타늄, 질화탄탈륨, 질화니오븀, 및 질화텅스텐 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 금속층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 도전층은, 상기 금속층 상의 커버층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 질화금속층의 두께는 30Å 이거나 그보다 클 수 있다.
본 실시예에 있어서, 상기 금속층의 두께는 상기 도전층의 두께 보다 클 수 있다.
본 실시예에 있어서, 상기 도전층은, 상기 유기 절연층의 콘택홀을 통해 상기 반도체층과 접속할 수 있다.
본 실시예에 있어서, 상기 콘택홀과 대응하도록 상기 도전층의 아래에 배치되는 금속 실리사이드층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 콘택홀의 내측벽의 적어도 일부를 덮는 사이드 층을 더 포함하며, 상기 사이드 층에 포함된 금속은 상기 금속 실리사이드층에 포함된 금속과 동일할 수 있다.
본 실시예에 있어서, 상기 도전층은, 상기 유기 절연층의 콘택홀을 통해 상기 유기 절연층의 아래에 배치된 금속요소와 직접 접촉할 수 있다.
본 실시예에 있어서, 상기 회로부는 스토리지 커패시터를 더 포함하고, 상기 금속요소는 상기 스토리지 커패시터의 전극일 수 있다.
본 실시예에 있어서, 상기 회로부는, 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 데이터선 및 구동전압선을 포함하며, 상기 도전층은 상기 데이터선 및 상기 구동전압선 중 어느 하나일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시 장치는, 외부로 시인되는 얼룩을 방지함으로써 고품질의 이미지를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시영역에 위치하는 일 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 중 표시영역의 단면도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 표시 장치의 제조 공정으로서 도전층 중 데이터선의 형성 공정을 나타낸 단면도들이다.
도 10는 본 발명의 일 실시예에 따른 표시 장치 중 표시영역의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치 중 표시영역의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 본 명세서에서 막, 영역, 구성 요소 등이 접속되었다 또는 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 접속되거나 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재된 경우도 포함한다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 표시 장치는 기판(100)을 구비한다. 기판(100)은 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 갖는다. 기판(100)의 표시영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 표시소자들이 배치될 수 있다. 기판(100)의 주변영역(PA)은 이미지를 제공하지 않는 비표시영역에 해당한다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 표시소자로서 유기발광소자를 구비하는 표시 장치에 대해 설명한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 2는 표시 장치의 표시영역(DA)에 위치하는 일 화소의 등가 회로도이다. 도 2에서는 화소가 유기발광소자를 포함하는 경우를 도시하고 있다.
도 2를 참조하면, 화소(P)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 스토리지 커패시터(Cst), 및 유기발광소자(organic light emitting diode, OLED)를 포함할 수 있다.
제2박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 주사선(SL) 및 데이터선(DL)에 연결된다. 제2박막트랜지스터(T2)는 주사선(SL)으로부터 입력되는 스위칭 전압에 따라 데이터선(DL)으로부터 입력된 데이터 전압을 제1박막트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 제2박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2박막트랜지스터(T2)로부터 전송받은 전압과 구동전압선(PL)에 공급되는 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 잇다.
제1박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류(Id)를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류(Id)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 예컨대, 유기발광소자(OLED)는 적색, 녹색, 청색, 또는, 백색의 빛을 방출할 수 있다.
도 2에서는 화소(P)의 회로부가 2개의 박막트랜지스터와 하나의 스토리지 커패시터를 구비하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 표시 장치를 통해 고품질의 이미지를 제공하기 위하여 화소(P)의 유기발광소자(OLED)에 연결된 회로부의 설계는 다양하게 변경 가능하다. 예컨대, 화소(P)는 3개 이상의 박막트랜지스터를 포함하거나, 및/또는 2개 이상의 스토리지 커패시터를 구비할 수 있는 것과 같이 다양하게 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 중 표시영역의 단면도이다. 도 3은 도 1의 I-I'선에 따른 단면에 대응할 수 있다.
도 3을 참조하면, 기판(100) 상에 버퍼층(101)이 형성될 수 있다. 기판(100)은 이러한 기판(100)은 플렉서블, 롤러블, 벤더블과 같은 특성을 갖는 다양한 물질(예컨대, 고분자 수지)을 포함할 수 있다. 예컨대, 기판(100)은 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 폴리머를 포함할 수 있다.
버퍼층(101)은 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(101)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는/및 실리콘옥시나이트라이드(SiON)와 같은 무기 절연물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
제1 및 제2박막트랜지스터(210, 220)는 각각 제1 및 제2반도체층(211, 221) 및 제1 및 제2게이트전극(215, 225)을 포함한다.
제1 및 제2반도체층(211, 221)은 버퍼층(101) 상에 배치될 수 있으며, 아모퍼스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 제1반도체층(211)은 제1채널영역(211a) 및 제1채널영역(211a)의 양측에 배치된 제1소스영역(211b) 및 제1드레인영역(211c)을 포함할 수 있으며, 제2반도체층(221)은 제2채널영역(221a) 및 제2채널영역(221a)의 양측에 배치된 제2소스영역(221b) 및 제2드레인영역(221c)을 포함할 수 있다. 제1 및 제2소스영역(211b, 221b), 그리고 제1 및 제2드레인영역(211c, 221c)은 각각 제1 및 제2채널영역(211a, 221a) 보다 고농도의 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다.
제1 및 제2게이트전극(215, 225) 각각은 게이트 절연층(103)을 사이에 두고 제1 및 제2반도체층(211, 221)과 중첩된다. 예컨대, 제1게이트전극(215)은 제1반도체층(211)의 제1채널영역(211a)과 중첩하고, 제2게이트전극(225)은 제2반도체층(221)의 제2채널영역(221a)과 중첩할 수 있다. 게이트 절연층(103)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는/및 실리콘옥시나이트라이드(SiON)와 같은 무기 절연물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
스토리지 커패시터(230)는 제1 및 제2전극(231, 232)을 포함할 수 있다. 일 실시예로, 제1전극(231)은 제1 및 제2반도체층(211, 221)와 동일한 물질을 포함할 수 있으며, 제2전극(231, 232)은 제1 및 제2게이트전극(215, 225)와 동일한 물질을 포함할 수 있다.
도 3에는 게이트 절연층(103)이 기판(100)을 전체적으로 커버하도록 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 게이트 절연층(103)은 제1 및 제2게이트전극(215, 225) 및 제2전극(232)과 동일한 마스크 공정에서 형성될 수 있으며, 이 경우 게이트 절연층(103)은 제1 및 제2게이트전극(215, 225) 및 제2전극(232)에만 중첩하도록 패터닝될 수 있다.
제1 및 제2박막트랜지스터(210, 220)는 제1절연층(107)으로 커버된다. 제1절연층(107)은 유기 절연층이다. 제1절연층(107)은 표시영역(DA, 도 1)을 전체적으로 커버할 수 있는 절연층일 수 있다. 유기 절연층으로 형성된 제1절연층(107)은 무기 절연층에 비하여 상대적으로 유연하므로, 즉 상대적으로 응력에 강인하므로 표시영역(DA, 도 1참조)을 말거나 구부리는 것이 가능하다. 제1절연층(107)은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 제1절연층(107)은 폴리이미드를 포함할 수 있다.
데이터선(310)은 제1절연층(107) 상에 배치되며, 제2박막트랜지스터(T2)와 전기적으로 연결된다. 예컨대, 데이터선(DL)은 제1절연층(107)의 제1콘택홀(107H1)을 통해 제2반도체층(221)의 일부영역, 예컨대 제2소스영역(221b)에 접속될 수 있다. 제2반도체층(221)의 제2소스영역(221b)에 연결된 데이터선(310)은 제2박막트랜지스터(220)의 소스전극의 일부로 이해될 수 있다.
구동전압선(330)은 제1절연층(107) 상에 배치된다. 구동전압선(330)은 제1절연층(107)의 제2콘택홀(107H2)을 통해 스토리지 커패시터(230)의 제2전극(232)에 접속될 수 있다. 구동전압선(330)은 소정의 레벨의 전압, 예컨대 구동전압(ELVDD, 도 2참조)을 제공할 수 있다.
연결도전체(350)는 제1절연층(107) 상에 배치되며, 제1박막트랜지스터(210)를 화소전극(510)과 전기적으로 연결할 수 있다. 예컨대, 연결도전체(350)는 제1절연층(107)의 제3콘택홀(107H3)을 통해 반도체층, 예컨대 제1반도체층(211)의 제1드레인영역(211c)에 접속할 수 있으며, 화소전극(510)은 제2절연층(109)의 콘택홀(109H)을 통해 연결도전체(350)에 접속할 수 있다. 제1반도체층(211)의 제1드레인영역(211c)에 연결된 연결도전체(350)는 제1박막트랜지스터(210)의 드레인 전극의 일부로 이해될 수 있다.
데이터선(310), 구동전압선(330), 및 연결도전체(350)와 같은 도전층은 제2절연층(109)으로 커버될 수 있다. 제2절연층(109)은 유기 절연층이며, 예컨대 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
화소전극(510)은 제2절연층(109) 상에 배치되며, 기판(100) 상에 형성된 전술한 바와 같은 도전층들을 포함하는 회로부와 전기적으로 연결된다. 화소전극(510)상에는 화소전극(510)을 노출하는 개구를 구비한 화소정의막(130)이 배치된다. 화소정의막(130)은 화소전극(510)의 가장자리와 대향전극(530) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(130)은 예컨대, 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기 절연물로 형성될 수 있다.
중간층(520)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(520)이 저분자 물질을 포함할 경우, 중간층(520)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML1: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합적으로 적층된 구조를 가질 수 있다. 중간층(520)이 고분자 물질을 포함할 경우에는, 중간층(520)은 대개 홀 수송층(HTL) 및 발광층(EML1)을 포함하는 구조를 가질 수 있다. 중간층(520)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(520)을 이루는 층들 중 적어도 어느 하나는 표시영역(DA, 도 1참조)을 전체적으로 커버하도록 일체(一體)로 형성될 수 있다. 즉, 중간층(520)을 이루는 층들 중 적어도 어느 하나는 화소정의막(130)의 상면을 커버할 수 있다.
대향전극(530)은 중간층(520) 상에 배치되며, 표시영역(DA, 도 1참조)을 전체적으로 커버하도록 일체로 형성될 수 있다. 일 실시예로서, 도 3에 도시된 바와 같은 화소전극(510), 중간층(520) 및 대향전극(530)을 구비하는 유기발광소자(500)에서 방출된 빛이 기판(100)에서 멀어지는 방향, 예컨대 투광성의 대향전극(530)을 통해 외부로 시인될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로, 유기발광소자(500)에서 방출된 빛은 기판(100)을 통해 외부로 시인될 수 있다.
제1절연층(107) 상의 도전층, 예컨대 제1절연층(107)과 직접 접촉하는 데이터선(310), 구동전압선(330), 및 연결도전체(350)의 하부는 질화 금속을 포함한다. 예컨대, 전술한 도전층은 다층으로 형성되되, 다층의 하부층(underlayer)은 질화 금속층일 수 있다.
데이터선(310), 구동전압선(330), 및 연결도전체(350)와 같은 도전층의 하부층(UL1)은 질화 금속층이고, 하부층(UL1) 상에는 금속층(ML1)이 배치될 수 있다. 금속층(ML1)은 커버층(CL1)으로 덮일 수 있다.
하부층(UL1)은 제1금속을 포함하는 질화 금속층이다. 제1금속은 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 및 텅스텐(W) 중 적어도 어느 하나를 포함할 수 있으며, 따라서 하부층(UL1)은 질화티타늄, 질화탄탈륨, 질화니오븀, 또는 질화텅스텐 중 적어도 어느 하나를 포함할 수 있다. 금속층(ML1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등과 같은 비교적 저항이 작은 금속을 포함할 수 있다. 커버층(CL1)은 금속층(ML1)에 포함된 금속과 다른 금속을 포함할 수 있으며, 금속층(ML1)이 손상되거나 산화되는 것 등을 방지할 수 있다. 일 실시예로, 하부층(UL1), 금속층(ML1) 및 커버층(CL1)은 TiN/Al/Ti일 수 있으나, 본 발명은 이에 한정되지 않는다.
도전층의 하부층(UL1)은 그 아래에 배치된 유기 절연층인 제1절연층(107)과 직접 면접촉하는데, 하부층(UL1)이 질화 금속층이므로 유기 절연층에 포함된 산소(O)와 결합하면서 산화막이 형성되는 것을 방지할 수 있다. 본 발명의 비교예로서, 도전층의 하부층이 티타늄(Ti)층인 경우에 티타늄이 유기 절연층인 제1절연층(107)의 산소(O)와 결합하면서 티타늄 산화막이 형성될 수 있다. 티타늄 산화막은 제1절연층(107) 상에서 잔존하여 사용자에게 얼룩으로 시인될 수 있으나, 본 발명은 유기 절연층인 제1절연층(107)과 접촉하는 도전층의 하부층(UL1)을 질화 금속층으로 형성함으로써 전술한 문제를 방지하거나 최소화할 수 있다.
금속층(ML1) 및 커버층(CL1) 각각의 두께는 하부층(UL1)의 두께 보다 두껍게 형성될 수 있으며, 금속층(ML1)의 두께가 커버층(CL1) 의 두께 보다 크게 형성될 수 있다. 금속층(ML1)의 두께는 수천 Å 이고, 커버층(CL1)의 두께는 수백 Å 일 수 있다.
하부층(UL1)의 두께는 약 30Å과 같거나 그보다 큰 두께로 형성될 수 있다. 하부층(UL1)의 두께가 30Å 보다 작은 경우에는 얼룩이 외부로 시인되는 문제가 있으나, 30Å 이상인 경우에는 아래의 [표 1]에서와 같이 얼룩이 시인되는 것을 방지할 수 있다.
도전층 건식 식각 후 얼룩 시인여부
커버층(CL1): Ti 금속층(ML1): Al 하부층(UL1):TiN
300 Å 6000 Å 10 Å 강한 얼룩 시인
300 Å 6000 Å 20 Å 약한 얼룩 시인
300 Å 6000 Å 30 Å 얼룩 미발생
300 Å 6000 Å 40 Å 얼룩 미발생
300 Å 6000 Å 50 Å 얼룩 미발생
전술한 도전층 중 구동전압선(330)은 제1절연층(107)의 제2콘택홀(107H2)을 통해 제1절연층(107) 하부의 도전체, 예컨대 제2전극(232)과 접속될 수 있다. 구체적으로, 구동전압선(330)의 하부층(UL1)은 제2콘택홀(107H2)을 통해 스토리지 커패시터(230)의 제2전극(232)과 직접 접촉할 수 있다.
전술한 도전층 적어도 어느 하나, 예컨대 데이터선(310)과 연결도전체(350)는 반도체층에 접속될 수 있다. 도 3에 도시된 바와 같이, 데이터선(310)은 제1절연층(107)의 제1콘택홀(107H1)을 통해 제2반도체층(221)과 접속되고, 연결도전체(350)는 제1절연층(107)의 제3콘택홀(107H3)을 제1반도체층(211)과 접속될 수 있으며, 이들 접속영역에는 접촉층(361)이 더 배치될 수 있다.
접촉층(361)은 하부층(UL1)과 반도체층(예컨대 제1 및 제2반도체층, 211, 221) 간의 저항을 줄일 수 있다. 접촉층(361)은 금속 실리사이드층일 수 있다. 예컨대, 접촉층(361)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함하는 실리사이드층일 수 있다.
접촉층(361)은 제1절연층(107)의 제1 및 제3콘택홀(107H1, 107H3)과 대응한 채 제1 및 제3콘택홀(107H1, 107H3) 내에 형성될 수 있다. 제1 및 제3콘택홀(107H1, 107H3)의 내측벽에는 사이드 층(side layer, 362)이 형성될 수 있는데, 사이드 층(362)에 포함된 금속은 전술한 접촉층(361)에 포함된 금속과 동일하며, 사이드 층(362)은 제1 및 제3콘택홀(107H1, 107H3)과 내측벽의 경사각에 따라 내측벽을 전체적으로 커버하거나, 또는 부분적으로 커버할 수 있다.
도 4 내지 도 9는 본 발명의 실시예에 따른 표시 장치의 제조 공정으로서 도전층 중 데이터선의 형성 공정을 나타낸 단면도들이다.
도 4를 참조하면, 기판(100) 상에 버퍼층(101)을 형성하고, 버퍼층(101) 상에 제2반도체층(221)을 형성한다. 그리고, 게이트 절연층(103)을 형성하고 제2게이트전극(225)을 형성한 후, 제2게이트전극(225)을 셀프 얼라인 마스크로 제2반도체층(221)에 불순물을 도핑하면, 제2채널영역(221a), 제2소스 및 드레인영역(221b, 221c)이 형성될 수 있다.
이후, 제1절연층(107)을 형성하고, 제2반도체층(221)의 일부영역, 예컨대 제2소스영역(221b)을 노출하는 제1콘택홀(107H1)을 형성한다. 기판(100), 버퍼층(101), 제2반도체층(221), 제2게이트전극(225) 및 제1절연층(107)의 물질은 앞서 도 3을 참조하여 설명한 바와 같다.
도 5에 도시된 바와 같이, 제1절연층(107) 상에 제1콘택홀(107H1)과 대응하는 홀(600H)을 구비하는 포토레지스트(600)를 형성한다. 홀(600H)을 구비하는 포토레지스트(600)는 노광 및 현상 공정 등을 통해 형성될 수 있다.
이 후, 도 6에 도시된 바와 같이, 포토레지스트(600)가 형성된 기판(100) 상에 제2금속을 포함하는 층(360)을 형성한다. 층(360)의 제2금속은, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있다.
전술한 층(360)의 제1영역(360A)은 포토레지스트(600)의 홀(600H) 및 제1콘택홀(107H1)을 통해 노출된 제2반도체층(221) 위에 형성되며, 제2영역(360B)은 제1콘택홀(107H1)의 내측벽(107IS)의 경사각(α)에 따라, 전술한 층(360)은 내측벽(107IS) 상에서 부분적으로 형성되거나 전체적으로 형성될 수 있다. 예컨대, 내측벽(107IS)의 경사각(α)이 비교적 크다면 층(360)의 제2영역(360B)은 내측벽(107IS)을 부분적으로 커버하지만, 내측벽(107IS)의 경사각 (α)이 비교적 작은 경우라면 제2영역(360B)은 내측벽(107IS)을 전체적으로 커버할 수 있다. 일 실시예에 따르면, 제1콘택홀(107H1)은 그 사이즈가 작게 형성되며, 내측벽(107IS)의 경사각 (α)은 비교적 큰 값(약 70~90도)을 가질 수 있다.
포토레지스트(600)의 홀(600H)의 내측벽은 경사각이 크게 형성되므로, 전술한 층(360)은 포토레지스트(600)의 홀(600H)의 내측벽 상에는 형성되지 않을 수 있다.
다음으로, 포토레지스트(600)를 제거한다. 포토레지스트(600)가 제거되면서 포토레지스트(600)의 상면에 위치하던 층(360)도 도 7에 도시된 바와 같이 리프트 오프된다.
이 후, 어닐링을 수행함으로써 접촉층(361)을 형성한다. 어닐링을 통해 도 6을 참조하여 설명한 층(360)의 제1영역(360A)에 포함된 금속과 제2반도체층(221)에 포함된 실리콘이 반응하면서 금속 실리사이드를 포함하는 접촉층(361)이 형성된다. 층(360)의 제2영역(360B)은 제1콘택홀(107H1)의 내측벽(107IS) 상에 남아 사이드 층(362)을 형성한다.
다음으로, 도 8에 도시된 바와 같이 하부층(UL1), 금속층(ML1) 및 커버층(CL1)을 포함하는 도전성 물질층(300)을 형성하고, 도전성 물질층(300)을 식각하여 도 9에 도시된 바와 같이 데이터선(310)을 형성할 수 있다. 일 실시예로, 도전성 물질층(300)은 스퍼터링 공정 등을 통해 형성될 수 있으며, 데이터선(310)을 형성하기 위한 식각은 건식 식각일 수 있다.
이상에서는 도 4 내지 도 9를 참조하여 데이터선(310)을 형성하는 공정을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 3에 도시된 연결도전체(350)도 전술한 데이터선(310)과 동일한 공정을 통해 형성될 수 있으며, 데이터선(310)을 형성하는데 사용된 마스크와 동일한 마스크를 이용하여 형성될 수 있다. 마찬가지로, 도 3에 도시된 구동전압선(330)도 데이터선(310)과 동일한 공정에서 데이터선(310)과 함께 형성될 수 있다. 다만, 구동전압선(330)은 제2전극(232)과 직접 접촉하므로 제2전극(232)을 노출하는 제2콘택홀(107H2)은 도 5 및 도 6을 참조하여 설명한 공정 중에서 포토레지스트(600)에 의해 커버될 수 있다.
본 발명은, 도전성 물질층(300)의 하부층(UL1)을 질화 금속층으로 형성함으로써, 하부층이 티타늄(Ti)과 같은 금속층인 경우에 발생할 수 있는 사용자에게 얼룩이 시인되는 문제를 방지할 수 있다. 일부 선택적 실시예로서, 하부층(UL1)에 포함된 금속에 대한 질소의 몰 비(N/M, 여기서 N은 질소를, M은 금속을 의미함)는 0.8 보다 클 수 있다. 예컨대, 금속이 티타늄인 경우, 0.8 < N/Ti ≤ 1.15일 수 있다. 전술한 조건의 하한을 벗어나는 경우, 어닐링 공정시 데이터선(310)이나 구동전압선(330)의 하부층(UL1)까지 실리콘이 디퓨전되면서 저항이 증가되는 등의 문제가 야기될 수 있다.
도 4 내지 도 9를 참조하여 설명한 실시예에서는, 어닐링 공정이 도전성 물질층(300)을 형성하기 전에 이루어지는 것을 설명하였으나 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 어닐링 공정이 도전성 물질층(300)을 형성한 이후에 수행될 수 있다. 일 실시예로, 어닐링 공정은 도전성 물질층(300)을 형성한 이후이면서 화소전극을 형성하는 공정 이전에 형성될 수 있다.
도 10는 본 발명의 일 실시예에 따른 표시 장치 중 표시영역의 단면도이다. 도 10은 도 1의 I-I'선에 따른 단면에 대응할 수 있다.
도 10의 표시 장치는 앞서 도 3을 참조하여 설명한 바와 같이, 데이터선(310), 구동전압선(330), 및 연결도전체(350)와 같은 도전층을 포함하며, 도전층이 질화금속층인 하부층(UL1)을 포함하는 것과 같이 다층으로 형성된다. 도 10의 데이터선(310)과 구동전압선(330)은 각각 반도체층, 예컨대 제2 및 제1반도체층(221, 211)과 접속되며, 이들 간의 접속을 위한 콘택홀을 중심으로 접촉층(361)과 사이드 층(362) 등이 형성되는 것 등에 대한 특징은 앞서 설명한 바와 같으므로, 이하에서는 차이점을 위주로 설명한다.
도 10을 참조하면, 구동전압선(330)과 연결된 스토리지 커패시터(230')는 제1박막트랜지스터(210)와 중첩할 수 있다. 스토리지 커패시터(230')의 제1전극(231') 및 제2전극(232')을 포함하되, 제1전극(231')은 제1박막트랜지스터(210)의 제1게이트전극(215)으로서의 기능을 수행할 수 있다. 제2전극(232')은 층간 절연층(105)을 사이에 두고 제1게이트전극(215) 및 제1전극(231')과 중첩할 수 있다. 층간 절연층(105)은 무기 절연층일 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치 중 표시영역의 단면도이다. 도 11은 도 1의 I-I'선에 따른 단면에 대응할 수 있다.
도 11의 표시 장치는 앞서 도 3 및 도 10을 참조하여 설명한 바와 같이 데이터선(310), 구동전압선(330), 및 연결도전체(350)와 같은 도전층을 포함한다. 도 11의 표시 장치는 제3절연층(108) 및 그 위에 배치된 구동전압선 및 연결도전체를 더 포함할 수 있으며, 이하에서는 차이점을 위주로 설명한다. 도 11의 제3절연층(108) 상의 구동전압선은 제3절연층(108) 아래의 구동전압선(330)과 마찬가지로 회로부에 구동전압(ELVDD)을 제공하는 것으로, 이하에서는 적층 구조상 제3절연층(108) 아래에 배치된 구동전압선(330)과의 구별을 위하여 제3절연층(108) 상의 구동전압선을 상부 구동전압선(430)이라 한다. 마찬가지로, 제3절연층(108) 상의 연결도전체를 상부 연결도전체(450)라 한다.
데이터선(310), 구동전압선(330), 및 연결도전체(350)는 제3절연층(108)에 의해 커버될 수 있다. 데이터선(310), 구동전압선(330), 및 연결도전체(350)와 같은 도전층의 적층 구조, 예컨대 하부층(UL1), 금속층(ML1) 및 커버층(CL1)은 앞서 도 3 내지 도 10을 참조하여 설명한 바와 같다.
상부 구동전압선(430) 및 상부 연결도전체(350)는 제3절연층(108) 상에 배치된다. 제3절연층(108)은 유기 절연층이며, 예컨대 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
상부 구동전압선(430)은 제3절연층(108)의 바로 위에 배치되어 제3절연층(108)의 상면과 접촉하되, 제3절연층(108)의 아래에 놓인 구동전압선(330)과 접속될 수 있다. 예컨대, 상부 구동전압선(430)의 일부 영역은, 제4콘택홀(108H1)을 통해 노출된 구동전압선(330)의 상면과 직접 접촉할 수 있다.
상부 연결도전체(450)는 제3절연층(108)의 바로 위에 배치되어 제3절연층(108)의 상면과 접촉하되, 제3절연층(108)의 아래에 놓인 연결도전체(350)와 접속될 수 있다. 예컨대, 상부 연결도전체(450)의 일부 영역은 제5콘택홀(108H2)을 통해 노출된 연결도전체(350)의 상면과 직접 접촉할 수 있다. 상부 연결도전체(450)는 연결도전체(350)와 화소전극(510)을 연결한다.
상부 구동전압선(430) 및 상부 연결도전체(450)와 같은 상부 도전층의 하부층(UL2)은 질화 금속층이고, 하부층(UL2) 상에는 금속층(ML2)이 배치될 수 있다. 금속층(ML2)은 커버층(CL2)으로 덮일 수 있다.
하부층(UL2)은 질화 금속층이며, 질화 금속층은 질화티타늄, 질화탄탈륨, 질화니오븀, 또는 질화텅스텐 중 적어도 어느 하나를 포함할 수 있다. 금속층(ML2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등과 같은 저항이 작은 금속을 포함할 수 있으며, 커버층(CL2)은 금속층(ML2)에 포함된 금속과 다른 금속을 포함할 수 있으며, 공정 중 금속층(ML2)이 공정 중 손상되거나 산화되는 것 등을 방지할 수 있다. 일 실시예로, 상부 금속층의 하부층(UL2), 금속층(ML2) 및 커버층(CL2)은 TiN/Al/Ti일 수 있으나, 본 발명은 이에 한정되지 않는다.
상부 도전층의 하부층(UL2)은 유기 절연층인 제3절연층(108)과 직접 면접촉하는데, 질화 금속층이므로 유기 절연층에 포함된 산소(O)와 결합하면서 산화막이 형성되는 것을 방지할 수 있음은 앞서 설명한 바와 같다.
하부층(UL2)의 두께는 약 30Å과 같거나 그보다 큰 두께로 형성되어, 얼룩이 외부로 시인되는 문제를 더욱 효과적으로 방지할 수 있으며, 금속층(ML2) 및 커버층(CL2) 각각의 두께가 하부층(UL2)의 두께 보다 두껍게 형성될 수 있는 등은 앞서 설명한 바와 같다.
도 3 내지 도 11에서는, 연결도전체(350) 및 상부 연결도전체(450)가 제1박막트랜지스터(T1)와 접속된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 앞서 도 2를 참조하여 설명한 바와 같이 회로부는 제1박막트랜지스터(T1)와 유기발광소자(OLED)와 연결된 박막트랜지스터를 더 포함할 수 있으며, 이 경우 추가된 박막트랜지스터와 화소전극(510)은 연결도전체(350) 및 상부 연결도전체(450)에 의해 전기적으로 연결될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
101: 버퍼층
103: 게이트 절연층
105: 층간 절연층
107: 제1절연층(유기 절연층)
107IS: 내측벽
108: 제3절연층(유기 절연층)
109: 제2절연층(유기 절연층)
210: 제1박막트랜지스터
220: 제2박막트랜지스터
310: 데이터선
330, 430: 구동전압선
350, 450: 연결도전체
361: 접촉층
362: 사이드 층
500: 유기발광소자
510: 화소전극
520: 중간층
530: 대향전극
UL1, UL2: 하부층
ML1, ML2: 금속층
CL1, CL2: 커버층

Claims (25)

  1. 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 기판;
    상기 표시영역 상에 배치되며, 반도체층, 상기 반도체층 상의 절연층, 상기 절연층의 콘택홀을 통해 상기 반도체층과 접속하는 도전층을 포함하는, 회로부; 및
    상기 회로부 상에 배치되며, 상기 도전층과 전기적으로 연결된 화소전극을 포함하는 표시소자;
    를 포함하며,
    상기 도전층은 제1금속을 포함하는 질화금속의 하부층을 구비하고,
    상기 도전층의 아래에 상기 콘택홀과 대응도록 배치되되 제2금속을 포함하는 접속층을 더 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 절연층은 유기 절연층인, 표시 장치.
  3. 제2항에 있어서,
    상기 절연층의 상면과 마주보는 상기 도전층의 하면은 상기 절연층의 상면과 직접 접촉하는, 표시 장치.
  4. 제1항에 있어서,
    상기 콘택홀의 내측벽의 적어도 일부 영역 상에 위치하며 상기 제2금속을 포함하는 사이드 층을 더 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 하부층은 질화티타늄, 질화탄탈륨, 질화니오븀, 또는 질화텅스텐 중 적어도 어느 하나를 포함하는, 표시 장치.
  6. 제1항 또는 제5항에 있어서,
    상기 도전층은,
    상기 하부층 상에 배치되는 금속층을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 금속층은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 중 적어도 어느 하나를 포함하는, 표시 장치.
  8. 제6항에 있어서,
    상기 금속층의 두께는 상기 하부층의 두께 보다 큰, 표시 장치.
  9. 제1항에 있어서,
    상기 하부층의 두께는 30Å 이거나 그보다 큰, 표시 장치.
  10. 제1항에 있어서,
    상기 접속층은 상기 제2금속을 포함하는 금속 실리사이드층인, 표시 장치.
  11. 제1항에 있어서,
    상기 표시소자는 유기발광소자를 포함하는, 표시 장치.
  12. 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 기판;
    상기 표시영역 상에 배치되고 반도체층 및 도전층을 포함하며, 상기 도전층은 유기 절연층에 접촉하며, 상기 유기 절연층과 접촉하는 상기 도전층의 하부는 질화금속을 포함하는, 회로부; 및
    상기 회로부 상에 배치되며, 상기 도전층과 전기적으로 연결된 화소전극을 포함하는 표시소자;
    를 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 유기 절연층의 상면과 마주보는 상기 도전층의 하면은, 상기 유기 절연층과 면접촉하는, 표시 장치.
  14. 제12항에 있어서,
    상기 도전층은,
    질화금속층, 및 상기 질화금속층 상에 배치되는 금속층을 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 질화금속층은, 질화티타늄, 질화탄탈륨, 질화니오븀, 및 질화텅스텐 중 적어도 어느 하나를 포함하는, 표시 장치.
  16. 제14항에 있어서,
    상기 금속층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 중 적어도 어느 하나를 포함하는, 표시 장치.
  17. 제14항에 있어서,
    상기 도전층은, 상기 금속층 상의 커버층을 더 포함하는, 표시 장치.
  18. 제14항에 있어서,
    상기 질화금속층의 두께는 30Å 이거나 그보다 큰, 표시 장치.
  19. 제14항에 있어서,
    상기 금속층의 두께는 상기 도전층의 두께 보다 큰, 표시 장치.
  20. 제12항에 있어서,
    상기 도전층은, 상기 유기 절연층의 콘택홀을 통해 상기 반도체층과 접속되는, 표시 장치.
  21. 제20항에 있어서,
    상기 콘택홀과 대응하도록 상기 도전층의 아래에 배치되는 금속 실리사이드층을 더 포함하는, 표시 장치.
  22. 제21항에 있어서,
    상기 콘택홀의 내측벽의 적어도 일부를 덮는 사이드 층을 더 포함하며,
    상기 사이드 층에 포함된 금속은 상기 금속 실리사이드층에 포함된 금속과 동일한, 표시 장치.
  23. 제12항에 있어서,
    상기 도전층은, 상기 유기 절연층의 콘택홀을 통해 상기 유기 절연층의 아래에 배치된 금속요소와 직접 접촉하는, 표시 장치.
  24. 제23항에 있어서,
    상기 회로부는 스토리지 커패시터를 더 포함하고,
    상기 금속요소는 상기 스토리지 커패시터의 전극인, 표시 장치.
  25. 제12항에 있어서,
    상기 회로부는,
    박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 데이터선 및 구동전압선을 포함하며,
    상기 도전층은 상기 데이터선 및 상기 구동전압선 중 어느 하나인, 표시 장치.
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