KR100830318B1 - 발광표시장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 전극간의 접착 특성 및 컨택 저항을 개선시킬 수 있는 발광표시장치 및 그의 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 발광표시장치는 기판, 상기 기판 상에 배치되며, 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막 트랜지스터, 상기 소스/드레인 전극의 상부에 배치된 커버층 및 상기 박막 트랜지스터와 전기적으로 연결되며, 제1 전극, 발광층 및 제2 전극을 갖는 발광소자를 포함하되, 상기 박막 트랜지스터의 소소/드레인 전극과 상기 제1 전극은 각각 단일층 또는 다층 도전막으로 이루어지며, 커버층을 통하여 전기적으로 연결되며, 상기 커버층은 상기 제1 전극의 도전막과 동일한 물질로 포함한다.
커버층, 접착 특성, 컨택 저항

Description

발광표시장치 및 그의 제조방법{Light Emitting Display Device and Fabrication Method for the same}
도 1은 유기 전계 발광표시장치의 단면도.
도 2는 도 1의 "A"영역을 나타내는 TEM 사진.
도 3은 본 발명의 제1 실시예에 따른 유기 전계 발광표시장치의 단면도.
도 4는 도 3의 "B"영역을 나타내는 TEM 사진.
도 5a 내지 도 5c는 본 발명의 제1 실시예에 유기 전계 발광표시장치 제조방법의 공정 순서도.
도 6은 본 발명의 제2 실시예에 따른 유기 전계 발광표시장치의 단면도.
도 7은 본 발명의 제3 실시예에 따른 유기 전계 발광표시장치의 단면도.
도 8은 본 발명의 제4 실시예에 따른 유기 전계 발광표시장치의 단면도.
도 9는 본 발명의 제5 실시예에 따른 유기 전계 발광표시장치의 단면도.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
200,300,400,500,600 : 기판
210,310,410,510,610 : 박막 트랜지스터
220,320,420,520,620 : 커버층
230,330,430,530,630 : 평탄화층
240,340,440,540,640 : 제1 전극
250,350,450,550,650 : 발광층
260,360,460,560,660 : 제2 전극
본 발명은 발광표시장치 및 그의 제조방법에 관한 것으로, 보다 구체적으로 박막 트랜지스터 및 유기 전계 발광소자 전극간의 접착 특성 및 컨택 저항을 개선할 수 있는 발광표시장치 및 그의 제조방법에 관한 것이다.
이하에서는 도면을 참조하여, 종래기술에 따른 유기 전계 발광표시장치를 설명한다.
도 1은 유기 전계 발광표시장치의 단면도이다. 도 2는 도 1의 "A"영역을 나타내는 TEM 사진이다.
도 1 및 도 2를 참조하면, 유기 전계 발광표시장치(10)는 기판(100), 상기 기판(100) 상에 형성되는 박막 트랜지스터(110), 상기 박막 트랜지스터(110) 상에 형성되며, 상기 박막 트랜지스터(110)와 전기적으로 연결된 유기 전계 발광소자를 포함한다.
박막트랜지스터(110)는 반도체층(111), 게이트 전극(112) 및 소스/드레인 전극(113a,113b)을 포함한다.
반도체층(111)은 기판(100) 상에 소정 패턴으로 형성되고, 반도체층(111) 상에는 게이트 절연층이 형성된다. 또한, 게이트 전극(112) 상에는 층간 절연층이 형성되며, 소스/드레인 전극(113a,113b)이 그 위에 형성된다. 소스/드레인 전극(113a,113b)은 게이트 절연층과 층간 절연층에 형성된 콘택 홀을 통해 반도체층(111)의 소스/드레인 영역과 각각 전기적으로 연결된다.
박막트랜지스터(110) 상에는 평탄화층(120)이 형성되고, 평탄화층(120) 상에는 소스 또는 드레인 전극(113a,113b)과 전기적으로 연결된 유기 전계 발광소자가 형성된다.
유기 전계 발광소자는 제1 전극(130), 발광층(140) 및 제2 전극(150)을 포함한다. 제1 전극(130)은 평탄화층(120)에 형성된 비아홀을 통해 박막 트랜지스터(110)의 소스/드레인 전극(113a,113b) 중 어느 하나와 전기적으로 연결된다.
제1 전극(130)이 형성된 평탄화층(120) 상에는 화소정의막이 형성된다. 화소정의막은 제1 전극(130)을 적어도 부분적으로 노출시키는 개구부(미도시)를 포함한다. 제1 전극(130) 상에 발광층(140)이 형성된다. 발광층(140)과 화소정의막 상에 제2 전극층(150)이 형성된다.
그러나, 박막 트랜지스터(110)의 소스/드레인 전극(113a,113b)을 형성한 후, 소스/드레인 전극(113a,113b) 상에 제1 전극(130)을 형성하기 위해서는 다른 챔버로 이동하여야 하는데 이때, 소스/드레인 전극(113a,113b)이 외부로 노출되어, 소 스/드레인 전극(113a,113b)의 최상부층이 손상될 수 있다. 즉, 소스/드레인 전극(113a,113b)은 "A"와 같이 표면이 산화되어 접촉 저항이 증가하거나, 불순물이 표면에 흡착되어 소스/드레인 전극(113a,113b)과 제1 전극(140)의 계면에서 분리 현상이 발생하여, 다른 화소들에 비해 휘도가 저하되는 문제가 발생된다.
따라서, 본 발명은 박막 트랜지스터 및 유기 전계 발광소자 전극간의 접착 특성 및 콘택 저항을 개선하여 휘도 균일도를 향상시킬 수 있는 발광표시장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위해 본 발명의 일 태양에 따라, 기판, 상기 기판 상에 배치되며, 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막 트랜지스터, 상기 소스/드레인 전극의 상부에 배치된 커버층, 및 상기 박막 트랜지스터와 전기적으로 연결되며, 제1 전극, 발광층 및 제2 전극을 갖는 발광소자를 포함하는 발광표시장치가 제공된다. 여기서, 상기 박막 트랜지스터의 소소/드레인 전극과 상기 제1 전극은 각각 단일층 또는 다층 도전막을 포함하며, 커버층을 통하여 전기적으로 연결되며, 상기 커버층은 상기 제1 전극의 도전막과 동일한 물질로 포함한다.
바람직하게, 상기 제1 전극은 단일 도전막으로 이루어지며, 상기 커버층은 상기 제1 전극의 단일층 도전막과 동일한 물질로 이루어질 수 있다. 상기 제1 전극은 투명 도전막일 수 있으며, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), ICO(Indium Cesium Oxide), 및 IWO(Indium Tungsten Oxide)로 구성된 군에서 선택되는 하나일 수 있다. 상기 제1 전극은 다층 도전막으로 이루어어질 수 있으며, 상기 제1 전극은 ITO/Ag/ITO, ITO/Al/ITO, ITO/AlNiLa/ITO, 및 ITO/AlNiLa로 구성된 군에서 선택되는 하나일 수 있다. 상기 커버층은 상기 다층 도전막의 최하부층과 동일한 물질로 이루어질 수 있다. 상기 소스/드레인 전극은 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 은합금, 알루미늄 합금, ITO, MoW/AlNd/MoW, Ti/Cu/Ti, 및 Ti/Al/Ti로 구성된 군에서 선택되는 하나일 수 있으며, 상기 커버층은 30 내지 50Å의 두께일 수 있다.
본 발명의 다른 일 태양에 따라, 기판을 제공하는 단계; 상기 기판 상에 박막 트랜지스터를 구성할 반도체층과 게이트 전극을 형성하는 단계; 제1 도전 물질을 반도체층 및 게이트 전극이 형성된 기판의 전면에 증착하여 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 제2 도전 물질을 증착하여 제2 도전층을 형성하는 단계; 상기 제1 도전층 및 제2 도전층은 일괄 패터닝하여 상기 제1 도전 물질로 이루어진 소스/드레인 전극 및 상기 제2 도전 물질로 이루어진 커버층의 적층 구조를 형성하는 단계; 적어도 상기 제2 도전 물질로 이루어진 도전층을 포함하는 제3 도전층을 증착하고 패터닝하여 제1 전극을 형성하는 단계; 및 상기 제1 전극 상에 발광층 및 제2 전극을 형성하는 단계를 포함하는 발광표시장치의 제조방법이 제공 된다.
바람직하게, 상기 제1 도전층과 제2 도전층을 형성하는 단계는 동일 챔버 내에서 수행될 수 있으며, 상기 제3 도전층을 형성하는 단계는 상기 제1 및 제2 도전층을 형성하는 단계와 다른 챔버에서 수행될 수 있다.
도 3은 본 발명에 따른 유기 전계 발광표시장치의 단면도이다. 도 4는 도 3의 "B"영역을 나타내는 TEM 사진이다.
도 3 및 도 4를 참조하면, 본 발명의 유기 전계 발광표시장치(20)는 기판(200), 상기 기판(200) 상에 형성되는 박막 트랜지스터(210), 상기 박막 트랜지스터(210) 상에 형성되며, 제1 전극(240), 발광층(250) 및 제2 전극(260)을 갖는 유기 전계 발광소자를 포함하며, 상기 박막 트랜지스터(210)와 제1 전극(240) 사이에 상기 제1 전극(240)과 동일한 물질로 형성된 커버층(220)을 포함한다.
기판(200) 상에 박막 트랜지스터(210)가 형성된다. 박막 트랜지스터(210)는 반도체층(211), 게이트 전극(212) 및 소스/드레인 전극(213a,213b)을 포함한다.
반도체층(211)은 기판(200) 상에 소정 패턴으로 형성된다. 반도체층(211) 상에는 게이트 절연층이 형성된다. 게이트 절연층은 게이트 전극(212)과 반도체층(211)을 절연시키는 역할을 한다. 게이트 전극(212)은 게이트 절연층 상에 형성되며, 반도체층(211)의 채널영역 상부에 소정 패턴으로 형성된다. 게이트 전극(212)은 도전성 금속 예컨대, 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 은합금, 알루미늄 합금으로 구성되는 군에서 선택된 하나로 형성될 수 있 다. 게이트 전극(212) 상에는 층간 절연층이 형성된다. 층간 절연층은 게이트 절연층과 동일한 물질로 형성된다. 소스/드레인 전극(213a,213b)은 층간 절연층 상에 형성되며, 게이트 절연층과 층간 절연층에 형성된 콘택 홀을 통해 반도체층(211)의 소스/드레인 영역과 각각 전기적으로 연결된다. 소스/드레인 전극(213a,213b)은 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 은합금, 알루미늄 합금, 및 ITO로 구성되는 군에서 선택된 하나로 형성될 수 있다.
박막 트랜지스터(210)가 형성된 기판(200) 상에는 평탄화층(230)이 형성되고, 평탄화층(230) 상에는 소스 또는 드레인 전극(213a,213b)과 전기적으로 연결된 유기 전계 발광소자가 형성된다.
한편, 소스/드레인 전극(213a,213b)과 제1 전극(240) 사이에 커버층(220)을 형성한다. 커버층(220)은 소스/드레인 전극(213a,213b)과 제1 전극(240) 또는 소스/드레인 전극(213a,213b) 중 하나와 접속되는 제1 전극(240) 사이에 형성되어, 소스/드레인 전극(213a,213b)과 제1 전극(240)의 접착 특성을 개선시킬 수 있다. 또한, 커버층(220)은 제1 전극(240)과 동일한 물질로 형성되어 이종 물질로 형성된 소스/드레인 전극(213a,213b)과 제1 전극(240)과의 접촉을 미연에 방지하여 소스/드레인 전극(213a,213b)의 계면을 "B"와 같이 평평하게 형성할 수 있다.
즉, 커버층(220)은 소스/드레인 전극(213a,213b)을 형성하는 동일한 챔버에서 형성됨에 따라, 소스/드레인 전극(213a,213b)이 외부로 노출되어 산화되는 것을 방지함에 따라, 소스/드레인 전극(213a,213b)과 제1 전극(240)의 접촉 저 항(Contact resistance)의 증가 없이 접착(adhension) 특성을 향상시킬 수 있다.
유기 전계 발광소자는 제1 전극(240), 발광층(250) 및 제2 전극(260)을 포함한다. 제1 전극(240)은 박막 트랜지스터(210)의 소스/드레인 전극(213a,213b) 중 어느 하나와 전기적으로 연결된다. 제1 전극(240)은 배면 발광 유기 전계 발광소자를 구현할 경우 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), ICO(Indium Cesium Oxide), 및 IWO(Indium Tungsten Oxide)으로 구성된 군에서 선택되는 하나로 형성될 수 있으며, 전면 발광 유기 전계 발광소자를 구현할 경우 반사율이 60% 이상인 반사층을 더 포함할 수 있다. 반사층은 알루미늄(Al), 알루미늄 합금, 은(Ag), 은 합금 및 이들의 합금 중 적어도 하나로 형성될 수 있다.
제1 전극(240)이 형성된 평탄화층(230) 상에는 화소정의막이 형성된다. 화소정의막은 제1 전극(240)을 적어도 부분적으로 노출시키는 개구부(미도시)를 포함한다. 개구부가 형성된 제1 전극(240) 상에 발광층(250)이 형성된다. 발광층(250)은 전자주입층, 전자수송층, 정공 주입층, 전자수송층을 포함할 수 있다. 발광층(250) 및 화소정의막 상에는 제2 전극(260)이 형성된다.
이러한 유기 전계 발광소자는 제1 전극(240) 및 제2 전극(260)에 소정의 전압이 인가되면, 제1 전극(240)으로부터 주입된 홀(hole)이 발광층(250)을 이루는 홀 수송층을 경유하여 발광층(250)으로 이동되고, 제2 전극(260)으로부터 주입된 전자는 전자 수송층을 경유하여 발광층(250)으로 주입된다. 이때, 발광층(250)에서 전자와 홀이 재결합하여 여기자(exiton)를 생성하고, 이 여기자가 여기 상태에서 기저 상태로 변화됨에 따라, 발광층(250)의 형광성 분자가 발광함으로써 화상이 형성된다.
제2 전극(260)은 발광층(250) 전면에 형성된다. 제2 전극(260)은 제1 전극(240)과 동일한 물질로 형성될 수 있으며, 전면 발광 유기 전계 발광소자를 구현할 경우 발광층(250)에서 발광된 빛이 투과할 수 있게 얇게 형성하는 것이 바람직하다.
도 5a 내지 도 5c는 본 발명에 따른 유기 전계 발광표시장치 제조방법의 공정 순서도이다.
도 5a를 참조하면, 유기 전계 발광표시장치(20)를 제조하기 위해서는 기판(200)을 준비한다. 기판(200) 상에 버퍼층이 형성된다. 버퍼층 상에 박막 트랜지스터(220)를 형성하기 위해, 기판(200)을 제1 챔버(미도시) 내로 반입시킨다. 제1 챔버로 기판(200)이 반입되면, 기판(200) 상에 박막 트랜지스터(210)를 형성한다.
박막 트랜지스터(210)의 반도체층(211)은 버퍼층 상에 소정 패턴으로 형성된다. 반도체층(211)은 실리콘 또는 유기 물질 중에서 선택된 물질을 CVD(Chemical Vapor Deposition)에 의해 대략 300 내지 2000Å 정도의 두께로 도포한 뒤, 이를 소정 형상으로 패터닝한다.
반도체층(211) 전면에 게이트 절연층이 형성된다. 게이트 절연층 상에는 게이트 전극(212)이 형성되며, 게이트 전극(212)은 반도체층(211)의 채널영역과 대응 되는 영역에 소정의 패턴으로 형성된다. 구체적으로, 게이트 절연층 상에 도전성 금속 예컨대 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 알루미늄 합금, 은 합금 중 하나를 스퍼터링에 의해 대략 2000 내지 3000Å 정도의 두께로 증착한 뒤, 이를 소정형상으로 패터닝한다. 게이트 절연층 상에는 층간 절연층이 형성되며, 층간 절연층은 게이트 절연층과 동일한 방법으로 형성된다.
소스/드레인 전극(213a,213b)은 층간 절연층 상에 형성되며, 게이트 절연층과 층간 절연층에 형성된 콘택 홀을 통하여 반도체층(211)의 소스 및 드레인 영역에 각각 전기적으로 연결되어 형성된다. 소스/드레인 전극을 형성하기 위해서는 층간 절연층 상에 제1 도전 물질(213c) 즉, 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 은합금, 알루미늄 합금, 및 ITO로 구성된 군에서 선택되는 적어도 하나를 스퍼터링에 의해 대략 1500Å 정도의 두께로 증착한다. 또한, 소스/드레인 전극을 다중 도적막으로 형성할 경우, MoW/AlNd/MoW, Ti/Cu/Ti, 및 Ti/Al/Ti로 구성된 군에서 선택되는 하나를 스퍼터링에 의해 대략 500/4000/500Å 정도의 두께로 증착한다.
한편, 커버층(220)을 형성하기 위해, 제1 도전 물질(213c) 상에 제2 도전 물질(220c)을 30 내지 50Å 정도의 두께로 증착한다. 제2 도전 물질(220c)의 두께가 30Å 이하일 경우, 제2 도전 물질(220c)을 제1 도전 물질(213c) 상에 균일하게 증착할 수 없으며, 50Å 이상일 경우, 제2 도전 물질(220c)에 의해 제1 도전 물질(213c)의 에칭이 균일하게 수행될 수 없기 때문에 제2 도전 물질(220c)은 30 내 지 50Å 정도의 두께로 형성하는 것이 바람직하다.
이와 같이, 커버층(220)은 제1 도전 물질(213c)이 형성된 챔버와 동일한 챔버 내에서 인스튜(in-situ)방식에 의해 적층됨으로써, 소스/드레인 전극(213a,213b)이 외부로 노출되어 산화되는 것을 방지할 수 있다. 또한, 제1 도전 물질(213c)을 형성한 후 제2 도전 물질(220c)을 연속하여 증착함에 따라 제1 도전 물질(213c) 상에 불순물(oxide 및 이외의 불순물)이 흡착되는 것을 방지할 수 있다.
도 5b를 참조하면, 제1 도전 물질(213c) 및 제2 도전 물질(220c)을 일괄 패터닝하여 제1 도전 물질(213c)로 이루어진 소스/드레인 전극(213a,213b) 및 제2 도전 물질(220c)로 이루어진 커버층(220)을 형성한다.
도 5c를 참조하면, 커버층(220) 상에 유기 전계 발광소자를 형성하기 위해, 기판(200)을 제1 챔버로부터 반출시켜, 제2 챔버로 반입한다.
제2 챔버로 반입된 기판(200) 상에 평탄화층(230)을 형성한다. 평탄화층(230)은 아크릴, 폴리이미드, BCB(benzocyclobutene)로 구정된 군에서 선택된 하나로 형성될 수 있다.
평탄화층(230) 상에 제1 전극(240)이 형성되며, 제1 전극(240)은 평탄화층(230)의 일 영역을 식각하여 형성된 비아홀을 통해 소스/드레인 전극(213a,213b) 중 어느 하나와 전기적으로 연결된다. 배면 발광형의 유기 전계 발광소자를 구현하기 위해서는 제1 전극(240)을 비아홀 및 평탄화층(230) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), ICO(Indium Cesium Oxide), 및 IWO(Indium Tungsten Oxide)으로 구성된 군에서 선택되는 하나를 스퍼터링에 의해 대략 1200Å 정도의 두께로 증착한다. 또한, 전면 발광형의 유기 전계 발광소자를 구현하기 위해서는 반사층이 포함된 제1 전극(240) 예컨데 ITO/Ag/ITO, ITO/Al/ITO, ITO/AlNiLa/ITO, 및 ITO/AlNiLa로 구성된 군에서 선택된 하나를 스퍼터링에 의해 대략 70/1000/70Å 정도의 두께로 증착한다.
화소정의막은 아크릴(Aryl)계 유기화합물, 폴리아미드, 폴리이미드 등의 유기 절연물질 중 하나를 제1 전극(240)이 형성된 평탄화층(230) 상에 도포한 후, 노광, 현상 및 식각 공정을 한다. 화소정의막은 제1 전극(240)을 부분적으로 노출시키는 개구부를 포함한다.
개구부를 포함하는 제1 전극(240) 상에 발광층(250)이 형성된다. 화소정의막과 발광층(250) 상에는 제2 전극(260)이 형성될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 유기 전계 발광표시장치의 단면도이다.
도 6을 참조하면, 본 발명의 유기 전계 발광표시장치(30)는 기판(300), 상기 기판(300) 상에 형성되는 박막 트랜지스터(310), 상기 박막 트랜지스터(310) 상에 형성되며, 제1 전극(340), 발광층(350) 및 제2 전극(360)을 갖는 유기 전계 발광소자를 포함하며, 상기 박막 트랜지스터(310)와 제1 전극(340) 사이에 상기 제1 전극(340)과 동일한 물질로 형성된 커버층(320)을 포함한다.
설명의 중복을 피하기 위해, 전술한 제1 실시 예와 동일한 구성요소인 기판(310), 박막 트랜지스터(410), 제1 전극층(340), 발광층(350) 및 제2 전극 층(360)에 대한 구체적인 설명은 생략한다.
기판(300) 상에 박막 트랜지스터(310)가 형성된다. 박막 트랜지스터(310)는 게이트 전극(311), 반도체층(312) 및 소스/드레인 전극(313a,313b)을 포함한다.
게이트 전극(311)은 기판(300) 상에 소정 패턴으로 형성된다. 게이트 전극(311) 상에는 게이트 절연층이 형성된다. 반도체층(312)은 게이트 절연층 상에 형성된다. 반도체층(312) 상에는 소스/드레인 전극(313a,313b)이 형성되며, 소스/드레인 전극(313a,313b)은 반도체층(312)의 소스/드레인 영역과 각각 전기적으로 연결된다.
한편, 소스/드레인 전극(313a,313b)과 제1 전극(340) 사이에 커버층(320)을 형성한다. 커버층(320)은 소스/드레인 전극(313a,313b)과 제1 전극(340) 또는 소스/드레인 전극(313a,313b) 중 하나와 접속되는 제1 전극(340) 사이에 형성되어, 소스/드레인 전극(313a,313b)과 제1 전극(340)의 접착 특성을 개선시킬 수 있다. 또한, 커버층(320)은 제1 전극(340)과 동일한 물질로 형성되어 이종 물질로 형성된 소스/드레인 전극(313a,313b)과 제1 전극(340)과의 접촉을 미연에 방지하여 제1 전극(340)과 소스/드레인 전극(313a,313b) 계면을 접촉 특성을 개선실 수 있다.
즉, 커버층(320)은 소스/드레인 전극(313a,313b)을 형성하는 동일한 챔버에서 형성됨에 따라, 소스/드레인 전극(313a,313b)이 외부로 노출되어 산화되는 것을 방지함에 따라, 소스/드레인 전극(313a,313b)과 제1 전극(340)의 접촉 저항(Contact resistance)의 증가 없이 접착(adhension) 특성을 향상시킬 수 있다.
박막 트랜지스터(310) 상에는 평탄화층(330)이 형성되고, 평탄화층(330) 상에는 소스 또는 드레인 전극(313a,313b)과 전기적으로 연결된 유기 전계 발광소자가 형성된다.
유기 전계 발광소자는 제1 전극(340), 발광층(350) 및 제2 전극(360)을 포함한다. 제1 전극(340)은 박막 트랜지스터(310)의 소스/드레인 전극(313a,313b) 중 어느 하나와 전기적으로 연결된다. 제1 전극(340)이 형성된 평탄화층(330) 상에는 화소정의막이 형성된다. 화소정의막은 제1 전극(340)을 적어도 부분적으로 노출시키는 개구부(미도시)를 포함한다. 제1 전극(340) 상에 발광층(350)이 형성된다. 발광층(350) 및 화소정의막 상에는 제2 전극(360)이 형성된다.
도 7은 본 발명의 제3 실시예에 따른 유기 전계 발광표시장치의 단면도이다.
도 7을 참조하면, 본 발명의 유기 전계 발광표시장치(40)는 기판(400), 상기 기판(400) 상에 형성되는 박막 트랜지스터(410), 상기 박막 트랜지스터(410) 상에 형성되며, 제1 전극(440), 발광층(450) 및 제2 전극(460)을 갖는 유기 전계 발광소자를 포함하며, 상기 박막 트랜지스터(410)와 제1 전극(440) 사이에 상기 제1 전극(440)과 동일한 물질로 형성된 커버층(420)을 포함한다.
설명의 중복을 피하기 위해, 전술한 제1 실시 예와 동일한 구성요소인 기판(410), 박막 트랜지스터(410), 제1 전극층(440), 발광층(450) 및 제2 전극층(460)에 대한 구체적인 설명은 생략한다.
기판(400) 상에 박막 트랜지스터(410)가 형성된다. 박막 트랜지스터(410)는 게이트 전극(411), 반도체층(412) 및 소스/드레인 전극(413a,413b)을 포함한다.
게이트 전극(411)은 기판(400) 상에 소정 패턴으로 형성된다. 게이트 전극(411) 상에는 게이트 절연층이 형성된다. 반도체층(412)은 게이트 절연층 상에 형성된다. 반도체층(412) 상에는 소스/드레인 전극(413a,413b)이 형성되며, 소스/드레인 전극(413a,413b)은 반도체층(412)의 소스/드레인 영역과 각각 전기적으로 연결된다. 소스/드레인 전극(413a,413b)은 다층의 구조의 도전막으로 형성될 수 있으며, MoW/AlNd/MoW, Ti/Cu/Ti, 및 Ti/Al/Ti(414a,414b/415a,415b/416a,416b)로 구성된 군에서 선택된 하나일 수 있다.
한편, 소스/드레인 전극(413a,413b)과 제1 전극(440) 사이에 커버층(420)을 형성한다. 커버층(420)은 소스/드레인 전극(413a,413b)과 제1 전극(440) 또는 소스/드레인 전극(413a,413b) 중 하나와 접속되는 제1 전극(440) 사이에 형성되어, 소스/드레인 전극(413a,413b)과 제1 전극(440)의 접착 특성을 개선시킬 수 있다. 또한, 커버층(420)은 제1 전극(440)과 동일한 물질로 형성되어 이종 물질로 형성된 소스/드레인 전극(413a,413b)과 제1 전극(440)과의 접촉을 미연에 방지하여 제1 전극(440)과 소스/드레인 전극(413a,413b) 계면을 접촉 특성을 개선실 수 있다.
즉, 커버층(420)은 소스/드레인 전극(413a,413b)을 형성하는 동일한 챔버에서 형성됨에 따라, 소스/드레인 전극(413a,413b)이 외부로 노출되어 산화되는 것을 방지함에 따라, 소스/드레인 전극(413a,413b)과 제1 전극(440)의 접촉 저항(Contact resistance)의 증가 없이 접착(adhension) 특성을 향상시킬 수 있다.
박막 트랜지스터(410) 상에는 평탄화층(430)이 형성되고, 평탄화층(430) 상에는 소스 또는 드레인 전극(413a,413b)과 전기적으로 연결된 유기 전계 발광소자가 형성된다.
유기 전계 발광소자는 제1 전극(440), 발광층(450) 및 제2 전극(460)을 포함한다. 제1 전극(440)은 박막 트랜지스터(410)의 소스/드레인 전극(413a,413b) 중 어느 하나와 전기적으로 연결된다. 제1 전극(440)이 형성된 평탄화층(430) 상에는 화소정의막이 형성된다. 화소정의막은 제1 전극(440)을 적어도 부분적으로 노출시키는 개구부(미도시)를 포함한다. 제1 전극(440) 상에 발광층(450)이 형성된다. 발광층(450) 및 화소정의막 상에는 제2 전극(460)이 형성된다.
도 8은 본 발명의 제4 실시예에 따른 유기 전계 발광표시장치의 단면도이다.
도 8을 참조하면, 본 발명의 유기 전계 발광표시장치(50)는 기판(500), 상기 기판(500) 상에 형성되는 박막 트랜지스터(510), 상기 박막 트랜지스터(510) 상에 형성되며, 제1 전극(540), 발광층(550) 및 제2 전극(560)을 갖는 유기 전계 발광소자를 포함하며, 상기 박막 트랜지스터(510)와 제1 전극(540) 사이에 상기 제1 전극(540)과 동일한 물질로 형성된 커버층(520)을 포함한다.
설명의 중복을 피하기 위해, 전술한 제1 실시 예와 동일한 구성요소인 기판(510), 박막 트랜지스터(510), 제1 전극층(540), 발광층(550) 및 제2 전극층(560)에 대한 구체적인 설명은 생략한다.
기판(500) 상에 박막 트랜지스터(510)가 형성된다. 박막 트랜지스터(510)는 게이트 전극(511), 반도체층(512) 및 소스/드레인 전극(513a,513b)을 포함한다.
게이트 전극(511)은 기판(500) 상에 소정 패턴으로 형성된다. 게이트 전극(511) 상에는 게이트 절연층이 형성된다. 반도체층(512)은 게이트 절연층 상에 형성된다. 반도체층(512) 상에는 소스/드레인 전극(513a,513b)이 형성되며, 소스/드레인 전극(513a,513b)은 반도체층(512)의 소스/드레인 영역과 각각 전기적으로 연결된다.
한편, 소스/드레인 전극(513a,513b)과 제1 전극(540) 사이에 커버층(520)을 형성한다. 커버층(520)은 소스/드레인 전극(513a,513b)과 제1 전극(540) 또는 소스/드레인 전극(513a,513b) 중 하나와 접속되는 제1 전극(540) 사이에 형성되어, 소스/드레인 전극(513a,513b)과 제1 전극(540)의 접착 특성을 개선시킬 수 있다. 또한, 커버층(520)은 제1 전극(540)과 동일한 물질로 형성되어 이종 물질로 형성된 소스/드레인 전극(513a,513b)과 제1 전극(540)과의 접촉을 미연에 방지하여 제1 전극(540)과 소스/드레인 전극(513a,513b) 계면을 접촉 특성을 개선실 수 있다.
즉, 커버층(520)은 소스/드레인 전극(513a,513b)을 형성하는 동일한 챔버에서 형성됨에 따라, 소스/드레인 전극(513a,513b)이 외부로 노출되어 산화되는 것을 방지함에 따라, 소스/드레인 전극(513a,513b)과 제1 전극(540)의 접촉 저항(Contact resistance)의 증가 없이 접착(adhension) 특성을 향상시킬 수 있다.
박막 트랜지스터(510) 상에는 평탄화층(530)이 형성되고, 평탄화층(530) 상에는 소스 또는 드레인 전극(513a,513b)과 전기적으로 연결된 유기 전계 발광소자 가 형성된다.
유기 전계 발광소자는 제1 전극(540), 발광층(550) 및 제2 전극(560)을 포함한다. 제1 전극(540)은 박막 트랜지스터(510)의 소스/드레인 전극(513a,513b) 중 어느 하나와 전기적으로 연결된다. 제1 전극(540)은 ITO/Ag/ITO(541,542,543), ITO/Al/ITO, ITO/AlNiLa/ITO, 및 ITO/AlNiLa으로 구성된 군에서 선택된 하나로 형성될 수 있다.
제1 전극(540)이 형성된 평탄화층(530) 상에는 화소정의막이 형성된다. 화소정의막은 제1 전극(540)을 적어도 부분적으로 노출시키는 개구부(미도시)를 포함한다. 제1 전극(540) 상에 발광층(550)이 형성된다. 발광층(550) 및 화소정의막 상에는 제2 전극(560)이 형성된다.
도 9는 본 발명의 제5 실시예에 따른 유기 전계 발광표시장치의 단면도이다.
도 9를 참조하면, 본 발명의 유기 전계 발광표시장치(60)는 기판(600), 상기 기판(600) 상에 형성되는 박막 트랜지스터(610), 상기 박막 트랜지스터(610) 상에 형성되며, 제1 전극(640), 발광층(650) 및 제2 전극(660)을 갖는 유기 전계 발광소자를 포함하며, 상기 박막 트랜지스터(610)와 제1 전극(640) 사이에 상기 제1 전극(640)과 동일한 물질로 형성된 커버층(620)을 포함한다.
설명의 중복을 피하기 위해, 전술한 제1 실시 예와 동일한 구성요소인 기판(610), 박막 트랜지스터(610), 제1 전극층(640), 발광층(650) 및 제2 전극층(660)에 대한 구체적인 설명은 생략한다.
기판(600) 상에 박막 트랜지스터(610)가 형성된다. 박막 트랜지스터(610)는 게이트 전극(611), 반도체층(612) 및 소스/드레인 전극(613a,613b)을 포함한다.
게이트 전극(611)은 기판(600) 상에 소정 패턴으로 형성된다. 게이트 전극(611) 상에는 게이트 절연층이 형성된다. 반도체층(612)은 게이트 절연층 상에 형성된다. 반도체층(612) 상에는 소스/드레인 전극(613a,613b)이 형성되며, 소스/드레인 전극(613a,613b)은 반도체층(612)의 소스/드레인 영역과 각각 전기적으로 연결된다. 소스/드레인 전극(513a,513b)은 다층의 구조의 도전막으로 형성될 수 있으며, MoW/AlNd/MoW, Ti/Cu/Ti, 및 Ti/Al/Ti(514a,514b/515a,515b/516a,516b)로 구성된 군에서 선택된 하나일 수 있다.
한편, 소스/드레인 전극(613a,613b)과 제1 전극(640) 사이에 커버층(620)을 형성한다. 커버층(620)은 소스/드레인 전극(613a,613b)과 제1 전극(640) 또는 소스/드레인 전극(613a,613b) 중 하나와 접속되는 제1 전극(640) 사이에 형성되어, 소스/드레인 전극(613a,613b)과 제1 전극(640)의 접착 특성을 개선시킬 수 있다. 또한, 커버층(620)은 제1 전극(640)과 동일한 물질로 형성되어 이종 물질로 형성된 소스/드레인 전극(613a,613b)과 제1 전극(640)과의 접촉을 미연에 방지하여 제1 전극(640)과 소스/드레인 전극(613a,613b) 계면을 접촉 특성을 개선실 수 있다.
즉, 커버층(620)은 소스/드레인 전극(613a,613b)을 형성하는 동일한 챔버에서 형성됨에 따라, 소스/드레인 전극(613a,613b)이 외부로 노출되어 산화되는 것을 방지함에 따라, 소스/드레인 전극(613a,613b)과 제1 전극(640)의 접촉 저 항(Contact resistance)의 증가 없이 접착(adhension) 특성을 향상시킬 수 있다.
박막 트랜지스터(610) 상에는 평탄화층(630)이 형성되고, 평탄화층(630) 상에는 소스 또는 드레인 전극(613a,613b)과 전기적으로 연결된 유기 전계 발광소자가 형성된다.
유기 전계 발광소자는 제1 전극(640), 발광층(650) 및 제2 전극(660)을 포함한다. 제1 전극(640)은 박막 트랜지스터(610)의 소스/드레인 전극(613a,613b) 중 어느 하나와 전기적으로 연결된다. 제1 전극(640)은 ITO/Ag/ITO(641,642,643), ITO/Al/ITO, ITO/AlNiLa/ITO, 및 ITO/AlNiLa로 구성된 군에서 선택된 하나로 형성될 수 있다.
제1 전극(640)이 형성된 평탄화층(630) 상에는 화소정의막이 형성된다. 화소정의막은 제1 전극(640)을 적어도 부분적으로 노출시키는 개구부(미도시)를 포함한다. 제1 전극(640) 상에 발광층(650)이 형성된다. 발광층(650) 및 화소정의막 상에는 제2 전극(660)이 형성된다.
본 발명의 유기 발광소자(OLED) 실시 예에 따라 기술되었으나, 본 발명은 LCD(Liquid Crystal Display), FED(Field Emission Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), 및 VFD(Vacuum Fluorescent Display)에도 응용되어 적응될 수 있음을 당업자는 양지할 것이다.
이상 본 발명을 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형할 수 있은 물론이다.
이상과 같이, 본 발명에 의하면 박막 트랜지스터 및 유기 전계 발광소자 사이에 커버층을 형성하여, 박막 트랜지스터 및 유기 전계 발광소자 전극간의 접착 특성 및 콘택 저항을을 개선시킬 수 있다. 또한, 소스/드레인 전극 및 커버층을 동일한 챔버 내에서 형성함으로써, 유기 전계 발광소자를 형성하기 위해 다른 챔버로 이동되는 과정 중 소스/드레인 전극이 외부로 노출되어 산화되는 것을 방지할 수 있다.
이에 따라, 군집 암점이 제거된 고해상도 화소를 구현하는 유기 전계 발광표시장치를 제공할 수 있다.

Claims (13)

  1. 기판,
    상기 기판 상에 배치되며, 반도체층, 게이트 전극 및 소스/드레인 전극을 포함하는 박막 트랜지스터,
    상기 소스/드레인 전극의 상부에 배치된 커버층; 및
    상기 박막 트랜지스터와 전기적으로 연결되며, 제1 전극, 발광층 및 제2 전극을 갖는 발광소자를 포함하되,
    상기 박막 트랜지스터의 소소/드레인 전극과 상기 제1 전극은 각각 단일층 또는 다층 도전막으로 이루어지며, 커버층을 통하여 전기적으로 연결되며,
    상기 커버층은 상기 제1 전극의 도전막과 동일한 물질로 포함하는 발광표시장치.
  2. 제1 항에 있어서,
    상기 제1 전극은 단일 도전막으로 이루어지며,
    상기 커버층은 상기 제1 전극의 단일층 도전막과 동일한 물질로 이루어진 발광표시장치.
  3. 제2 항에 있어서,
    상기 제1 전극은 투명 도전막인 발광표시장치.
  4. 제3 항에 있어서,
    상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), ICO(Indium Cesium Oxide), 및 IWO(Indium Tungsten Oxide)로 구성된 군에서 선택되는 하나인 발광표시장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 다층 도전막으로 이루어지며,
    상기 커버층은 상기 다층 도전막의 최하부층과 동일한 물질로 이루어진 발광표시장치.
  6. 제5 항에 있어서,
    상기 제1 전극은 ITO/Ag/ITO, ITO/Al/ITO, ITO/AlNiLa/ITO, 및 ITO/AlNiLa로 구성된 군에서 선택되는 하나인 발광표시장치.
  7. 제1 항에 있어서,
    상기 소스/드레인 전극은 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 은합금, 알루미늄 합금, ITO, MoW/AlNd/MoW, Ti/Cu/Ti, 및 Ti/Al/Ti로 구성된 군에서 선택되는 하나인 발광표시장치.
  8. 제1 항에 있어서,
    상기 커버층은 30 내지 50Å의 두께인 발광표시장치.
  9. 기판을 제공하는 단계;
    상기 기판 상에 박막 트랜지스터를 구성할 반도체층, 게이트 전극 및 소스/드레인 전극을 형성하는 단계;
    제1 도전 물질을 상기 기판의 전면에 증착하여 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제2 도전 물질을 증착하여 제2 도전층을 형성하는 단계;
    상기 제1 도전층 및 제2 도전층은 일괄 패터닝하여 상기 제1 도전 물질로 이루어진 소스/드레인 전극 및 상기 제2 도전 물질로 이루어진 커버층의 적층 구조를 형성하는 단계;
    적어도 상기 제2 도전 물질로 이루어진 도전층을 포함하는 제3 도전층을 증착하고 패터닝하여 제1 전극을 형성하는 단계; 및
    상기 제1 전극 상에 발광층 및 제2 전극을 형성하는 단계를 포함하는 발광표시장치의 제조방법.
  10. 제9 항에 있어서,
    상기 제1 도전층과 제2 도전층을 형성하는 단계는 동일 챔버 내에서 수행되는 발광표시장치의 제조방법.
  11. 제9 항에 있어서,
    상기 제3 도전층을 형성하는 단계는 상기 제1 및 제2 도전층을 형성하는 단계와 다른 챔버에서 수행되는 발광표시장치의 제조방법.
  12. 제9 항에 있어서,
    상기 제3 도전층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), ICO(Indium Cesium Oxide), IWO(Indium Tungsten Oxide)로 구성된 군에서 선택되는 하나인 발광표시장치.
  13. 제9 항에 있어서,
    상기 커버층은 35 내지 50Å의 두께로 형성되는 발광표시장치의 제조방법.
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