KR20140108960A - 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법 - Google Patents

듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

듀얼 금속 실리사이드층을 갖는 반도체 장치가 제공된다. 듀얼 금속 실리사이드층을 갖는 반도체는, 제1 금속 게이트 전극 양측의 기판에 제공된 제1 에피택셜층, 제2 금속 게이트 전극 양측의 기판에 제공되고 제1 에피택셜층과 다른 원소를 포함하는 제2 에피택셜층, 제1 에피택셜층 상의 제1 금속 실리사이드층, 제2 에피택셜층 상에 형성되고 제1 금속 실리사이드층과 다른 금속을 포함하는 제2 금속 실리사이드층, 제1 및 제2 금속 실리사이드층들과 제1 및 제2 게이트 전극들 상의 층간 절연막, 층간 절연막을 관통하고 제1 금속 실리사이드층 및 제2 금속 실리사이드층을 각각 노출하는 제1 및 제2 콘택홀들 내의 콘택 플러그를 포함한다.

Description

듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법{Semiconductor device having dual metal silicide layer and method of manufacturing the same}
본 발명은 듀얼 금속 실리사이드층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 NMOS 영역과 PMOS 영역의 서로 다른 금속 실리사이드층을 포함한다.
본 발명이 해결하려는 과제는, 반도체 장치의 신뢰성 및 제품 성능을 향상시키기 위한 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상의 제1 금속 게이트 전극; 상기 제2 영역의 상기 기판 상의 제2 금속 게이트 전극; 상기 제1 및 제2 금속 게이트 전극들과 상기 기판 사이의 게이트 절연막; 상기 제1 금속 게이트 전극 양측의 상기 기판에 제공된 제1 에피택셜층; 상기 제2 금속 게이트 전극 양측의 상기 기판에 제공되고, 상기 제1 에피택셜층과 다른 원소를 포함하는 제2 에피택셜층; 상기 제1 에피택셜층 상의 제1 금속 실리사이드층; 상기 제2 에피택셜층 상에 형성되고, 상기 제1 금속 실리사이드층과 다른 금속을 포함하는 제2 금속 실리사이드층; 상기 제1 및 제2 금속 실리사이드층들과 상기 제1 및 제2 게이트 전극들 상의 층간 절연막; 상기 층간 절연막을 관통하고 상기 제1 금속 실리사이드층 및 상기 제2 금속 실리사이드층을 각각 노출하는 제1 및 제2 콘택홀들 내의 콘택 플러그들을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, PMOS 영역과 NMOS 영역을 포함하는 기판을 제공하고; 상기 PMOS 및 NMOS 영역의 상기 기판 상에 제1 및 제2 게이트 전극들을 각각 형성하고; 상기 제1 및 제2 게이트 전극들 상에 제1 및 제2 게이트 캡핑막들을 각각 형성하고; 상기 제1 게이트 전극 양측의 상기 PMOS 영역의 상기 기판에 제1 에피택셜층을 형성하고; 상기 제2 게이트 전극 양측의 상기 NMOS 영역의 상기 기판에 제2 에피택셜층을 형성하고; 상기 제2 게이트 캐핑층 및 상기 제2 에피택셜층을 노출하도록, 상기 PMOS 영역의 상기 제1 게이트 캐핑층 및 상기 제1 에피택셜층 상에 제1 금속 실리사이드 시드층 및 제1 금속 실리사이드 캡핑층을 형성하고; 상기 PMOS 및 NMOS 영역들의 전면에 상기 제1 금속 실리사이드 캐핑층 및 제2 에피택셜층을 덮도록 제2 금속 실리사이드 시드층을 형성하고: 열처리 공정을 수행하여 상기 제1 및 제2 에피택셜층들 상에 제1 및 제2 금속 실리사이드층들을 각각 형성하고; 상기 제1 및 제2 금속 실리사이드 시드층과 상기 제1 금속 실리사이드 캡핑층 제거하고; 상기 PMOS 및 NMOS 영역들의 전면에 제1 층간 절연막을 형성하고; 상기 제1 층간 절연막 내에 상기 제1 및 제2 금속 실리사이드층들을 노출하는 제1 및 제2 콘택홀들을 각각 형성하고; 그리고 상기 제1 및 제2 콘택홀들 내에 콘택 플러그들을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하고; 상기 제1 및 제2 영역의 상기 기판 상에 제1 및 제2 게이트 전극들을 각각 형성하고; 상기 제1 및 제2 게이트 전극들 상에 제1 및 제2 게이트 캡핑막들을 각각 형성하고; 상기 제1 게이트 전극 양측의 상기 제1 영역의 상기 기판에 제1 에피택셜층을 형성하고; 상기 제2 게이트 전극 양측의 상기 제2 영역의 상기 기판에 제2 에피택셜층을 형성하고; 상기 제2 영역의 상기 제2 에피택셜층을 덮는 반응 방지막을 형성하고; 상기 제1 게이트 캐핑층, 상기 제1 에피택셜층 및 상기 반응 방지막 상에 제1 금속 실리사이드 시드층 및 제1 금속 실리사이드 캡핑층을 형성하고; 제1 열처리 공정을 수행하여 상기 제1 에피택셜층 상에 제1 금속 실리사이드층을 형성하고; 상기 제2 영역의 상기 제1 금속 실리사이드 캡핑층, 상기 제1 금속 실리사이드 시드층, 및 상기 반응 방지막을 제거하여, 상기 제2 에피택셜층을 노출하고; 상기 제2 에피택셜층 상에 제2 금속 실리사이드 시드층을 형성하고; 그리고 제2 열처리 공정을 수행하여 상기 제2 에피택셜층 상에 제2 금속 실리사이드층을 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
NMOS 영역과 PMOS 영역에 서로 다른 물질의 실리사이드층을 형성하여 콘택 저항을 줄임으로써 반도체 장치의 신뢰성과 성능을 향상시킬 수 있다.
도 1 내지 도 22는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 25는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 33는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 34 내지 도 39는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 39를 참조하여, 본 발명의 여러 가지 실시예들에 따른 반도체 장치의 제조 방법들을 설명한다. 도 1 내지 도 22는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들에서는 편의를 위해서, 기판 내에 형성되는 소오스/드레인 영역과 금속 배선층 등의 도시는 생략한다. 본 발명의 개념은 실리사이드를 갖는 CMOS에 관한 것으로, FinFET에도 적용 가능할 것이다.
도 1을 참조하여, 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
기판(100)은 제1 및 제2 영역들(Ⅰ, Ⅱ)을 포함할 수 있다. 제1 및 제2 영역들(Ⅰ, Ⅱ)은 전기적 특성이 서로 다른 영역들일 수 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS 트랜지스터를 형성하는 영역이고, 제2 영역(Ⅱ)은 NMOS 트랜지스터를 형성하는 영역일 수 있다.
소자 분리막(110)이 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계, 그리고 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 내에 형성된다.
도 2를 참조하여, 희생막(120)이 기판(100) 상에 형성된다. 희생막(120)은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성될 수 있다. 희생막(120)은 100Å 내외의 두께를 가지는 실리콘 산화막으로 형성될 수 있으나 이에 제한되지 않는다.
도 3을 참조하여, 제1 및 제2 더미 게이트 패턴들(131, 132)이 희생막(120) 상에 형성된다. 제1 및 제2 더미 게이트 패턴들(131, 132)은 제1 및 제2 영역들(Ⅰ,Ⅱ)에 각각 형성될 수 있다. 제1 및 제2 더미 게이트 패턴들(131, 132)은 폴리 실리콘막, 및 실리콘 나이트라이드막 또는 실리콘 산화 질화막이 적층된 복합층일 수 있다.
스페이서(140)가 제1 및 제2 더미 게이트 패턴들(131, 132)의 측벽에 형성될 수 있다. 스페이서(140)는 실리콘 질화막 또는 실리콘 산화 질화막일 수 있다. 스페이서(140)는 공정의 편의에 따라 형성하지 않을 수도 있다.
도 4를 참조하여, 제1 식각 정지막(150)이 제1 영역(Ⅰ)의 기판(100) 및 제1 더미 게이트(131) 상에 형성될 수 있다. 제1 식각 정지막(150)은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성될 수 있다. 제1 식각 정지막(150)은 실리콘 질화막 또는 실리콘 산화 질화막일 수 있다. 제1 식각 정지막(150)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 전면에 형성한 후, 포토(Photo) 및 식각(Etch) 공정을 통해 제1 영역(Ⅰ)에만 남겨질 수 있다.
제1 리세스 영역(160)이 제2 영역(Ⅱ) 내의 기판에 형성될 수 있다. 제1 리세스 영역(160)은 제1 식각 정지막(150)과 제2 더미 게이트 패턴(132)을 식각 마스크로 이용하여 제2 더미 게이트 패턴(132)의 양측에 인접한 기판(100)을 일정 깊이로 식각하는 방법으로 형성될 수 있다.
도 5를 참조하여, 제1 에피택셜층(170)이 제1 리세스 영역(160)에 형성될 수 있다. 제1 에피택셜층(170)의 상부면은 제2 더미 게이트 패턴(132) 아래에 위치한 기판(100)의 상부면 보다 높게 형성될 수 있다. 제2 영역(Ⅱ)에 NMOS 트랜지스터를 형성할 경우, 제1 에피택셜층(170)은 카본(C)을 포함할 수 있다. 이것은 전자의 이동도를 향상시킬 수 있다.
도 6을 참조하여, 제1 영역(Ⅰ)의 제1 식각 정지막(150)이 제거되고, 제2 식각 정지막(180)이 제2 영역(Ⅱ)의 제2 더미게이트 패턴(132) 및 제1 에피택셜층(170) 상에 형성될 수 있다. 제2 식각 정지막(180)은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성될 수 있다. 제2 식각 정지막(180)은 실리콘 질화막 또는 실리콘 산화 질화막일 수 있다. 제2 식각 정지막(180)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 전면에 형성한 후, 포토(Photo) 및 식각(Etch) 공정을 통해 제2 영역(Ⅱ)에만 남겨질 수 있다.
제2 리세스 영역(190)이 제1 영역(Ⅰ)의 기판에 형성될 수 있다. 제2 리세스 영역(190)은 제2 식각 정지막(180)과 제1 더미 게이트 패턴(131)을 식각 마스크로 이용하여 제1 더미 게이트 패턴(131)의 양측에 인접한 기판(100)을 일정 깊이로 식각하는 방법으로 형성될 수 있다.
도 7a를 참조하여, 제2 에피택셜층(200)이 제2 리세스 영역(190)에 형성될 수 있다. 제2 에피택셜층(200)의 상부면은 제1 더미 게이트 패턴(131) 하부에 위치한 기판(100)의 상부면 보다 높게 형성될 수 있다. 제1 영역(Ⅰ)에 PMOS 트랜지스터를 형성할 경우, 제2 에피택셜층(200)은 게르마늄(Ge)을 포함할 수 있다. 이것은 정공의 이동도를 향상시킬 수 있다.
도 7b는 도 7a의 A의 확대도이다. 도 7b를 참조하여, PMOS 트랜지스터의 특성을 더욱 개선하기 위해, 제2 에피택셜층(200)은 보론(B)과 게르마늄(Ge)이 도핑된 하부층(201), 게르마늄(Ge)이 도핑된 중간층(202), 실리콘(Si) 에피택셜층으로 형성된 상부층(203)의 다층 구조로 형성될 수 있다.
도 8를 참조하여, 제1 층간 절연막(210)이 제1 및 제2 영역들(Ⅰ, Ⅱ) 상에 형성될 수 있다. 제1 층간 절연막(210)은 제1 및 제2 영역들(Ⅰ, Ⅱ) 에 형성된 제1 및 제2 더미 게이트 패턴들(131, 132)과 제1 및 제2 에피택셜층들(170, 200)의 상에 형성될 수 있다. 이때, 제2 식각 정지막(180)은 제2 영역(Ⅱ)의 제1 에피택셜층(170)과 제2 더미게이트 패턴(132) 상에 남아 있을 수 있다. 제1 층간 절연막(210)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다.
도 9를 참조하여, 제1 층간 절연막(210)은 평탄화되어, 제1 및 제2 더미 게이트 패턴들(131, 132) 상부가 노출될 수 있다. 제1 층간 절연막(210)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다.
도 10을 참조하여, 제1 및 제2 트렌치들(221, 222)이 제1 및 제2 영역들(Ⅰ, Ⅱ)에 각각 형성될 수 있다. 제1 및 제2 트렌치들(221, 222)은 제1 및 제2 더미 게이트 패턴들(131, 132)과 희생막(120)을 제거 함으로써 형성될 수 있다.
도 11을 참조하여, 제1 및 제2 게이트 절연막들(231, 232)이 제1 및 제2 트렌치들(221, 222) 바닥 및 측벽에 각각 형성될 수 있다. 제1 및 제2 게이트 절연막들(231, 232)은 고유전(high-k) 물질을 포함할 수 있다. 제1 및 제2 게이트 절연막들(231, 232)은 실리콘 산화막과 고유전(high-k)막의 다층구조로 형성될 수 있다. 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 또는 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 금속 게이트 전극층(241)이 제1 트렌치(221) 내부의 제1 게이트 절연막(231) 상에 형성될 수 있다. 제1 금속 게이트 전극층(241)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 텅스텐(W), 구리(Cu), 알루미늄(Al) 또는 그 혼합물 중 적어도 어느 하나를 포함할 수 있다.
제2 금속 게이트 전극층(242)이 제2 트렌치(222) 내부의 제2 게이트 절연막(232) 상에 형성될 수 있다. 제2 금속 게이트 전극층(242)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 탄탈늄 알루미늄 카본화합물(TaAlC), 텅스텐(W), 구리(Cu), 알루미늄(Al) 또는 그 혼합물 중 적어도 어느 하나를 포함할 수 있다.
제1 및 제2 금속 게이트 전극층들(241, 242)은, 예를 들어 에치백(Etch_back) 공정을 통해 리세스되어, 제1 및 제2 트렌치들(221, 222) 상부의 측벽들을 노출할 수 있다.
제1 및 제2 게이트 캡핑막들(251, 252)이 제1 및 제2 금속 게이트 전극층들(241, 242) 상의 제1 및 제2 트렌치들(221, 222) 상부에 형성될 수 있다. 제1 및 제2 게이트 캡핑막들(251, 252)는 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 실리콘 카본 옥시나이트라이드(SiCON), 실리콘 옥시나이트라이드(SiON), 또는 실리콘 나이트라이드(SiN) 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 게이트 캡핑막들(251, 252)은 제1 및 제2 트렌치들(221, 222) 상부와 제1 층간 절연막(210) 상에 형성된 후 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch_back) 공정을 통해 평탄화될 수 있다.
도 12를 참조하여, 제1 층간 절연막(210)이 제거되어 제1 영역(Ⅰ)의 제2 에피택셜층(200)이 노출 될 수 있다. 이때, 제2 영역(Ⅱ)의 제1 에피택셜층(170) 상에는 제2 식각정지막(180)이 남아 있는 것이 바람직하다.
도 13을 참조하여, 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)이 제1 및 제2 영역(Ⅰ, Ⅱ)에 형성될 수 있다. 제1 금속 실리사이드 시드층(260)은 제1 영역(Ⅰ)의 제2 에피택셜층(200) 및 제2 영역(II)의 제2 식각정지막(180) 상에 형성될 수 있다. 제1 금속 실리사이드 시드층(260)은 니켈(Ni), 백금(Pt), 또는 코발트(Co) 중 적어도 어느 하나로 형성 될 수 있다. 제1 금속 실리사이드 캡핑층(270)이 제1 금속 실리사이드 시드층(260) 상에 형성될 수 있다. 제1 금속 실리사이드 캡핑층(270)은 티타늄 나이트라이드(TiN)로 형성될 수 있다. 제1 금속 실리사이드 캡핑층(270)의 형성은 생략될 수도 있다.
도 14를 참조하여, 마스크 패턴(280)이 제1 영역(Ⅰ)을 덮도록 형성될 수 있다. 마스크 패턴(280)은 포토리지스트(photoresist)일 수 있다.
도 15를 참조하여, 제2 영역(Ⅱ)의 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)이 제거될 수 있다. 제2 영역(Ⅱ)의 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)은 마스크 패턴(280)을 식각 마스크로 이용하여 건식 또는 습식 식각 방법으로 제거 될 수 있다. 제1 금속 실리사이드 캡핑층(270)은, 예를 들어 황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)을 포함하는 식각 용액을 사용하여 제거될 수 있다. 제1 금속 실리사이드 시드층(260)은, 예를 들어 질산(Nitric Acid), 염산(Hydrochloric Acid) 및 탈이온수(DeIonized Water)를 포함하는 식각 용액을 사용하여 제거될 수 있다. 제2 영역(Ⅱ)의 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)이 제거된 후, 마스크 패턴(280)과 제2 식각 정지막(180)은 제거 될 수 있다. 제2 식각 정지막(180)은 습식 또는 건식식각 방법으로 제게 될 수 있다. 건식식각 방법을 이용할 경우, 제2 식각 정지막(180)은 스페이서(140)의 측벽에 잔존할 수 있다.
도 16을 참조하여, 제2 금속 실리사이드 시드층(290)과 제2 금속 실리사이드 캡핑층(300)이 제1 및 제2 영역들(Ⅰ, Ⅱ)에 형성될 수 있다. 제2 금속 실리사이드 시드층(290)은 제1 금속 실리사이드 시드층(260)과 다른 금속을 포함할 수 있다. 제2 금속 실리사이드 시드층(290)은, 예를 들어 티타늄(Ti)으로 형성될 수 있다. 제2 금속 실리사이드 시드층(290)은, 제1 영역(Ⅰ)에서 제1 금속 실리사이드 캡핑층(270) 상에 형성될 수 있고, 제2 영역(Ⅱ)에서 제1 에피택셜층(170) 상에 형성될 수 있다. 제2 금속 실리사이드 캡핑층(300)이 제1 금속 실리사이드 시드층(290) 상에 형성될 수 있다. 제2 금속 실리사이드 캡핑층(300)은 티타늄 나이트라이드(TiN)로 형성될 수 있다. 제2 금속 실리사이드 캡핑층(300)의 형성은 생략될 수 있다.
도 17을 참조하여, 열처리를 통해, 제1 금속 실리사이드층(310)과 제2 금속 실리사이드층(320)이 형성될 수 있다. 제1 금속 실리사이드층(310)은 제1 영역(Ⅰ)의 제2 에피택셜층(200) 상에 형성될 수 있다. 제1 금속 실리사이드층(310)은 니켈 백금 실리콘 화합물(NiPtSi) 또는 니켈 코발트 실리콘 화합물(NiCoSi)일 수 있다. 제2 금속 실리사이드층(320)은 제2 영역(Ⅱ)의 제1 에피택셜층(170) 상에 형성될 수 있다. 제2 금속 실리사이드층(320)은 티타늄 실리콘 화합물(TiSi)로 형성될 수 있다.
니켈 백금 실리콘 화합물(NiPtSi) 또는 니켈 코발트 실리콘 화합물(NiCoSi)은 PMOS 영역의 소스 및 드레인과 그 위에 금속으로 형성되는 콘택 플러그와의 쇼트키 장벽 높이(Schottky Barrier Height)를 낮출 수 있고, 티타늄 실리콘 화합물(TiSi)은 NMOS 영역의 소스 및 드레인과 그 위에 금속으로 형성되는 콘택 플러그와의 쇼트키 장벽 높이(Schottky Barrier Height)를 낮출 수 있다. 쇼트키 장벽 높이을 낮춤으로써 콘택 저항을 줄여 반도체 장치의 신뢰성과 성능을 향상시킬 수 있다.
도 18을 참조하여, 제2 금속 실리사이드 캡핑층(300)과 제2 금속 실리사이드 시드층(290)이 제거될 수 있다. 제2 금속 실리사이드 캡핑층(300) 및 제2 금속 실리사이드 시드층(290)은, 예를 들어 황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)를 포함하는 습식 식각 용액을 사용하여 제거될 수 있다.
도 19를 참조하여, 제1 영역(Ⅰ)에 남아있는 제1 금속 실리사이드 시드층(270)과 제1 금속 실리사이드 캡핑층(280)이 제거될 수 있다. 제1 금속 실리사이드 캡핑층(280)은, 예를 들어 황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)를 포함하는 식각 용액을 사용하여 제거될 수 있다. 제1 금속 실리사이드 시드층(270)은, 예를 들어 질산(Nitric Acid), 염산(Hydrochloric Acid) 및 탈이온수(DeIonized Water)를 포함하는 식각 용액 사용하여 제거될 수 있다.
도 20을 참조하여, 제2 층간 절연막(330)이 제1 및 제2 영역들(Ⅰ, Ⅱ) 상에 형성될 수 있다. 제2 층간 절연막(330)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다. 제2 층간 절연막(330) 형성 후, CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 수행 될 수 있다.
도 21을 참조하여, 제1 및 제2 콘택홀들(341, 342)이 제1 및 제2 영역들 (Ⅰ, Ⅱ)의 제2 층간 절연막(330) 내에 각각 형성될 수 있다. 제1 콘택홀(341)은 제2 층간 절연막(330)을 관통하면서 제1 영역(Ⅰ)의 제1 금속 실리사이드층(310)의 일부를 노출하도록 형성될 수 있다. 제2 콘택홀(342)은 제2 층간 절연막(330)을 관통하면서 제2 영역(Ⅱ)의 제2 금속 실리사이드층(320)의 일부를 노출하도록 형성될 수 있다.
도 22를 참조하여, 장벽 금속층(350)이 제1 및 제2 콘택홀들(341, 342) 측벽 및 바닥에 형성될 수 있다. 장벽 금속층(350)은 티타늄(Ti)과 티타늄 나이트라이드(TiN)의 다층 구조로 형성될 수 있다. 콘택 플러그(360)가 제1 및 제2 콘택홀들(341, 342) 내의 장벽 금속층(350) 상에 형성될 수 있다. 콘택 플러그(360)는 텅스텐(W)일 수 있다. 콘택 플러그(360)는 텅스텐(W)을 제1 및 제2 콘택홀을 채우면서 제1 및 제2 영역들(Ⅰ, Ⅱ) 전면에 증착한 후, 제2 층간 절연막(330)의 상부가 노출 될 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행하여 형성될 수 있다.
도 23 내지 도 25를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 23 내지 도 25는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 다만, 전술한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 참고로, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 도 1 내지 도 19까지는 전술한 내용과 동일하므로 생략한다.
도 23을 참조하여, 제2 층간 절연막(330) 형성 전에, 제3 식각 정지막(325)이 제1 실리사이드층(310) 및 제2 실리사이드 층(320) 상에 형성될 수 있다. 제3 식각 정지막(325)은 실리콘 질화막(SiN) 또는 실리콘 산 질화막(SiON)으로 형성 될 수 있다. 제2 층간 절연막(330)이 제3 식각 정지막(325) 상에 형성될 수 있다. 제2 층간 절연막(330)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다. 제2 층간 절연막(330) 형성 후, CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 수행 될 수 있다.
도 24를 참조하여, 제1 및 제2 콘택홀들(341, 342)이 제1 및 제2 영역들(Ⅰ, Ⅱ)의 제2 층간 절연막(330) 내에 각각 형성될 수 있다. 제1 콘택홀(341)은 제2 층간 절연막(330)과 제3 식각 정지막(325)을 관통하면서 제1 영역(Ⅰ)의 제1 금속 실리사이드층(310)의 일부를 노출하도록 형성될 수 있다. 제2 콘택홀(342)은 제2 층간 절연막(330)과 제3 식각 정지막(325)을 관통하면서 제2 영역(Ⅱ)의 제2 금속 실리사이드층(320)의 일부를 노출하도록 형성될 수 있다.
도 25를 참조하여, 장벽 금속층(350)이 제1 및 제2 콘택홀들(341, 342) 측벽 및 바닥에 형성될 수 있다. 장벽 금속층(350)은 티타늄(Ti)과 티타늄 나이트라이드(TiN)의 다층 구조로 형성될 수 있다. 콘택 플러그(360)가 제1 및 제2 콘택홀(341, 342) 내의 장벽 금속층(350) 상에 형성 될 수 있다. 콘택 플러그(360)은 텅스텐(W)일 수 있다. 콘택 플러그(360)는 텅스텐(W)을 제1 및 제2 콘택홀들을 채우면서 제1 및 제2 영역들(Ⅰ, Ⅱ) 전면에 증착한 후, 제2 층간 절연막(330)의 상부가 노출 될 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행하여 형성 될 수 있다.
도 26 내지 도 33을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 26 내지 도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 다만, 전술한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 참고로, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 도 1 내지 도 13까지는 전술한 내용과 동일하므로 생략한다.
도 26을 참조하여, 제1 및 제2 영역들(Ⅰ, Ⅱ) 상에 제1 금속 실리사이드 시드층(260) 및 제1 금속 실리사이드 캡핑층(270)을 형성한 후, 제1 열처리를 진행하여 제1 금속 실리사이드층(310)이 제1 영역(Ⅰ)의 제2 에피택셜층(200) 상에 형성될 수 있다. 제1 금속 실리사이드층(310)은 니켈 백금 실리콘 화합물(NiPtSi) 또는 니켈 코발트 실리콘 화합물(NiCoSi)로 형성될 수 있다. 이때, 제2 영역(Ⅱ)의 제1 에피택셜층(170) 상에는 제2 식각 정지막(180)이 형성되어 있기 때문에 금속 실리사이드층이 형성되지 않는다.
도 27을 참조하여, 마스크 패턴(280)이 제1 영역(Ⅰ)을 덮도록 형성될 수 있다. 마스크 패턴(280)은 포토리지스트(photoresist)일 수 있다.
도 28를 참조하여, 제2 영역(Ⅱ)의 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)이 제거될 수 있다. 제2 영역(Ⅱ)의 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)은 마스크 패턴(280)을 식각 마스크로 이용하여 건식 또는 습식 식각 방법으로 제거 될 수 있다. 제1 금속 실리사이드 캡핑층(270)은, 예를 들어 황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)를 포함하는 식각 용액을 사용하여 제거될 수 있다. 제1 금속 실리사이드 시드층(260)은, 예를 들어 질산(Nitric Acid), 염산(Hydrochloric Acid) 및 탈이온수(DeIonized Water)를 포함하는 식각 용액을 사용하여 제거될 수 있다. 제2 영역(Ⅱ)의 제1 금속 실리사이드 시드층(260)과 제1 금속 실리사이드 캡핑층(270)이 제거된 후, 마스크 패턴(280)과 제2 식각 정지막(180)은 제거 될 수 있다.
도 29를 참조하여, 제2 금속 실리사이드 시드층(290)과 제2 금속 실리사이드 캡핑층(300)이 제1 및 제2 영역들(Ⅰ, Ⅱ)에 형성될 수 있다. 제2 금속 실리사이드 시드층(290)은 제1 금속 실리사이드 시드층(260)과 다른 금속을 포함할 수 있다. 제2 금속 실리사이드 시드층(290)은, 예를 들어 티타늄(Ti)으로 형성 될 수 있다. 제2 금속 실리사이드 시드층(290)은, 제1 영역(Ⅰ)에서 제1 금속 실리사이드 캡핑층(270) 상에 형성될 수 있고, 제2 영역(Ⅱ)에서 제1 에피택셜층(170) 상에 형성될 수 있다. 제2 금속 실리사이드 캡핑층(300)이 제2 금속 실리사이드 시드층(290) 상에 형성될 수 있다. 제2 금속 실리사이드 캡핑층(300)은 티타늄 나이트라이드(TiN)로 형성될 수 있다. 제2 열처리를 진행하여 제1 에피택셜층(170) 상에 제2 금속 실리사이드층(320)이 형성될 수 있다. 제2 금속 실리사이드층(320)은 티타늄 실리콘 화합물(TiSi)로 형성될 수 있다.
도 30을 참조하여, 제1 및 제2 금속 실리사이드 캡핑층들(270, 300)과 제1 및 제2 금속 실리사이드 시드층들(260, 290)들이 제거될 수 있다. 제1 및 제2 금속 실리사이드 캡핑층들(270, 300)과 제1 및 제2 금속 실리사이드 시드층들(260, 290)은, 예를 들어 황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)를 포함하는 습식 식각 용액, 또는 질산(Nitric Acid), 염산(Hydrochloric Acid) 및 탈이온수(DeIonized Water)를 포함하는 식각 용액을 사용하여 제거될 수 있다.
도 31을 참조하여, 제2 층간 절연막(330)이 제1 및 제2 영역들(Ⅰ, Ⅱ) 상에 형성될 수 있다. 제2 층간 절연막(330)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다. 제2 층간 절연막(330) 형성 후, CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 수행될 수 있다.
도 32를 참조하여, 제1 및 제2 콘택홀들(341, 342)이 제1 및 제2 영역들(Ⅰ, Ⅱ)의 제2 층간 절연막(330) 내에 각각 형성될 수 있다. 제1 콘택홀(341)은 제2 층간 절연막(330)을 관통하면서 제1 영역(Ⅰ)의 제1 금속 실리사이드층(310)의 일부를 노출하도록 형성될 수 있다. 제2 콘택홀(342)은 제2 층간 절연막(330)을 관통하면서 제2 영역(Ⅱ)의 제2 금속 실리사이드층(320)의 일부를 노출하도록 형성될 수 있다.
도 33을 참조하여, 장벽 금속층(350)이 제1 및 제2 콘택홀들(341, 342) 측벽 및 바닥에 형성될 수 있다. 장벽 금속층(350)은 티타늄(Ti)과 티타늄 나이트라이드(TiN)의 다층 구조로 형성될 수 있다. 콘택 플러그(360)가 제1 및 제2 콘택홀들(341, 342) 내의 장벽 금속층(350) 상에 형성될 수 있다. 콘택 플러그(360)는 텅스텐(W)일 수 있다. 콘택 플러그(360)는 텅스텐(W)을 제1 및 제2 콘택홀들을 채우면서 제1 및 제2 영역들(Ⅰ, Ⅱ) 전면에 증착한 후, 제2 층간 절연막(330)의 상부가 노출 될 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행하여 형성될 수 있다.
도 34 내지 도 39를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 34 내지 도 39는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 다만, 전술한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 참고로, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 도 1 내지 도 13까지는 전술한 내용과 동일하므로 생략한다.
도 34를 참조하여, 제1 및 제2 영역들(Ⅰ, Ⅱ) 상에 제1 금속 실리사이드 시드층(260) 및 제1 금속 실리사이드 캡핑층(270)을 형성한 후, 제1 열처리를 진행하여 제1 금속 실리사이드층(310)이 제1 영역(Ⅰ)의 제2 에피택셜층(200) 상에 형성될 수 있다. 제1 금속 실리사이드층(310)은 니켈 백금 실리콘 화합물(NiPtSi) 또는 니켈 코발트 실리콘 화합물(NiCoSi)로 형성될 수 있다. 이때, 제2 영역(Ⅱ)의 제1 에피택셜층(170) 상에는 제2 식각 정지막(180)이 형성되어 있기 때문에 금속 실리사이드층이 형성되지 않는다.
도 35를 참조하여, 제1 금속 실리사이드 캡핑층(270), 제1 금속 실리사이드 시드층(260), 그리고 제2 식각 정지막(180)이 제거될 수 있다. 제1 금속 실리사이드 시드층(270)과 제1 금속 실리사이드 캡핑층(280)은 건식 또는 습식 식각 방법으로 제거 될 수 있으나, 제1 금속 실리사이드층(310)이 형성된 상태에서는 습식 식각 방법을 이용하는 것이 바람직하다. 제1 금속 실리사이드 캡핑층(280)은, 예를 들어 황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)를 포함하는 식각 용액을 사용하여 제거될 수 있다. 제1 금속 실리사이드 시드층(270)은 , 예를 들어 질산(Nitric Acid), 염산(Hydrochloric Acid) 및 탈이온수(DeIonized Water)를 포함하는 식각 용액을 사용하여 제거될 수 있다. 그 후, 제2 영역(Ⅱ)의 제2 식각 정지막(180)이 제거될 수 있다. 제2 식각 정지막(180)은 제거되지 않고 남겨 놓을 수도 있다.
도 36을 참조하여, 제2 층간 절연막(330)이 제1 및 제2 영역들(Ⅰ, Ⅱ) 상에 형성될 수 있다. 제2 층간 절연막(330)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다. 제2 층간 절연막(330) 형성 후, CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 수행 될 수 있다.
도 37을 참조하여, 제1 및 제2 콘택홀들(341, 342)이 제1 및 제2 영역들(Ⅰ, Ⅱ)의 제2 층간 절연막(330) 내에 각각 형성될 수 있다. 제1 콘택홀(341)은 제2 층간 절연막(330)을 관통하면서 제1 영역(Ⅰ)의 제1 금속 실리사이드층(310)의 일부를 노출하도록 형성될 수 있고, 제2 콘택홀(342)은 제2 층간 절연막(330)을 관통하면서 제2 영역(Ⅱ)의 제1 에피택셜층(170)의 일부를 노출하도록 형성될 수 있다. 제1 및 제2 콘택홀들(341, 342)의 바닥은 제1 영역(Ⅰ)의 제1 금속 실리사이드층(310)과 제2 영역(Ⅱ)의 제1 에피택셜층(170)의 상부를 리세스(recess) 시키도록 형성될 수 있다.
도 38을 참조하여, 제2 금속 실리사이드 시드층(351)과 제2 금속 실리사이드 캡핑층(352)이 제1 및 제2 콘택홀들(341, 342) 측벽 및 바닥에 형성될 수 있다. 제2 금속 실리사이드 시드층(351)은 제1 금속 실리사이드 시드층(260)과 다른 금속을 포함할 수 있다. 제2 금속 실리사이드 시드층(351)은, 예를 들어 티타늄(Ti)으로 형성될 수 있다. 제2 금속 실리사이드 캡핑층(352)은 티타늄 나이트라이드(TiN)로 형성될 수 있다. 제2 열처리를 진행하여, 제2 금속 실리사이드 층(355)이 제2 영역(Ⅱ)의 제2 콘택홀(342) 바닥에 형성될 수 있다. 이때, 제1 영역(Ⅰ)의 제1 콘택홀(341) 바닥에는 이미 안정화된 제1 금속 실리사이드층(310)이 형성되어 있기 때문에, 제1 금속 실리사이드층(310) 상에는 제2 금속 실리사이드층(320)이 거의 형성되지 않는다. 제2 금속 실리사이드층(355)의 폭(W2)은 제1 금속 실리사이드층(310)의 폭(W1) 보다 좁도록 제2 콘택홀(342)에 근접하여 형성된다.
도 39를 참조하여, 콘택 플러그(360)가 제2 금속 실리사이드 시드층(351)과 제2 금속 실리사이드 캡핑층(352) 상에 형성될 수 있다. 제2 금속 실리사이드 시드층(351)과 제2 금속 실리사이드 캡핑층(352)은 제1 및 제2 금속 실리사이드층들(310, 355)과 콘택 플러그(360) 사이에서 각각 장벽 금속층 역할을 할 수 있다. 콘택 플러그(360)는 텅스텐(W)일 수 있다. 콘택 플러그(360)는 텅스텐(W)을 제1 및 제2 콘택홀들을 채우면서 제1 및 제2 영역들(Ⅰ, Ⅱ) 전면에 증착한 후, 제2 층간 절연막(330)의 상부가 노출 될 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행하여 형성 될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상의 제1 금속 게이트 전극;
    상기 제2 영역의 상기 기판 상의 제2 금속 게이트 전극;
    상기 제1 및 제2 금속 게이트 전극들과 상기 기판 사이의 게이트 절연막;
    상기 제1 금속 게이트 전극 양측의 상기 기판에 제공된 제1 에피택셜층;
    상기 제2 금속 게이트 전극 양측의 상기 기판에 제공되고, 상기 제1 에피택셜층과 다른 원소를 포함하는 제2 에피택셜층;
    상기 제1 에피택셜층 상의 제1 금속 실리사이드층;
    상기 제2 에피택셜층 상에 형성되고, 상기 제1 금속 실리사이드층과 다른 금속을 포함하는 제2 금속 실리사이드층;
    상기 제1 및 제2 금속 실리사이드층들과 상기 제1 및 제2 게이트 전극들 상의 층간 절연막; 및
    상기 층간 절연막을 관통하고 상기 제1 금속 실리사이드층 및 상기 제2 금속 실리사이드층을 각각 노출하는 제1 및 제2 콘택홀들 내의 콘택 플러그들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역인 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 에피택시층은 게르마늄을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 금속 실리사이드층은 니켈, 백금, 또는 코발트 중 적어도 어느 하나를 포함하고, 상기 제2 금속 실리사이드층은 티타늄을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 금속 실리사이드층은 니켈 백금 실리콘 화합물 또는 니켈 코발트 실리콘 화합물을 포함하고, 상기 제2 금속 실리사이드층은 티타늄 실리콘 화합물을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 금속 실리사이드층은 상기 제1 금속 실리사이드층 보다 작은 폭을 갖도록 상기 제2 콘택홀에 근접하여 제공되는 반도체 장치.
  7. PMOS 영역과 NMOS 영역을 포함하는 기판을 제공하고;
    상기 PMOS 및 NMOS 영역의 상기 기판 상에 제1 및 제2 게이트 전극들을 각각 형성하고;
    상기 제1 및 제2 게이트 전극들 상에 제1 및 제2 게이트 캡핑막들을 각각 형성하고;
    상기 제1 게이트 전극 양측의 상기 PMOS 영역의 상기 기판에 제1 에피택셜층을 형성하고;
    상기 제2 게이트 전극 양측의 상기 NMOS 영역의 상기 기판에 제2 에피택셜층을 형성하고;
    상기 제2 게이트 캐핑층 및 상기 제2 에피택셜층을 노출하도록, 상기 PMOS 영역의 상기 제1 게이트 캐핑층 및 상기 제1 에피택셜층 상에 제1 금속 실리사이드 시드층 및 제1 금속 실리사이드 캡핑층을 형성하고;
    상기 PMOS 및 NMOS 영역들의 전면에 상기 제1 금속 실리사이드 캐핑층 및 제2 에피택셜층을 덮도록 제2 금속 실리사이드 시드층을 형성하고:
    열처리 공정을 수행하여 상기 제1 및 제2 에피택셜층들 상에 제1 및 제2 금속 실리사이드층들을 각각 형성하고;
    상기 제1 및 제2 금속 실리사이드 시드층과 상기 제1 금속 실리사이드 캡핑층 제거하고;
    상기 PMOS 및 NMOS 영역들의 전면에 제1 층간 절연막을 형성하고;
    상기 제1 층간 절연막 내에 상기 제1 및 제2 금속 실리사이드층들을 노출하는 제1 및 제2 콘택홀들을 각각 형성하고; 그리고
    상기 제1 및 제2 콘택홀들 내에 콘택 플러그들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 게이트 전극들 및 상기 게이트 캡핑막들을 형성하는 것은:
    상기 기판 상에 희생막을 형성하고;
    상기 PMOS 영역의 상기 희생막 상에 제1 더미 게이트 패턴을, 상기 NMOS 영역의 상기 희생막 상에 제2 더미 게이트 패턴을 각각 형성하고;
    상기 제1 및 제2 더미 게이트 패턴들의 측면에 스페이서를 형성하고;
    상기 제1 및 제2 영역들 상에 상기 제1 및 제2 더미 게이트 패턴들을 덮도록 제2 층간 절연막을 형성하고;
    상기 제1 및 제2 더미 게이트 패턴들의 상부를 노출하도록 상기 제2 층간 절연막을 평탄화하고;
    상기 제1 및 제2 더미 게이트 패턴들과 상기 희생막을 제거하여, 상기 PMOS 및 NMOS 영역들의 상기 기판의 일부를 노출되는 제1 및 제2 트렌치들을 각각 형성하고;
    상기 제1 및 제2 트렌치들의 측벽과 바닥에 게이트 절연막을 형성하고;
    상기 제1 및 제2 트렌치들 내의 상기 게이트 절연막의 상에 상기 제1 및 제2 금속 게이트 전극들을 각각 형성하고; 그리고
    상기 제1 및 제2 트렌치들 내부의 상기 제1 및 제2 게이트 전극들 상에 상기 제1 및 제2 게이트 캡핑막들을 각각 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 및 제2 에피택셜층들을 형성하는 것은:
    상기 PMOS 영역의 상기 제1 더미게이트 패턴 상에 제1 식각 정지막을 형성하고;
    상기 제1 식각 정지막을 식각 마스크로 이용하여 상기 NMOS 영역의 상기 제2 더미 게이트 패턴 양측의 상기 기판을 식각하여 제1 리세스 영역을 형성하고;
    상기 제1 리세스 영역에 제2 에피택셜층을 형성하고;
    상기 제1 식각 정지막을 제거하고 상기 NMOS 영역의 상기 제2 에피택셜층과 상기 제2 더미 게이트 패턴의 상에 제2 식각 정지막을 형성하고;
    상기 제2 식각 정지막을 식각 마스크로 이용하여 상기 PMOS 영역의 상기 제1 더미 게이트 패턴 양측의 상기 기판을 식각하여 제2 리세스 영역을 형성하고; 그리고
    상기 제2 리세스 영역에 제1 에피택셜층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 제1 및 제2 금속 실리사이드 시드층을 제거하는 것은,
    질산(Nitric Acid), 염산(Hydrochloric Acid) 및 탈이온수(DeIonized Water)을 포함하는 식각 용액을 이용하여 상기 제1 금속 실리사이드 시드층을 제거하고; 그리고
    황산(Sulfuric Acid), 과산화수소수(Hydrogen Peroxide), 탈이온수(DeIonized Water) 및 암모니아(Ammonia)을 포함하는 식각 용액을 이용하여 상기 제2 금속 실리사이드 시드층을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
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