KR102133326B1 - 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법 - Google Patents

구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법 Download PDF

Info

Publication number
KR102133326B1
KR102133326B1 KR1020180053144A KR20180053144A KR102133326B1 KR 102133326 B1 KR102133326 B1 KR 102133326B1 KR 1020180053144 A KR1020180053144 A KR 1020180053144A KR 20180053144 A KR20180053144 A KR 20180053144A KR 102133326 B1 KR102133326 B1 KR 102133326B1
Authority
KR
South Korea
Prior art keywords
layer
opening
liner layer
thickness
composition
Prior art date
Application number
KR1020180053144A
Other languages
English (en)
Other versions
KR20190003327A (ko
Inventor
조안나 차우 예인 인
후아펑 천
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190003327A publication Critical patent/KR20190003327A/ko
Application granted granted Critical
Publication of KR102133326B1 publication Critical patent/KR102133326B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 기판 위에 배치된 개구를 채우기 전에 라이너층의 프로파일을 구성하는 것을 포함하는 디바이스 및 방법이 제공된다. 라이너층은 개구의 바닥부에서 제1 두께를 갖고, 개구의 최상부에서 제2 두께를 가지며, 제2 두께는 제1 두께보다 더 작다. 실시예에서, 채워진 개구는 접촉 구조물을 제공한다.

Description

구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING A LINER LAYER WITH A CONFIGURED PROFILE AND METHOD OF FABRICATING THEREOF}
본 출원은 2017년 6월 30일에 출원된 미국 가특허 출원 제62/527,423호의 우선권을 청구한다.
집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 반도체 디바이스 피처(feature)들이 서로 좀 더 가까이 있도록 근접해 있음에 따라, 각각의 접촉 엘리먼트들도 디바이스 피처들과의 연결을 제공하도록 서로 근접해 있다. 이렇게 빽빽히 제약받고, 종종 상당한 높이를 갖는 피처들을 형성하는 것은 처리 상의 어려움을 유발시킬 수 있다. 이러한 공정 마진은 FinFET 제조 공정들 동안 더욱 엄격해질 수 있다. 특히, 핀 피치를 감소시키고 핀 높이를 증가시키는 것은 FinFET 디바이스의 소스 및 드레인 또는 게이트 피처들에 대한 접촉 피처들을 형성하기 위한 기존 공정들의 능력을 상당히 제약시킨다. 따라서, 기술들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다.
본 발명개시의 일 실시예에서, 반도체 기판 위의 층에서 개구를 형성하는 단계를 포함하는 방법이 제공된다. 개구는 측벽과 바닥부를 갖는다. 제1 퇴적 공정은 측벽 및 바닥부 상에 제1 조성물의 물질의 층을 형성한다. 마스킹층이 층 위의 개구에 형성된다. 층의 제2 부분을 보호하기 위해 층의 제1 부분은 마스킹층을 사용하면서 에칭된다. 마스킹층은 제거되어 층의 제2 부분을 노출시킨다. 층의 제2 부분 위와 개구의 측벽 상에 제1 조성물의 물질을 퇴적하도록 제2 퇴적 공정이 수행된다. 제2 퇴적을 수행한 후에, 개구는 도전성 물질로 채워진다.
다른 실시예에서, 게이트 구조물 및 소스/드레인 영역을 갖는 기판을 제공하는 단계를 포함하는 방법이 제공된다. 유전체층이 기판, 게이트 구조물, 및 소스/드레인 영역 위에 퇴적된다. 게이트 구조물의 최상면을 노출시키도록 유전체층에서 제1 개구가 에칭되고, 소스/드레인 영역의 최상면을 노출시키도록 유전체층에서 제2 개구가 에칭된다. 라이너층의 제1 부분이 제1 개구 및 제2 개구에서 퇴적된다. 그 후, 라이너층의 제1 부분의 최상부 영역이 제1 개구 및 제2 개구로부터 제거된다. 최상부 영역은 제1 및 제2 개구들의 측벽의 최상부와 인터페이싱한다. 최상부 영역을 제거한 후에 라이너층의 제2 부분이 퇴적된다. 라이너층의 제1 및 제2 부분들은, 제1 및 제2 개구들의 측벽의 최상부 상에서 제1 두께를 제공하고, 제1 및 제2 개구들의 바닥부 상에서 제2 두께를 제공하며, 제2 두께는 제1 두께보다 크다.
또한, 게이트 구조물 및 게이트 구조물에 인접한 소스/드레인 영역을 포함하는 반도체 디바이스의 실시예가 제공된다. 제1 접촉 구조물은 게이트 구조물과 인터페이싱한다. 제1 접촉 구조물은 제1 접촉 구조물의 윗부분에서 제1 두께를 갖고 제1 접촉 구조물의 바닥부에서 제2 두께를 갖는 라이너층을 포함한다. 제2 두께는 제1 두께보다 더 크다. 도전성 충전층이 라이너층 위에 배치된다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제에서, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 2 내지 도 9는 본 발명개시의 다양한 양태들에 따른 도 1의 방법의 예시적인 실시예의 단계들에 따라 제조된 반도체 디바이스의 단면도들이다.
도 10 내지 도 12는 본 발명개시의 다양한 양태들에 따른 도 1의 방법의 다른 예시적인 실시예의 단계들에 따라 제조된 반도체 디바이스의 단면도들이다.
도 13은 본 발명개시의 양태들에 따른 반도체 디바이스의 실시예의 사시도이다.
도 14a, 도 14b, 및 도 14c는 본 발명개시의 일부 양태들에 따른, 도 13의 디바이스의 예시적인 실시예의 다양한 단면도들의 부분들이다.
도 15a, 도 15b, 및 도 15c는 본 발명개시의 일부 양태들에 따른, 도 13의 디바이스의 다른 예시적인 실시예의 다양한 단면도들의 부분들이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다.
또한, 본 발명개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다. 또한, 이후의 본 발명개시에서 하나의 피처상의, 이에 연결된, 및/또는 이에 결합된 다른 피처의 형성은 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 이러한 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 이러한 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 또한, 공간 상대적 용어들, 예컨대 "상위", "하위", "수평적", "수직적", "위", "위에, "밑", "아래", "업", "다운", "최상부", "바닥" 등뿐만이 아니라, 이것들의 파생어들(예컨대, "수평적으로", "아래쪽으로", "윗쪽으로" 등)은 하나의 피처에 대한 다른 피처의 관계의 본 발명개시의 용이함을 위해 이용된다. 공간 상대적 용어들은 피처들을 비롯한 디바이스의 상이한 배향들을 다루도록 의도된 것이다.
본 발명개시는 FinFET 디바이스라고 칭해지는 다중 게이트 트랜지스터 또는 핀형 다중 게이트 트랜지스터의 형태로 특정의 예시적인 실시예들을 제공한다는 점을 또한 유념해 둔다. 이러한 디바이스는 P형 금속 산화물 반도체 FinFET 디바이스 또는 N형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 듀얼 게이트 디바이스, 트라이(tri) 게이트 디바이스, 벌크 디바이스, 실리콘 온 절연체(silicon-on-insulator; SOI) 디바이스, 및/또는 다른 구성일 수 있다. 본 업계의 당업자는 본 발명개시의 양태들로부터 이점을 얻을 수 있는 반도체 디바이스들의 다른 예시들을 인식할 수 있다. 예를 들어, 여기서 설명되는 일부 실시예들은 또한 게이트 올 어라운드(gate-all-around; GAA) 디바이스, 오메가 게이트(Ω-게이트) 디바이스, 또는 파이 게이트(Π-게이트) 디바이스에 적용될 수 있다. 본 발명개시는 또한 평면형 FET와 같은 평면형 디바이스에도 동일하게 적용된다.
전술한 바와 같이, 기술 노드가 축소됨에 따라, 반도체 디바이스들의 특정 양태들을 제조하는 것이 더욱 어려워지는데, 예를 들어, 개구부의 폭(예를 들어, 직경)이 축소됨에 따라 이후에 상기 개구를 물질로 채우는 것이 더욱 어려워질 수 있다. 전형적인 충전(filling) 방법은 개구의 충전 물질에서의 이음매(seam) 또는 보이드(void)가 형성되는 것과 같은 품질 및/또는 신뢰성 문제를 야기할 수 있다. 하나의 예로서, 접촉 구조물들을 위해 형성된 개구를 채우는 것은 이러한 이음매 또는 보이드로 인한 접촉 구조물의 더 높은 저항과 같은 디바이스 성능 문제를 야기할 수 있다. 고려할 가치가 있는 다른 양태는 다층의 물질들로 개구를 채우는 것이 바람직할 수 있다는 것이다. 예를 들어, 개구 내에서 후속적으로 퇴적되는 충전 물질로부터 개구를 둘러싸는 물질로의 확산을 방지하기 위해 배리어층 또는 아교층으로서 작용하는 라이너층이 개구 내에 퇴적될 수 있다. 예를 들어, 게이트 구조물 또는 층간 유전체(inter-layer dielectric; ILD)에서의 인접한 유전체 물질로 금속 충전물이 확산되는 것을 방지하기 위해 배리어/아교층이 접촉 개구에서 사용될 수 있다. 그러나, 기술 노드가 축소될수록 개구의 폭이 감소함에 따라, 필요한 두께의 라이너층은 개구의 더 큰 퍼센티지를 차지할 수 있다. 일부 경우, 라이너층(예를 들어, 배리어/아교층)은 감소된 폭을 갖는 개구의 잔존 부분을 남겨두면서 개구의 폭의 1/3 내지 1/4을 차지할 수 있는데, 이 감소된 폭은 저저항 접촉 금속으로 충전하는 것을 어렵게 한다. 개구 충전에서의 어려움은 또한 "오버행(overhang)"으로 불리우는 개구의 최상부에서 물질의 응집을 야기하는 퇴적 방법(예를 들어, 물리적 기상 증착)에서 인식될 수 있다.
본 명세서에서 설명된 특정 구조물들 및 방법들은 이음매 및/또는 보이드 형성을 감소시키거나 또는 심지어 제거하고/제거하거나 상술한 다른 문제점들을 감소시키는, 반도체 디바이스 제조에서 형성된 개구의 충전을 가능하게 할 수 있다. 아래에서 상세히 논의되는 바와 같이, 일부 실시예들에서의 방법들 및 구조물들은 라이너층(예를 들어, 배리어층 및/또는 아교층)의 변형된 프로파일을 제공한다. 변형된 프로파일 라이너층은 층의 다양한 영역들 사이의 두께 차이를 나타낸다. 일부 실시예들에서 변형된 프로파일은 라이너가 적절한 접착 촉진제 및/또는 확산 방지층으로서 기능하도록 하면서, 또한 나중에 개구 내에 형성될 추가적인 금속층들과 같은 추가적인 층들을 위한 적당한 간격을 제공하는 것을 가능하게 해준다.
도 1은 본 발명개시의 다양한 양태들에 따른 집적 회로 디바이스를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 게이트 및 관련 소스/드레인을 갖는 평면형 FET 디바이스 또는 FinFET 디바이스와 같은 트랜지스터 디바이스를 포함하는 집적 회로 디바이스를 제조한다. 도 2 내지 도 9는 방법(100)의 단계들에 따라 제조된 디바이스(200)의 예시적인 단면도들이다. 도 2 내지 도 9는 본 발명개시의 발명적인 개념들을 보다 잘 이해할 수 있도록 명료화를 위해 단순화되었다. 디바이스(200)에는 추가적인 피처가 추가될 수 있으며, 후술하는 몇몇의 피처들은 디바이스(200)의 다른 실시예들에서 교체되거나, 수정되거나, 또는 제거될 수 있다. 또한, 디바이스(200)는 접촉 구조물과 동일 평면 상에 있음을 의미하며, 이는 설명의 용이함을 위해 제공된 것이며, 이 구성으로 제한시키고자 의도한 것은 아님을 알 수 있다.
디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로 디바이스에 포함될 수 있는 트랜지스터의 반도체 디바이스를 포함한다. 또한, 디바이스(200)는 집적 회로(IC) 칩, 시스템 온 칩(SoC), 또는 그 일부분의 처리 동안에 제조되는 중간 디바이스일 수 있으며, 이는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(PFET), n형 전계 효과 트랜지스터(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스들을 포함한다.
방법(100)은 기판이 제공되는 블록(102)에서 시작한다. 도 2의 예시를 사용하면, 기판(202)은 예시적인 디바이스(200)의 기판이다. 실시예에서, 기판(202)은 실리콘 기판(예를 들어, 웨이퍼)이다. 대안적으로, 기판(202)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 또다른 대안구성에서, 기판(202)은 매립된 유전체층을 갖는 것과 같은 SOI(semiconductor-on-insulator)이다. 실시예들에서, 기판(202)은 능동 디바이스를 형성하기 위한 p웰 및 n웰과 같은 활성 영역들을 포함하고, 개재형 격리 영역들(예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI) 피처)을 포함할 수 있다.
블록(102)에서 제공된 기판은 도전성 접촉 구조물이 형성되는 접촉 영역을 갖는다. 후술하는 바와 같이, 접촉 구조물은 반도체 기판 내에서 접촉 영역들에 대한 전기적 연결을 형성하도록 절연층에서 접촉 구멍을 생성함으로써 형성된다. 이러한 접촉 구멍 또는 개구는 충분한 스텝 커버리지가 제공된다면 낮은 접촉 저항으로 신뢰성 있는 전기적 접촉을 보장하기 위해 도전성 물질(예를 들면, 금속) 스텝 커버리지로 나중에 채워질 수 있다. 접촉 구조물은 게이트 구조물과 상부 상호연결층, 소스/드레인 피처, 및/또는 다른 반도체 디바이스 컴포넌트들, 능동 또는 수동 및 상부 도전층 사이의 연결부 사이에 있을 수 있다. 접촉 구조물이 본 예시에서 형성되는 동안, 예를 들어, 방법(100)을 사용하여 상호연결층들(예를 들어, 비아라고도 칭해짐), 포스트 패시베이션 상호연결 구조물(post-passivation interconnect structure; PPI)들의 부분, 쓰루 기판 비아를 연결하기 위한 도전성 구조물, 금속 게이트로 트렌치가 채워지는 대체 게이트 방법, 및/또는 구멍 또는 트렌치가 채워지기를 희망하는 기판 상에 형성된 다른 피처들을 제공하는 것을 비롯하여, 본 발명개시의 일부를 구현할 수 있는 다른 실시예들이 또한 가능할 수 있다는 것을 유념해야 한다.
실시예에서, 블록(102)에서, 평면형 전계 효과 트랜지스터를 제조하는데 적합한 기판이 제공되며, 여기서 기판은 게이트 아래의 소스 영역과 드레인 영역 사이의 채널 영역을 포함한다. 접촉 구조물은 평면형 FET(예를 들어, 게이트, 소스/드레인)의 하나 이상의 피처들에 연결되는 것이 바람직하다. 실시예에서, 블록(102)에서, 핀 구조물을 갖는 기판이 제공되며, 여기서 핀 구조물은 게이트 아래의 소스 영역과 드레인 영역 사이의 채널 영역을 포함한다. 접촉 구조물은 FINFET(예를 들어, 게이트, 소스/드레인)의 하나 이상의 피처들에 연결되는 것이 바람직하다. 본 출원의 도면들의 예시는 평면형 또는 FINFET 디바이스 각각에 적용된다는 것(예를 들어, 절단부는 참조번호 202로 표시된 핀을 따라 취해진 것임)을 유의해야 한다. 도 2의 예시를 다시 참조하면, 디바이스(200)는 복수의 게이트 구조물들(204) 및 복수의 연관된 소스/드레인 영역들(206)을 포함한다.
게이트 구조물 또는 게이트 스택(204)은 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 유전체층은 실리콘 신화물, 또는 하프늄 산화물, 지르코늄 산화물, 란타늄 산화물, 티타늄 산화물, 이트륨 산화물, 스트론튬 티탄산염과 같은 하이 k 유전체 물질, 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 유전체층은 화학적 산화, 열 산화, 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 실시예에서, 게이트 전극층은 폴리실리콘을 포함하며, 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 적절한 퇴적 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 전극층은 n형 또는 p형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄화물 질화물, 탄탈륨 실리콘 질화물, 또는 이들의 조합과 같은, 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같은, 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리, 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 전극은 CVD, PVD, 도금, 및/또는 다른 적절한 공정들에 의해 형성될 수 있다.
도 2에서, 일부 실시예들에서, 게이트 구조물(204)은 폴리실리콘 게이트이다. 일부 실시예들에서, 게이트 스택(204)은 희생 게이트 구조물, 즉 최종 게이트 스택을 위한 플레이스홀더(placeholder)를 형성하는 것을 포함하는 것과 같은 대체 게이트 공정에 의해 형성된다. 일부 실시예들에서, 게이트 구조물(204)은 게이트 구조물의 게이트 유전체층과 기판(202)의 채널 영역 사이에 계면층을 포함한다. 계면층은, 실리콘 산화물 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 게이트 구조물(204)은 하드 마스크층(들)(아래, 하드 마스크층(204A) 참조)과 같은 다른층들을 포함할 수 있다.
스페이서 엘리먼트(210)는 게이트 구조물(204)의 측벽과 접한다. 스페이서 엘리먼트(210)는, 예를 들어, 밀봉 스페이서 및/또는 오프셋 스페이서를 제공하는 하나 이상의 유전체 물질층들을 포함할 수 있다. 스페이서 엘리먼트(210)를 위한 예시적인 유전체 조성물은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드, 다른 적절한 물질, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 스페이서 엘리먼트(210)는 기판(202) 및 게이트 구조물(204) 위에 유전체 물질을 퇴적하고, 그런 후 유전체 물질을 이방성 에칭하여 스페이서 엘리먼트(210)를 형성함으로써 형성된다. 에칭 공정 동안, 스페이서의 유전체 물질은 기판(202)의 일부로부터, 특히 소스/드레인 영역(206) 위로부터 제거된다. 스페이서 엘리먼트(210)를 형성하기 전 및/또는 후에 소스/드레인 영역(206) 내에서 약하게 도핑된 소스 및 드레인(source and drain; LDD) 피처들을 형성하기 위해 주입, 확산, 및/또는 어닐링 공정들이 수행될 수 있다.
소스/드레인 영역(206)은 게이트 구조물(204)에 인접하게 배치된다. 일부 실시예들에서, 소스/드레인 영역(206)은 기판(202)의 적절하게 도핑된 영역이다. 일부 실시예들에서, 소스/드레인 영역(206)은 (예를 들어, 기판(202)과는 반도체 조성이 동일하거나 상이할 수 있는) 에피택셜 성장된 물질이다. 소스/드레인 피처(206)는 디바이스(200)를 형성하는데 적합한 도전성을 제공하도록 n형 도펀트 및/또는 p형 도펀트로 도핑된다. 도펀트는 이온 주입, 확산에 의해, 에피택셜 성장 공정 동안, 및/또는 다른 적절한 공정들에 의해 도입될 수 있다. 일부 실시예들에서, 도펀트의 도입 후에는 어닐링 공정이 뒤따른다.
예를 들어, 디바이스(200)가 n형 디바이스(예를 들어, n채널을 가짐)로서 구성되는 일부 구현예에서, 소스/드레인 피처(206)는 인, 비소, 다른 n형 도펀트, 또는 이들의 조합(예를 들어, Si:P 에피택셜층 또는 Si:C:P 에피택셜층을 형성)으로 도핑되는 실리콘 탄소 또는 실리콘을 포함한다. 디바이스(200)가 p형 디바이스(예를 들어, p채널을 가짐)로서 구성되는 일부 구현예에서, 소스/드레인 피처(206)는 붕소, 다른 p형 도펀트, 또는 이들의 조합(예를 들어, Si:Ge:B 에피택셜층을 형성)으로 도핑되는 실리콘 게르마늄(SiGe)을 포함한다.
실리사이드 영역(208)이 소스/드레인 영역(206)의 최상부 영역 상에 배치된다. 실리사이드 영역(208)은 금속 실리사이드 조성물을 포함한다. 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 실리사이드 영역(208)은 소스/드레인 피처(206)의 일부일 수 있다(예를 들어, 기판(202)의 최상면과 동일 평면을 이루는 평면 아래에 놓임). 실리사이드 영역(208)은 소스/드레인 피처(206) 위에 금속 조성물을 퇴적하고 어닐링을 수행하여 소스/드레인 피처의 최상부의 실리사이드화를 형성함으로써 형성될 수 있다.
유전체층(212)이 기판(202) 위에 배치되며; 유전체층(212)을 층간 유전체(interlayer dielectric; ILD)이라고도 칭한다. 유전체층(212)은 (화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 다른 적절한 방법과 같은) 퇴적 공정에 의해 형성될 수 있다. 유전체층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS 형성된 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 로우 k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 예시적인 로우 k 유전체 물질들에는 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아 산타 클라라에 위치한 Applied Materials), 제로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시건 미드랜드에 위치한 Dow Chemical), 폴리이미드, 다른 적절한 물질, 또는 이들의 조합이 포함된다. 일부 실시예들에서, 유전체층(212)은 로우 k 유전체층이다. 일부 구현예들에서, 유전체층(212)은 복수의 유전체 물질들을 갖는 다층 구조물을 포함할 수 있다.
게이트 구조물(204)(스페이서 엘리먼트(210))과 층간 유전체(ILD)(212) 사이에 접촉 에칭 정지층(구체적으로 열거되지 않음)이 배치될 수 있음을 알아야 한다.
접촉 영역이 정의되어 있고 복수의 피처들 및/또는 층들이 배치되어 있는 기판을 제공한 후, 방법(100)은 아래의 피처의 최상면을 노출시키기 위해 접촉 영역 내의 층(들)에서 개구(구멍 또는 트렌치라고도 칭해짐)가 형성되는 블록(104)으로 진행한다. 실시예에서, 하나 이상의 개구는 소스/드레인 영역(206)의 표면(구체적으로, 소스/드레인 영역(206)의 실리사이드(208))을 노출시킨다. 실시예에서, 하나 이상의 개구는 게이트 구조물(204)의 최상면을 노출시킨다. 게이트 구조물의 최상면은 텅스텐과 같은 금속 게이트 구조물의 도전성 충전 금속 또는 실리사이드와 같은 도전성일 수 있다. 개구는 적절한 리소그래피 패터닝 및 그 뒤를 따르는 건식 또는 플라즈마 에칭 공정과 같은 에칭 공정에 의해 형성될 수 있다. 상이한 피처 유형(예를 들어, 게이트 및 소스/드레인)을 위한 개구들은 동시에 또는 상이한 단계로 형성될 수 있다. 일부 실시예들에서, 개구는 약 15나노미터(㎚)와 50㎚ 사이의 폭을 가질 수 있다. 도 2의 단면도는 소스/드레인 피처(206)와 게이트 구조물(204) 둘 다를 위한 접촉 구멍을 예시하고 있음을 유념한다. 이것은 설명의 용이성을 위한 것이며 게이트에 대한 접촉 구조물이 소스/드레인 피처와 동일 평면 상에 있음을 의미하지는 않는다. 다른 실시예들에서, 소스/드레인 접촉 개구(214)와 동일 평면(예를 들어, 기판(202)의 최상면에 수직인 평면) 상의 영역에서, 게이트 구조물(204)은 게이트 구조물 위에 배치된 유전체(예를 들어, 하드 마스크층 및 그 후 유전체층(212))를 가질 수 있다. 실시예에서, 접촉 개구(214)는 적어도 1:5의 종횡비를 갖는다.
도 2의 예시를 참조하면, 유전체층(212) 내에 접촉 구멍(214)이 형성된다. 도시된 바와 같이 접촉 구멍(214)은 게이트 구조물(204)의 최상면 및 소스/드레인 피처(206)(예를 들어, 실리사이드(208))의 최상면을 노출시킨다. 적어도 일부 실시예들에서, 접촉 구멍(214)을 에칭한 후에 실리사이드 피처(208)가 형성된다는 것을 유의해야 한다. 예를 들어, 개구(214)는 소스/드레인 피처(206)를 노출시키고 실리사이드화(게르마노 실리사이드화를 포함할 수 있음)는 실리사이드(208)를 형성한다. 예를 들어, 실리사이드화는, 소스/드레인 피처(206)의 노출된 부분(예를 들어, 에피택셜층) 위에 금속층(예를 들어, 아래에 논의되는 라이너층의 일부 또는 별개의 층)을 퇴적하고, 소스/드레인 피처(206) 내의 실리콘과 금속층이 반응하여 금속 실리사이드를 형성하도록 금속층을 어닐링한 후, (존재하는 경우) 반응하지 않은 금속층을 제거함으로써 형성될 수 있다. 다른 실시예들에서, 후술되는 바와 같이, 블록(106)에서 라이너층의 퇴적은 실리사이드 피처(208)를 형성하기 위한 금속 조성물을 제공한다. 접촉 개구(214)를 형성한 후에, 세정 공정(예를 들어, 불활성 가스의 스퍼터링)이 수행될 수 있다. 세정 공정은 개구의 바닥부에서 바람직하지 않은 자연 산화물을 제거할 수 있다.
그 후 방법(100)은 라이너층의 퇴적물이 접촉 구멍에서 형성되는 블록(106)으로 진행한다. 라이너층은 또한 (예를 들어, 상부층과 개구의 측벽 간의 접착을 개선시키기 위한) 아교(또는 접착)층이라고 칭해질 수 있고/있거나 (예를 들어, 확산을 방지하기 위한) 배리어층이라고 칭해질 수 있다. 실시예에서, 라이너층은 인접한 피처(예를 들어, 게이트 구조물(204) 및/또는 유전체층(212))로의 금속 확산을 방지하도록 구성(예를 들어, 두께 및 조성)된다. 실시예에서, 라이너층은 유전체 측벽 물질(예를 들어, SiN/SiO2와 같은 유전체층(212))과 개구의 후속 퇴적된 도전성 충전물 간의 접착을 향상시키도록 구성(예를 들어, 두께 및 조성)된다.
실시예에서, 블록(106)은 티타늄(Ti)과 같은 금속의 라이너층을 퇴적한다. 일부 실시예들에서, 금속(예컨대, 티타늄)은 물리적 기상 증착(PVD) 또는 다른 적절한 퇴적 방법에 의해 퇴적된다. 금속의 라이너층은 개구(214)의 측벽 및 바닥부에 배치될 수 있다. Ti는 소스/드레인 피처(206)와 인터페이싱할 수 있다. 그 후, 금속(예를 들어, Ti) 라이너층이 소스/드레인 피처(206)에서 반도체(예를 들어, 실리콘)와 반응하여 금속 실리사이드를 형성하도록 티타늄을 사용하고 기판을 어닐링하여 실리사이드(208)를 형성하기 위해 실리사이드화(게르마노 실리사이드화를 포함할 수 있음)가 수행된다.
실시예에서, 라이너층은 금속층 대신에 또는 금속층(예를 들어, Ti)에 더하여, TaN, TiN, TiSiN, TaSiN과 같은 금속 질화물 조성물을 포함한다. 실시예에서, 금속 질화물 조성물은 라이너층의 제1 금속 바로 위에 배치된다. 일부 실시예들에서, 라이너층의 금속은 생략되고 금속 질화물층이 개구 내에서 개구의 측벽 및/또는 바닥부 상에 배치된다. 따라서, 라이너층이 개구의 측벽과 인터페이싱하는 유전체 물질을 포함하는 일부 실시예들에서, 실리사이드 피처(208)는 유전체 배리어층의 퇴적 이전에 형성될 수 있다. TaN 또는 TiN과 같은 금속 질화물 물질은 화학 기상 증착(CVD) 및/또는 다른 적절한 퇴적 방법에 의해 형성될 수 있다.
도 3의 예시를 참조하면, 라이너층(302)이 도시되어 있다. 전술한 바와 같이, 실시예에서, 라이너층(302)은 티타늄과 같은 금속을 포함한다. 실시예에서, 티타늄의 라이너층(302)은 퇴적되고, 그 후에 어닐링되어 실리사이드 영역(208)을 형성한다. 다른 실시예 또는 추가적인 실시예에서, 라이너층(302)은 TiN을 포함한다. 예를 들어, TiN은 Ti와 같은 금속층 상에 형성될 수 있다. 라이너층(302)의 다른 예시들은 TaN을 포함한다. 일부 실시예들에서, 라이너층(302)은, 예를 들어, Ti/TiN의 스택을 갖는 층을 비롯하여 전술한 층들의 조합이다.
실시예에서, 라이너층(302)은 퇴적시 t1, t2, 및 t3의 두께를 갖는다. 실시예에서, t1, t2, 및 t3은 실질적으로 동일한 두께(여기서, 실질적으로라는 것은 10% 이하와 같은, 공정과 관련된 두께 변동을 포함함)이다. 실시예에서, t1, t2, 및/또는 t3은 대략 10 내지 30옹스트롬 사이일 수 있다. 일부 실시예들에서, 두께(t1, t2, t3)는 라이너층을 형성하는 물질 또는 층(예컨대, Ti 및 TiN)의 조성에 대해 제공된다. 다른 실시예들에서, 두께(t1, t2, 및 t3)는 단일 조성이다.
일부 실시예들에서, 라이너층(302)은 실리사이드(208)를 형성하는데 사용되는 금속이다. 따라서, 개구(214)의 바닥부에서 두께(t1)로 라이너층(302)을 퇴적한 후에, 라이너층(302)의 금속 부분(예를 들어, Ti)은 소스/드레인(206)의 실리사이드화 동안에 개구(214)의 바닥부에서 전체적으로 또는 부분적으로 소모될 수 있다. 구체적으로 도시되지는 않았지만, 일부 실시예들에서, 라이너층(302)은 또한 유전체층(212)의 최상면 상에 배치된다. 유전체층(212) 상의 라이너층(302)은 평탄화 공정에 의해 나중에 제거될 수 있다.
그 후, 도 1의 방법(100)은 마스킹층이 접촉 개구 내에 형성되는 블록(108)으로 진행한다. 마스킹층은 블록(106)에서 퇴적된 라이너층의 부분 위에 형성될 수 있다. 마스킹층은 BARC(bottom antireflective coating) 물질을 포함할 수 있다. "BARC" 물질은 유기 및 무기 BARC 물질을 가리킬 수 있다. 유기 BARC는, 비제한적인 예시로서, 폴리술폰, 폴리우레아, 폴리우레아 술폰, 폴리아크릴레이트, 및 폴리(비닐 피리딘)을 포함한다. 무기 BARC는, 비제한적인 예시로서, 실리콘 산화질화물(SiOxNy)을 포함한다. 마스킹 물질의 다른 예시들은 포토레지스트, 폴리머, 및/또는 다른 적절한 물질을 포함한다.
일부 실시예들에서, 마스킹 물질은 스핀 온 코팅(spin on coating), CVD 또는 다른 적절한 퇴적 공정과 같은 적절한 퇴적 공정에 의해 퇴적되고, 이어서 물질은 원하는 높이로 에치백(etch back)된다. 에치백은 게이트 구조물의 최상면보다 기판의 최상면으로부터 더 큰 거리인 높이에서 접촉 개구 내에 마스킹 물질을 유지할 수 있다.
도 4의 예시를 참조하면, 마스킹 물질(402)이 접촉 개구(214) 내에서 라이너층(302) 위에 형성된다. 마스킹 물질(402)은 반도체 기판(202)의 최상면으로부터 높이(h1)를 갖는다. 게이트 구조물(204)은 반도체 기판(202)의 최상면으로부터 높이(h2)를 갖는다. h1은 h2보다 크다. 실시예에서, h1은 h2보다 대략 20% 내지 50% 더 크다. h2보다 큰 h1을 갖는 것은 접촉 개구(214) 아래의 게이트 구조물(204)의 게이트 물질(예컨대, 일함수 금속)에 대한 손상을 완화하거나 방지할 수 있다.
본 방법(100)은 마스킹 엘리먼트로서 마스킹층을 사용하면서 라이너층의 일부가 개구로부터 제거되는 블록(110)으로 진행한다. 따라서, 블록(110)의 에칭 공정은 라이너층 물질에 대해 선택적일 수 있다. 실시예에서, 라이너층의 일부의 제거는 습식 에칭 공정에 의해 수행된다. 실시예에서, 에칭 공정은 산 기반이다. 일부 실시예들에서, 에칭은 Hcl:H2O2:H2O("표준 세정 2" 또는 SC2)를 포함한다. 다른 실시예들에서, 마스킹층의 에칭을 감소시키거나 제거하면서, 라이너층에 대한 선택비를 유지하는 다른 에천트가 사용된다.
도 5의 예시를 참조하면, 마스킹층(402)이 개구(214) 내에 배치된 동안, 노출된 라이너층(302)은 개구(214)의 측벽의 최상부로부터 제거된다. 마스킹 엘리먼트(402) 아래 부분의 라이너층은 유지되어, 이제 잔존하거나 또는 에칭된 라이너층(502)으로서 표시된다. 실시예에서, 에칭은 도시된 바와 같이 측벽의 윗부분으로부터 라이너층(302)을 실질적으로 또는 전체적으로 제거하여 유전체(212)를 노출시키는 것을 계속한다. 다른 실시예들에서, 잔존하는 라이너층(502)의 박막(예를 들어, 잔류물)이 개구(214)의 상부 측벽 상에서 유지될 수 있다.
그 후, 방법(100)은 마스킹층이 개구로부터 제거되는 블록(112)으로 진행한다. 마스킹층은 기판으로부터 벗겨질 수 있다. 실시예에서, 마스킹층은 애싱 공정에 의해 제거된다. 도 6의 예시를 참조하면, 마스킹층(402)은 개구(214)로부터 제거된다.
도 1의 방법(100)의 실시예에서, 블록(112) 이후 방법(100)은 라이너층의 하나 이상의 물질의 또다른(예를 들어, 제2) 퇴적이 수행되는 블록(116)으로 진행한다. 블록(116)에서 퇴적된 라이너층은 상술한 블록(106)에서 퇴적된 라이너층과 동일한 조성일 수 있다. 실시예에서, 블록(116)에 퇴적된 라이너층은 TiN 또는 TaN이다. 실시예에서, 블록(106)에서 퇴적된 라이너층은 Ti 및 그 다음에 TiN을 포함하고, 블럭(116)에서의 라이너층은 TiN만을 포함한다.
블록(116)에서의 라이너층의 물질의 제2 퇴적은 접촉 개구의 상부 측벽(예를 들어, 라이너층이 이전에 제거된 곳), 접촉 개구의 하부 측벽(예를 들어, 이전에 퇴적된 라이너층이 남아있을 수 있는 곳), 및 개구의 바닥부(예를 들어, 이전에 퇴적된 라이너층이 남아있을 수 있는 곳) 상에 물질을 퇴적하는 것을 포함할 수 있다. 블록(116)의 퇴적은 CVD 또는 다른 적절한 퇴적 방법에 의해 수행될 수 있다.
따라서, 방법(100)의 실시예에 의해 제공된 결과적인 라이너층은 상부 측벽과는 상이한 두께를 개구의 바닥부 및 개구의 하부 측벽에서 갖는다. 그 이유는 하부 측벽 및 바닥부에서의 라이너층의 부분들이 제1 퇴적(블록(106)) 및 제2 퇴적(블록(116))으로부터의 물질을 포함하는 반면에, 개구의 상부 측벽에 인접한 라이너층의 윗부분은 제2 퇴적(블록(116))으로부터만의 물질 또는 제1 퇴적(블록(106))으로부터의 더 얇은 잔류 물질 및 제2 퇴적(블록(116))으로부터의 물질을 포함함으로 인해 더 얇기 때문이다. 하부 측벽에서의 라이너층의 일부분의 조성물은 양자의 퇴적 단계들의 조성물을 포함하는 반면, 윗부분의 조성물을 따르는 것은 블록(116)의 퇴적에 의해 좌우될 수 있다.
도 7의 예시를 참조하면, 라이너층(702)은 도 6의 잔존 라이너층(502) 상에서 라이너층 물질의 제2 퇴적을 수행함으로써 형성된다. 라이너층(702)은 개구(214)의 상부 측벽(예를 들어, 높이(h1)보다 큰 측벽)에서 두께(t4)를 갖는다. 라이너층(702)은 개구(214)의 하부 측벽(예를 들어, 높이(h1)보다 작은 측벽)에서 두께(t5)를 갖는다. 라이너층(702)은 개구(214)의 바닥부에서 두께(t6)를 갖는다. t5과 t6은 실질적으로 동일할 수 있다. t5과 t6은 각각 t4보다 클 수 있다. 실시예에서, t5(또는 t6) 대 t4의 비는 대략 2:1이다. 실시예에서, t3:t4의 비는 대략 1:2일 수 있다. t5와 t6은 블록(106) 및 블록(116)에서 퇴적된 라이너층으로부터 초래된다는 것이 되풀이된다.
라이너층은 개구의 최상부에서 더 얇기 때문에(예를 들어, t4), 일부 실시예에서, 접촉 구조물에서의 금속 이음매/보이드 결함의 완화 또는 방지가 있도록 라이너층 위에 추가적인 층들을 퇴적하는 것이 수행될 수 있다는 것을 유의해야 한다. 이는 잔존하는 개구의 사용가능한 폭이 더 크기 때문이다. 또한, 두께(t6)는 접촉 저항과 배리어 무결성 간의 절충을 고려하여 제어되어야 하는데, 예를 들어, 두께(t6)가 더 커질수록 접촉 저항이 증가하는 대신에 배리어 무결성이 더 커진다는 것을 유의해야 한다. 그러나, 일부 실시예들에서는, (예를 들어, 참조번호(802)와 참조번호(212) 사이의) 확산을 계속해서 방지하기에 충분하도록 두께(t4)가 유지되어야 한다는 것을 알 수 있다.
방법(100)은 계속해서, 접촉 구조물을 형성하기 위해 라이너층을 갖는 개구의 금속 충전을 수행한다. 실시예에서, 도전성 물질 또는 물질들의 금속 함유 충전층이 접촉 구멍에서 퇴적된다. 예를 들어, 알루미늄 함유 금속 충전층이 퇴적될 수 있다. 다른 예시적인 물질들은 알루미늄, (알루미늄/실리콘/구리 합금과 같은) 알루미늄 합금, 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 다른 적절한 금속, 또는 이들의 조합을 포함한다. 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 금속 충전층(802)은 복수의 층들을 포함한다. 도 8의 예시를 참조하면, 접촉 충전 금속(802)이 접촉 개구(212)를 채우도록 제공된다. 퇴적된 충전 금속은 충전 금속(802) 및 라이너층(702)을 포함하는 접촉 구조물(902)을 형성하도록 평탄화될 수 있다.
방법(100)의 일부 구현예에서, 다층 상호연결(MLI) 피처의 추가적인 층들이 기판 상에 형성된다. 다양한 컴포넌트들이 디바이스(200)의 설계 요건에 의해 규정된 바와 같이 기능하게끔 동작가능하도록, MLI 피처는 디바이스(200)의 다양한 컴포넌트들을 전기적으로 결합시킨다. MLI 피처는 접촉 구조물 및/또는 비아와 같은 수직 상호연결 피처들, 및/또는 라인과 같은 수평 상호연결 피처들을 형성하도록 구성된 금속층 및 ILD층의 조합을 포함할 수 있다. 다양한 도전성 피처들은 접촉 구조물과 유사한 물질을 포함한다. 일부 구현예에서, 구리 기반 다층 상호연결 구조물을 형성하기 위해 다마신 공정 및/또는 듀얼 다마신 공정이 이용된다. 도 9의 예시로서, 제1 금속 라인(904)(예를 들어, MLI의 구리 상호연결부)이 접촉 구조물(902) 위에 형성된다. 상호연결 라인(904)은 접촉 구조물(902)에 전기적으로 결합될 수 있다. 다른 ILD층(906)이 유전체층(212) 위에 배치될 수 있다.
따라서, 방법(100)의 실시예는 일부 실시예들에서 접착 및/또는 확산 배리어에 적합하되, 개구의 윗부분에서 두께가 감소될 수 있도록 하는 라이너층 프로파일을 구성하도록 제공한다.
방법(100)의 다른 실시예에서, 방법(100)은, 방법(100)의 블록(112)에서 마스킹층이 제거된 후에 추가적인 선택적 에칭 단계가 수행된다는 것을 제외하고는 상술한 바와 유사하게 진행한다. 즉, 일부 실시예에서, 방법(100)은 블록(112)에서 마스킹층이 제거된 후(그리고 위에서 논의된 블록(116)에서 라이너층 물질의 퇴적 전에) 도 1의 블록(114)으로 진행한다. 블록(114)은 개구의 측벽으로부터 라이너층의 물질의 추가적인 부분들을 제거하는 것을 포함한다. 실시예에서, 라이너층은 개구의 바닥부에 배치된 라이너층의 두께 위의 개구의 측벽으로부터 완전히 제거된다. 라이너층의 일부는, 아래에 있는 소스/드레인 피처들(예를 들어, 소스/드레인의 실리사이드/에피텍셜층) 및/또는 게이트 구조물의 금속층들(예를 들어, 일함수)과 같은 게이트층들을 보호하기 위해 개구의 바닥부에 남는다. 따라서, 방법(100)의 실시예에서는, 라이너층의 2단계 에치백 공정(예를 들어, 블록(110) 및 블록(114))이 있다.
블록(114)에서, 라이너층의 추가적인 부분들의 제거가 에칭 공정에 의해 수행된다. 에칭 공정은 블록(110)의 화학물질과는 상이한 화학물질을 사용할 수 있다. 실시예에서, 블록(114)의 에칭 공정의 에칭율은 라이너층의 물질과 관련하여 블록(110)보다 느리다. 실시예에서, 블록(114)의 에칭 공정은, 예를 들어, 기판에 과산화물을 도포하는 습식 에칭이다.
도 10의 예시를 참조하면, 앞서 논의된 디바이스(200)와 실질적으로 유사한 디바이스(200')가 제공된다. 실제로는, 일부 실시예들에서, 디바이스(200')는 전술한 도 6의 디바이스(200)로부터 제조된다. 보다 구체적으로, 도 6의 디바이스(200)를 블록(114)에 제공하면 잔존하는 라이너층(502)의 추가적인 에칭이 가능해진다. 디바이스(200')의 도 10은 에칭된 (도 6에 도시된) 라이너층(502)이 개구(214)의 측벽의 바닥부 부분으로부터 제거된 것을 도시한다. 도 10에서 참조번호(1002)로 나타낸 라이너층은 개구(214)의 바닥부(예를 들어, 바닥면)에 잔존한다.
일부 실시예들에서, 제1 라이너층의 퇴적(블록(106))으로, 방향성 플라즈마 처리가 수행되어 제1 라이너층의 부분들의 에칭 선택비를 변경시킬 수 있다. 실시예에서, 방향성 플라즈마 처리는 개구의 측벽 상에 형성된 라이너층과 개구의 바닥부 상에 형성된 라이너층 간의 에칭 선택비를 향상시킨다. 일부 실시예들에서, 측벽 조성물 상의 라이너층은 보다 쉽게 에칭될 수 있도록 개질된다. 이는 위에서 예시된 바와 같이, 개구의 바닥부에서 라이너층의 일부분을 유지하면서 개구 측벽의 바닥부 부분에 접하는 라이너층의 일부분을 제거하는데 유익할 수 있다.
블록(114)의 제거 공정 후에, 방법(100)의 실시예는 라이너층의 물질이 다시 퇴적되는 블록(116)으로 진행한다. 블록(116)은 전술한 바와 실질적으로 유사할 수 있다. 도 11의 예시를 사용하여, 개구의 측벽 및 바닥부 상과 개구의 바닥부에 잔존해 있는 라이너층(1002)(도 10) 위를 비롯하여 개구(214) 내에 라이너층 물질을 퇴적함으로써 라이너층(1100)이 형성된다. 실시예에서, 라이너 물질의 대략 t7의 두께가 퇴적된다. 따라서, 개구(214)의 측벽 상에서 두께(t7)를 갖고 개구의 바닥부에서 두께(t8)를 갖는 라이너층(1100)이 제공된다. t8은 t7보다 크다. 실시예에서, t7 대 t8의 비는 1 대 2이다.
그 후 방법(100)의 실시예는 금속 충전 공정이 수행되는 블록(118)으로 진행한다. 블록(118)은 전술한 바와 실질적으로 유사할 수 있다. 도 12는 상술된 바와 같이 충전 금속(802)으로 개구(214)를 채운 후의 디바이스(200')를 도시한다. 접촉 구조물(1202)은 충전 금속(802) 및 구성된 라이너층(1100)을 포함한다.
따라서, 방법(100)의 다른 실시예는 또한, 일부 실시예들에서, 접착 및/또는 확산 배리어에 적합하되, 개구의 윗부분뿐만이 아니라 개구의 하부 측벽 부분에서 두께가 감소될 수 있도록 하는 라이너층 프로파일을 구성하는 것을 제공한다.
도 13, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 및 도 15c에서는, 본 발명개시의 하나 이상의 양태에 따른 각각의 반도체 디바이스를 도시한다. 도 13은 본 발명개시의 하나 이상의 양태를 이용하여 제조될 수 있는 예시적인 FINFET 디바이스(1300)의 일부를 도시한다. 도 14a 및 도 15a는 디바이스의 핀 또는 채널을 따르는 A-A' 절단(2개의 게이트 구조물들을 도시함)의 방향을 따른 디바이스의 상이한 실시예들의 단면도들이다. 도 14b 및 도 15b는 게이트 접촉부를 따르는 B-B' 절단을 따른 디바이스의 상이한 실시예들의 단면도들이다. 도 14c 및 도 15c는 소스/드레인 접촉 구조물(y축)을 따르는 C-C' 절단을 따른 디바이스의 상이한 실시예들의 단면도들이다. 도 14c 및 도 15c는 복수의 소스/드레인 피처(206)와 인터페이싱하는 접촉 구조물을 제공하지만, 이는 단지 예시적인 것일 뿐 이것으로 한정시키고자 한 것은 아니라는 점에 유의해야 하며, 접촉 피처는 다른 실시예들에서 단일 소스/드레인 피처(206)와 인터페이싱할 수 있다.
도 13 내지 도 15c의 디바이스들은 전술한 방법(100)의 실시예들의 하나 이상의 단계를 이용하여 제조될 수 있다. 특히, 도 14a, 도 14b, 및 도 14c는 디바이스(200)의 예시적인 실시예를 제공하며, 도 15a, 도 15b, 및 도 15c는 디바이스(200')의 예시적인 실시예를 제공한다. 피처들은 이해를 쉽게하고 반복을 피하기 위해 위의 동일한 참조번호를 사용하여 표시될 수 있다.
전술한 바와 같이, 도 13 내지 도 15c에서 예시된 것은 FinFET 디바이스(1300)이다. FinFET 디바이스(1300)는 앞서 논의된 디바이스(200) 및/또는 디바이스(200')의 실시예일 수 있다. FinFET 디바이스(1300)는 하나 이상의 핀 기반 다중 게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(1300)는 기판(202)(기판(202)은 기판 자신으로부터 연장되는 복수의 핀을 가짐), 핀들에 개재된 격리 영역(1302)을 포함하며, 핀 엘리먼트(들) 상에 그리고 그 주위에 스페이서 엘리먼트(210)를 포함하는 게이트 구조물(204)이 배치된다. 기판(202)의 복수의 핀들 각각은 또한, 소스/드레인 피처들이 핀 내에, 핀 상에, 및/또는 핀 주변에 형성되는 소스/드레인 영역(206)을 또한 포함한다. 소스/드레인 영역들(206)은 핀들(202) 상에서 에피택셜방식으로 성장될 수 있다. 소스/드레인 영역들(206)은 접촉부가 형성될 곳인 실리사이드 영역(208)을 포함할 수 있다.
도 14a, 도 14b, 및 도 14c에서 도시된 것과 같은 실시예에서의 FinFET 디바이스(1300)는 접촉 구조물(902)을 포함한다. 접촉 구조물(902)은 도 2 내지 도 9를 참조하여 위에서 논의된 것과 실질적으로 유사하게 구성될 수 있다. 도 15a, 도 15b, 및 도 15c에서 도시된 것과 같은 실시예에서의 FinFET 디바이스(1300)는 접촉 구조물(1202)을 포함한다. 접촉 구조물(1202)은 도 2 내지 도 6 및 도 10 내지 도 12를 참조하여 위에서 논의된 것과 실질적으로 유사하게 구성될 수 있다.
전술한 내용은 접촉 구조물을 형성하기 위해 라이너층을 사용하는 예시들을 도시하지만, 방법(100) 및/또는 도시된 디바이스들의 양태들은 또한 반도체 디바이스 제조 공정들에서 채워지는 다른 개구, 구멍, 또는 트렌치와 관련하여 사용될 수 있다. 하나의 예시로서, 방법(100)은 대체 게이트 공정에 의해 제공된 트렌치 내에 금속 게이트의 층들을 형성하는데 사용될 수 있다. 따라서, 잔존하는 트렌치를 금속 게이트층들(예컨대, 일함수)로 채우기 전에 라이너층이 (예를 들어, 1단계 또는 2단계 공정에서) 퇴적되고 에칭될 수 있다. 본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다.
본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 기판 위의 층 내에 개구 - 상기 개구는 측벽과 바닥부를 가짐 - 를 형성하는 단계;
상기 측벽과 상기 바닥부 상에 제1 조성물의 물질의 층을 형성하기 위해 제1 퇴적 공정을 수행하는 단계;
상기 층 위의 상기 개구 내에 마스킹층을 형성하는 단계;
상기 층의 제2 부분을 보호하기 위해 상기 마스킹층을 사용하면서 상기 층의 제1 부분을 에칭하는 단계;
상기 층의 제2 부분을 노출시키도록 상기 마스킹층을 제거하는 단계;
상기 층의 제2 부분 위와 상기 개구의 측벽 상에 상기 제1 조성물의 물질을 퇴적하기 위해 제2 퇴적 공정을 수행하는 단계; 및
상기 제2 퇴적 공정을 수행한 후에, 상기 개구를 도전성 물질로 채우는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 퇴적 공정은 제2 조성물 위에 상기 제1 조성물의 물질의 층을 형성하는 단계를 포함하며, 상기 제2 조성물은 상기 제1 조성물과는 상이한 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 조성물은 TiN인 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 마스킹층을 제거한 후 그리고 상기 제2 퇴적 공정을 수행하기 전에, 상기 개구의 측벽 상에 배치된 상기 층의 제2 부분의 영역을 제거하기 위해 다른 에칭을 수행하는 단계를 더 포함하는 방법.
실시예 5. 실시예 4에 있어서, 상기 다른 에칭은 상기 개구의 바닥부로부터 상기 층의 제2 부분을 제거하지 않는 것인 방법.
실시예 6. 실시예 4에 있어서, 상기 제1 퇴적 공정 후 상기 층에 대해 방향성 플라즈마 처리를 수행하는 단계를 더 포함하는 방법.
실시예 7. 실시예 6에 있어서, 상기 방향성 플라즈마 처리는 상기 층의 제1 부분과 제2 부분의 영역의 에칭율을 변경시키는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 도전성 물질의 최상면과 인터페이싱(interfacing)하는 상호연결 라인을 형성하는 단계를 더 포함하는 방법.
실시예 9. 실시예 1에 있어서, 상기 반도체 기판 내에 소스/드레인 피처를 형성하는 단계를 더 포함하며, 상기 개구는 상기 소스/드레인 피처 위에 놓여있는 것인 방법.
실시예 10. 방법에 있어서,
게이트 구조물과 소스/드레인 영역을 갖는 기판을 제공하는 단계;
상기 기판, 상기 게이트 구조물, 및 상기 소스/드레인 영역 위에 유전체층을 퇴적하는 단계;
상기 게이트 구조물의 최상면을 노출시키도록 상기 유전체층에서 제1 개구를 에칭하고 상기 소스/드레인 영역의 최상면을 노출시키도록 상기 유전체층에서 제2 개구를 에칭하는 단계;
상기 제1 개구 및 상기 제2 개구 내에 라이너층의 제1 부분을 퇴적하는 단계;
상기 제1 개구 및 상기 제2 개구로부터 상기 라이너층의 제1 부분의 최상부 영역 - 상기 최상부 영역은 상기 제1 개구 및 상기 제2 개구의 측벽의 최상부 부분과 인터페이싱함 - 을 제거하는 단계; 및
상기 최상부 영역을 제거한 후에 상기 라이너층의 제2 부분을 퇴적하는 단계
를 포함하고, 상기 라이너층의 제1 부분과 제2 부분은, 상기 제1 개구 및 상기 제2 개구의 측벽들의 최상부 부분 상에서 제1 두께를 제공하고, 상기 제1 개구 및 제2 개구의 바닥부 상에서 제2 두께를 제공하며, 상기 제2 두께는 상기 제1 두께보다 더 큰 것인 방법.
실시예 11. 실시예 10에 있어서, 상기 라이너층 위에서 도전성 물질로 상기 제1 개구 및 상기 제2 개구를 채우는 단계를 더 포함하는 방법.
실시예 12. 실시예 10에 있어서, 상기 라이너층의 제1 부분의 최상부 영역을 제거하는 단계는,
상기 라이너층의 제1 부분의 바닥부 영역을 보호하기 위해 마스킹 엘리먼트를 퇴적하는 단계를 포함하며, 상기 바닥부 영역은 상기 최상부 영역 아래에서 상기 제1 개구 및 상기 제2 개구의 측벽 상에 각각 퇴적되는 것인 방법.
실시예 13. 실시예 12에 있어서,
상기 제2 부분을 퇴적하기 전에 상기 마스킹층을 제거하는 단계; 및
상기 제1 개구 및 상기 제2 개구로부터 상기 라이너층의 제1 부분의 최상부 영역 - 상기 최상부 영역은 상기 제1 개구 및 상기 제2 개구의 측벽의 최상부 부분과 인터페이싱함 - 을 제거하는 단계
를 더 포함하는 방법.
실시예 14. 실시예 13에 있어서, 상기 마스킹 엘리먼트를 제거한 후, 상기 제1 부분의 바닥부 영역을 에칭하는 단계를 더 포함하는 방법.
실시예 15. 반도체 디바이스에 있어서,
게이트 구조물 및 상기 게이트 구조물에 인접해 있는 소스/드레인 영역; 및
상기 게이트 구조물과 인터페이싱하는 제1 접촉 구조물
을 포함하고, 상기 제1 접촉 구조물은,
상기 제1 접촉 구조물의 윗부분에서 제1 두께를 갖고 상기 제1 접촉 구조물의 바닥부 부분에서 제2 두께를 갖는 라이너층; 및
상기 라이너층 위의 도전성 충전층
을 포함하며,
상기 제2 두께는 상기 제1 두께보다 더 큰 것인 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
상기 소스/드레인 영역과 인터페이싱하는 제2 접촉 구조물
을 더 포함하고, 상기 제2 접촉 구조물은,
상기 제2 접촉 구조물의 윗부분에서 상기 제1 두께를 갖고 상기 제2 접촉 구조물의 바닥부 부분에서 상기 제2 두께를 갖는 상기 라이너층; 및
상기 라이너층 위의 상기 도전성 충전층을 포함한 것인 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제1 접촉 구조물의 라이너층은 상기 제1 접촉 구조물의 측벽의 바닥부 부분 상에서 상기 제2 두께를 가지며, 상기 측벽의 상기 바닥부 부분은 상기 제1 접촉 구조물의 윗부분 아래로부터 상기 제1 접촉 구조물의 바닥부 부분의 바닥면까지 연장하는 것인 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 측벽의 바닥부 부분은 상기 게이트 구조물보다 더 큰 높이를 갖는 것인 반도체 디바이스.
실시예 19. 실시예 15에 있어서, 상기 라이너층은 TiN을 포함한 것인 반도체 디바이스.
실시예 20. 실시예 15에 있어서, 상기 제1 접촉 구조물의 라이너층은 상기 제1 접촉 구조물의 측벽의 바닥부 부분 상에서 상기 제1 두께를 가지며, 상기 측벽의 상기 바닥부 부분은 상기 제1 접촉 구조물의 윗부분 아래로부터 상기 제1 접촉 구조물의 바닥부 부분의 바닥면까지 연장하는 것인 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위의 층 내에 개구 - 상기 개구는 측벽과 바닥부를 가지고, 게이트 구조물 피처 또는 소스/드레인 피처 위에 놓여짐 - 를 형성하는 단계;
    상기 측벽과 상기 바닥부 상에 제1 조성물의 물질의 층을 형성하기 위해 제1 퇴적 공정을 수행하는 단계;
    상기 제1 조성물의 물질의 층 위의 상기 개구 내에 마스킹층을 형성하는 단계;
    상기 제1 조성물의 물질의 층의 제2 부분을 보호하기 위해 상기 마스킹층을 사용하면서 상기 제1 조성물의 물질의 층의 제1 부분을 에칭하는 단계;
    상기 제1 조성물의 물질의 층의 제2 부분을 노출시키도록 상기 마스킹층을 제거하는 단계;
    상기 제1 조성물의 물질의 층의 제2 부분 위와 상기 개구의 측벽 상에 상기 제1 조성물의 물질을 퇴적하기 위해 제2 퇴적 공정을 수행하는 단계; 및
    상기 제2 퇴적 공정을 수행한 후에, 상기 개구를 도전성 물질로 채우는 단계
    를 포함하고,
    상기 제2 부분은 상기 반도체 기판의 최상면으로부터 제1 높이를 갖고, 상기 게이트 구조물 피처는 상기 반도체 기판의 최상면으로부터 제2 높이를 갖고, 상기 제1 높이는 상기 제2 높이보다 큰 것인, 방법.
  2. 제1항에 있어서,
    상기 제1 퇴적 공정은 제2 조성물 위에 상기 제1 조성물의 물질의 층을 형성하는 단계를 포함하며, 상기 제2 조성물은 상기 제1 조성물과는 상이한 것인 방법.
  3. 제1항에 있어서,
    상기 마스킹층을 제거한 후 그리고 상기 제2 퇴적 공정을 수행하기 전에, 상기 개구의 측벽 상에 배치된 상기 제1 조성물의 물질의 층의 제2 부분의 영역을 제거하기 위해 다른 에칭을 수행하는 단계
    를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 퇴적 공정 후 상기 제1 조성물의 물질의 층에 대해 방향성 플라즈마 처리를 수행하는 단계
    를 더 포함하는 방법.
  5. 방법에 있어서,
    게이트 구조물과 소스/드레인 영역을 갖는 기판을 제공하는 단계;
    상기 기판, 상기 게이트 구조물, 및 상기 소스/드레인 영역 위에 유전체층을 퇴적하는 단계;
    상기 게이트 구조물의 최상면을 노출시키도록 상기 유전체층에서 제1 개구를 에칭하고 상기 소스/드레인 영역의 최상면을 노출시키도록 상기 유전체층에서 제2 개구를 에칭하는 단계;
    상기 제1 개구 및 상기 제2 개구 내에 라이너층의 제1 부분을 퇴적하는 단계;
    상기 제1 개구 및 상기 제2 개구로부터 상기 라이너층의 제1 부분의 최상부 영역 - 상기 최상부 영역은 상기 제1 개구 및 상기 제2 개구의 측벽의 최상부 부분과 인터페이싱함 - 을 제거하는 단계; 및
    상기 최상부 영역을 제거한 후에 상기 라이너층의 제2 부분을 퇴적하는 단계
    를 포함하고,
    상기 라이너층의 제1 부분과 제2 부분은, 상기 제1 개구 및 상기 제2 개구의 측벽들의 최상부 부분 상에서 제1 두께를 제공하고, 상기 제1 개구 및 제2 개구의 바닥부 상에서 제2 두께를 제공하며,
    상기 제2 두께는 상기 제1 두께보다 더 큰 것인 방법.
  6. 제5항에 있어서,
    상기 라이너층의 제1 부분의 최상부 영역을 제거하는 단계는,
    상기 라이너층의 제1 부분의 바닥부 영역을 보호하기 위해 마스킹 엘리먼트를 퇴적하는 단계
    를 포함하며,
    상기 바닥부 영역은 상기 최상부 영역 아래에서 상기 제1 개구 및 상기 제2 개구의 측벽 상에 각각 퇴적되는 것인 방법.
  7. 반도체 디바이스에 있어서,
    기판 상의 게이트 구조물 및 상기 게이트 구조물에 인접해 있는 소스/드레인 영역; 및
    상기 게이트 구조물과 인터페이싱하는 제1 접촉 구조물
    을 포함하고, 상기 제1 접촉 구조물은,
    상기 제1 접촉 구조물의 측벽의 윗부분에서 제1 두께를 갖고 상기 제1 접촉 구조물의 측벽의 바닥부 부분에서 제2 두께를 갖는 라이너층; 및
    상기 라이너층 위의 도전성 충전층
    을 포함하며,
    상기 제2 두께는 상기 제1 두께보다 더 크고,
    상기 측벽의 바닥부 부분은 상기 기판의 최상면으로부터 제1 높이를 갖고, 상기 게이트 구조물은 상기 기판의 최상면으로부터 제2 높이를 갖고, 상기 제1 높이는 상기 제2 높이보다 큰 것인, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 소스/드레인 영역과 인터페이싱하는 제2 접촉 구조물
    을 더 포함하고, 상기 제2 접촉 구조물은,
    상기 제2 접촉 구조물의 윗부분에서 상기 제1 두께를 갖고 상기 제2 접촉 구조물의 바닥부 부분에서 상기 제2 두께를 갖는 상기 라이너층; 및
    상기 라이너층 위의 상기 도전성 충전층
    을 포함한 것인 반도체 디바이스.
  9. 제7항에 있어서,
    상기 측벽의 상기 바닥부 부분은 상기 제1 접촉 구조물의 윗부분 아래로부터 상기 제1 접촉 구조물의 바닥부 부분의 바닥면까지 연장하는 것인 반도체 디바이스.
  10. 삭제
KR1020180053144A 2017-06-30 2018-05-09 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법 KR102133326B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527423P 2017-06-30 2017-06-30
US62/527,423 2017-06-30
US15/906,092 2018-02-27
US15/906,092 US10720358B2 (en) 2017-06-30 2018-02-27 Semiconductor device having a liner layer with a configured profile and method of fabricating thereof

Publications (2)

Publication Number Publication Date
KR20190003327A KR20190003327A (ko) 2019-01-09
KR102133326B1 true KR102133326B1 (ko) 2020-07-14

Family

ID=64738914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180053144A KR102133326B1 (ko) 2017-06-30 2018-05-09 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법

Country Status (4)

Country Link
US (2) US10720358B2 (ko)
KR (1) KR102133326B1 (ko)
CN (1) CN109216274B (ko)
TW (1) TWI698957B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177038B1 (en) 2017-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of contact bottom void in semiconductor fabrication
KR102505229B1 (ko) * 2018-10-02 2023-03-06 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010503224A (ja) * 2006-09-06 2010-01-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 低抵抗コンタクト構造体及びその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10142690A1 (de) * 2001-08-31 2003-03-27 Infineon Technologies Ag Kontaktierung des Emitterkontakts einer Halbleitervorrichtung
US6674124B2 (en) 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
KR100744798B1 (ko) 2001-12-29 2007-08-01 매그나칩 반도체 유한회사 반도체 소자의 컨택 플러그 형성 방법
KR101275025B1 (ko) * 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8835262B2 (en) * 2013-01-08 2014-09-16 Globalfoundries Inc. Methods of forming bulk FinFET devices by performing a recessing process on liner materials to define different fin heights and FinFET devices with such recessed liner materials
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10192969B2 (en) * 2014-08-19 2019-01-29 Intel Corporation Transistor gate metal with laterally graduated work function
CN105826197A (zh) * 2015-01-08 2016-08-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
KR102400375B1 (ko) 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9449921B1 (en) * 2015-12-15 2016-09-20 International Business Machines Corporation Voidless contact metal structures
US9496225B1 (en) 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
US9691658B1 (en) * 2016-05-19 2017-06-27 Globalfoundries Inc. Contact fill in an integrated circuit
US9805983B1 (en) * 2016-08-19 2017-10-31 International Business Machines Corporation Multi-layer filled gate cut to prevent power rail shorting to gate structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010503224A (ja) * 2006-09-06 2010-01-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 低抵抗コンタクト構造体及びその製造方法

Also Published As

Publication number Publication date
TW201911474A (zh) 2019-03-16
CN109216274A (zh) 2019-01-15
US20190006235A1 (en) 2019-01-03
US20200350205A1 (en) 2020-11-05
TWI698957B (zh) 2020-07-11
CN109216274B (zh) 2021-11-30
KR20190003327A (ko) 2019-01-09
US11545390B2 (en) 2023-01-03
US10720358B2 (en) 2020-07-21

Similar Documents

Publication Publication Date Title
TWI786603B (zh) 半導體裝置及其製造方法
US20210313424A1 (en) Source/Drain Metal Contact and Formation Thereof
US11942530B2 (en) Semiconductor devices with backside power rail and methods of fabrication thereof
US11984485B2 (en) Semiconductor device, FinFET device and methods of forming the same
US20240096697A1 (en) Contact structure of a semiconductor device
US12009202B2 (en) Using a self-assembly layer to facilitate selective formation of an etching stop layer
US11545390B2 (en) Method of fabricating a semiconductor device having a liner layer with a configured profile
CN114823494A (zh) 互连结构及其形成方法
KR102545432B1 (ko) 인터커넥트 구조 및 방법
US11569234B2 (en) Semiconductor device structure and methods of forming the same
US20220384334A1 (en) Interconnect structure and method
US11756995B2 (en) Method of forming a semiconductor device structure having an isolation layer to isolate a conductive feature and a gate electrode layer
US11901228B2 (en) Self-aligned scheme for semiconductor device and method of forming the same
US20220367194A1 (en) Semiconductor devices and methods of manufacturing
KR102456274B1 (ko) 후면 비아를 가지는 반도체 소자 및 그 제조 방법
US20240014283A1 (en) Semiconductor device with backside power rail
US20220359376A1 (en) Integrated circuit structure and method for forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant