CN113130655A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例涉及半导体器件及其制造方法。在半导体器件的制造方法中，在衬底上方提供半导体层，半导体层垂直地布置有位于相邻的半导体层之间的空间；形成围绕每个半导体层的界面层；在围绕每个半导体层的界面层上形成介电层；在介电层上形成第一导电层；去除第一导电层以暴露介电层；在暴露的介电层上形成第二导电层，使得相邻的半导体层之间的空间不被第二导电层完全填充；在第二导电层上形成第三导电层，使得相邻的半导体层之间的空间被第三导电层填充，其中：半导体层是半导体线或片。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体工业为了追求更高的器件密度，更高的性能和更低的成本而进入纳米技术工艺节点，制造和设计问题的挑战都导致了三维设计的发展，诸如包括鳍式FET(FinFET)和环栅极(GAA)FET的多栅极场效应晶体管(FET)。在Fin FET中，栅极电极与沟道区的三个侧表面相邻，并且栅极介电层插入其间。因为栅极结构在三个表面上包围(包裹)鳍，所以晶体管实质上具有三个控制通过鳍或沟道区的电流的栅极。然而，沟道的第四侧(例如，底部)远离栅极电极，因此不受严格的栅极控制。相反，在GAA FET中，沟道区的所有侧面都被栅极电极包围，这允许在沟道区中进行更充分的耗尽，并且由于亚阈值电流摆幅(SS)变陡而导致更小的短沟道效应)和漏极引起的较小的势垒降低(DIBL)。随着晶体管尺寸不断缩小到10nm-15nm以下的技术节点，需要对GAA FET进行进一步的改进。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方提供半导体层，半导体层垂直地布置有位于相邻的半导体层之间的空间；形成围绕每个半导体层的界面层；在围绕每个半导体层的界面层上形成介电层；在介电层上形成第一导电层；去除第一导电层以暴露介电层；在暴露的介电层上形成第二导电层，使得相邻的半导体层之间的空间不被第二导电层完全填充；在第二导电层上形成第三导电层，使得相邻的半导体层之间的空间被第三导电层填充，其中：半导体层是半导体线或半导体片。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括：在设置于衬底上的底部鳍片结构上方提供用于n型FET的半导体层的第一组和用于p型FET的半导体层的第二组，第一组和第二组中的每个垂直地布置有位于在相邻的半导体层之间的空间；形成围绕第一组和第二组中的每个半导体层的介电层；用牺牲层填充第二组中的半导体层之间的空间；形成围绕第一组中的半导体层的一个或多个n型功函数调整层，使得第一组中的半导体层之间的空间由一个或多个n型功函数调整层完全填充；在形成一个或多个n型功函数调整层之后，从第二组去除牺牲层；以及形成围绕第二组中的半导体层的一个或多个p型功函数调整层，其中：
半导体层是半导体线或半导体片。
根据本发明的又一个方面，提供了一种半导体器件，包括：多个半导体纳米片，在垂直方向上布置在衬底上方；栅极介电层，围绕多个半导体纳米片中的每个的沟道区；第一金属层，设置在栅极介电层上并且围绕多个半导体纳米片中的每个的沟道区；第二金属层，设置在第一金属层上并且围绕多个半导体纳米片中的每个的沟道区；以及第三金属层，设置在第二金属层上，其中，第二金属层完全填充多个半导体纳米片中的相邻半导体片之间的空间，多个半导体纳米片中的每个由第一金属层和栅极介电层围绕。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图2示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图3示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图4示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图5示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图6示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图7示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图8示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图9A、图9B和图9C示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图10A、图10B和图10C示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图11A、图11B和图11C示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图12示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图13示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图14示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图15A和图15B示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图16示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图17示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图18示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图19示出了根据本公开的实施例的GAA FET器件的顺序制造工艺的各个阶段中的一个。
图20A、图20B、图20C、图20D、图20E、图20F、图20G和图20H示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段。
图20I示出了ALD工艺顺序。图20J示出了ALD工艺设备。
图21A、图21B、图21C、图21D和图21E示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段。
图22A、图22B和图22C示出了图21E的GAA FET的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚，可以以不同比例任意绘制各种部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以表示“包含”或“由...组成”。在本公开中，短语“A、B和C中的一个”是指“A，B和/或C”(A，B，C，A和B，A和C，B和C或A，B和/或C)，除非另有说明，否则不表示来自A的一个元素、来自B的一个元素和来自C的一个元素。关于一个实施例说明的材料、配置、尺寸、工艺和/或操作可以在其他实施例中采用，并且可以省略其详细说明。
图1至图19示出了根据本公开的一个实施例的用于制造例如GAA(全环栅极)FET器件的纳米结构FET器件的示例性顺序工艺。应该理解，可以在图1至图19所示的处理之前、之中和之后提供附加的操作，对于方法的附加实施例，下面描述的一些操作可以被替换或消除。操作/过程的顺序可以互换。
如图2所示，参照图1，将杂质离子(掺杂剂)12注入到硅衬底10中以形成阱区。进行离子注入以防止穿通效应。
在一个实施例中，衬底10至少在其表面部分上包括单晶半导体层。衬底10可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在该实施例中，衬底10由Si制成。
衬底10可在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用来将晶格常数从衬底的晶格常数逐渐改变为源/漏区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括外延生长在硅衬底10上的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部的缓冲层的约30原子％的锗增加到约70原子％。最顶层的缓冲层的锗原子百分比。
衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。掺杂剂12例如对于n型Fin FET是硼(BF2)，对于p型Fin FET是磷。
在图2中，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。此外，掩模层15形成在堆叠的层上方。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP中的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是Si1-xGex(其中x大于约0.3)、或者Ge(x＝1.0)，第二半导体层25是Si或Si1-yGey，其中y小于约0.4，并且x>y。在本公开中，“M化合物”或“M基化合物”是指该化合物的大部分是M。
在另一个实施例中，第二半导体层25是Si1-yGey(其中y大于约0.3)、或者Ge，并且第一半导体层20是Si或Si1-xGex，其中x小于约0.4，并且x<y。在其他实施例中，第一半导体层20由Si1-xGex制成，其中x在约0.3到约0.8的范围内，并且第二半导体层25由Si1-xGex制成，其中x在约0.1至约0.4。
在图2中，设置五层第一半导体层20和六层第二半导体层25。然而，层的数量不限于五个，并且(每个层)可以少到1层，并且在一些实施例中，形成2-10层第一半导体层和第二半导体层中的每个。通过调节堆叠层的数量，可以调节GAA FET器件的驱动电流。
第一半导体层20和第二半导体层25外延地形成在衬底10上方。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，在约5nm至约50nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm至约30nm的范围内，并且在其他实施例中，在约10nm至约20nm的范围内。每个第一半导体层20的厚度可以相同或可以变化。
在一些实施例中，底部的第一半导体层(最接近衬底10的层)比其余的第一半导体层厚。在一些实施例中，底部的第一半导体层的厚度在约10nm至约50nm的范围内，或者在其他实施例中，在20nm至40nm的范围内。
在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。第一掩模层15A是由氧化硅制成的衬垫氧化物层，其可以通过热氧化形成。第二掩模层15B由氮化硅(SiN)制成，其通过化学气相沉积(CVD)(包括低压CVD(LPCVD)和等离子体增强CVD(PECVD))、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺形成。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化为掩模图案。
接下来，如图3所示，通过使用图案化的掩模层来图案化第一半导体层20和第二半导体层25的堆叠层，从而将堆叠层形成为在X方向上延伸的鳍结构30。在图3中，两个鳍结构30在Y方向上布置。但是鳍结构的数量不限于此，并且可以小至一个或三个或更多。在一些实施例中，在鳍结构30的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。
如图3所示，鳍结构30具有由堆叠的半导体层20、25和阱部分11构成的上部。
在一些实施例中，鳍结构的上部沿Y方向的宽度W1在约10nm至约40nm的范围内，并且在其他实施例中，在约20nm至约30nm的范围内。沿着鳍结构的Z方向的高度H1在从约100nm到约200nm的范围内。
在形成鳍结构之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层41，使得鳍结构完全嵌入绝缘层41中。用于绝缘层41的绝缘材料可以包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动的CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)或低K介电材料。可以在形成绝缘层41之后执行退火操作。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀方法之类的平坦化操作，使得第二半导体层25最上面的上表面从绝缘材料层41暴露，如图4所示。
在一些实施例中，如图4所示，在形成绝缘材料层41之前，第一衬层35形成在图3的结构上方。第一衬层35由SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。
然后，如图5所示，使绝缘材料层41凹进以形成隔离绝缘层40，从而暴露鳍结构30的上部。通过该操作，鳍结构30通过隔离绝缘层40彼此电隔离，隔离绝缘层40也被称为浅沟槽隔离(STI)。
在图5所示的实施例中，使绝缘材料层41凹进直到暴露最底部的第一半导体层20。在其他实施例中，阱层11的上部也被部分地暴露。第一半导体层20是随后被部分去除的牺牲层，并且第二半导体层25随后被形成为GAA FET的沟道层。
如图6所示，在形成隔离绝缘层40之后，形成牺牲栅极介电层52。牺牲栅极介电层52包括一层或多层绝缘材料，诸如氧化硅基材料。在一实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度在约1nm至约5nm的范围内。
图7示出了在暴露的鳍结构30上方形成牺牲栅极结构50之后的结构。牺牲栅极结构包括牺牲栅极电极54和牺牲栅极介电层52。牺牲栅极结构50形成在将成为沟道区的鳍的部分上方。牺牲栅极结构定义了GAA FET的沟道区。
如图7所示，通过首先在鳍结构上方毯式沉积牺牲栅极介电层52来形成牺牲栅极结构50。然后，在牺牲栅极介电层上和鳍结构上方毯式沉积牺牲栅极电极层，以使鳍结构完全嵌入牺牲栅极电极层中。牺牲栅极电极层包括诸如多晶硅或非晶硅之类的硅。在一些实施例中，牺牲栅极电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，对牺牲栅极电极层进行平坦化操作。使用包括LPCVD和PECVD、PVD、ALD或其他合适的工艺的CVD来沉积牺牲栅极介电层和牺牲栅极电极层。随后，在牺牲栅极电极层上方形成掩模层。掩模层包括衬垫SiN层56和氧化硅掩模层58。
接下来，如图7所示，在掩模层上执行图案化操作，并且将牺牲栅极电极层图案化成牺牲栅极结构50。牺牲栅极结构包括牺牲栅极介电层52，牺牲栅极电极层54(例如，多晶硅)，衬垫SiN层56和氧化硅掩模层58。通过图案化牺牲栅极结构，第一和第二半导体层的堆叠层被部分地暴露在牺牲栅极结构的相对侧上，从而限定了源极/漏极(S/D)区域，如图7所示。在本公开中，源极和漏极可互换使用，并且其结构基本相同。在图7中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在X方向上布置两个或更多个牺牲栅极结构。在一些实施例中，在牺牲栅极结构的两侧上都形成一个或多个伪牺牲栅极结构以提高图案保真度。
如图8所示，在形成牺牲栅极结构之后，通过使用CVD或其他合适的方法共形地形成用于侧壁间隔件55的绝缘材料的覆盖层53。以共形的方式沉积覆盖层53，使得其形成为在牺牲栅极结构的垂直表面(诸如侧壁)、水平表面和顶部上具有基本相等的厚度。在一些实施例中，覆盖层53被沉积至在约2nm至约10nm范围内的厚度。在一个实施例中，覆盖层53的绝缘材料是氮化硅基材料，诸如SiN、SiON、SiOCN或SiCN及其组合。
进一步地，如图9A至图9C所示，在牺牲栅极结构的相对侧壁上形成侧壁间隔件55，随后，将S/D区域的鳍结构向下凹进到隔离绝缘层40的上表面下方。图9B是对应于图9A的区域A1和线X1-X1的截面图，并且图9C是对应于图9A的线Y1-Y1的截面图。在图9B中，示出了一个牺牲栅极结构50和相邻的牺牲栅极结构50’的底部的截面。
在形成覆盖层53之后，使用例如反应离子蚀刻(RIE)在覆盖层53上进行各向异性蚀刻。在各向异性蚀刻工艺期间，大部分绝缘材料从水平表面去除，从而在诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁的垂直表面上留下介电间隔件层。掩模层58可以从侧壁间隔件暴露。在一些实施例中，可以随后执行各向同性蚀刻以从暴露的鳍结构30的S/D区域的上部去除绝缘材料。
随后，通过使用干蚀刻和/或湿蚀刻，将S/D区域的鳍结构向下凹进到隔离绝缘层40的上表面下方。如图9A和图9C所示，部分地保留形成在暴露的鳍结构的S/D区域上的侧壁间隔件55。然而，在其他实施例中，形成在暴露的鳍结构的S/D区域上的侧壁间隔件55被完全去除。在该阶段，如图9B所示，在牺牲栅极结构下的第一和第二半导体层20、25的堆叠层的端部具有与侧壁间隔件55齐平的基本上平坦的表面。在一些实施例中，第一和第二半导体层20、25的堆叠层的端部被略微水平地蚀刻。
随后，如图10A至图10C所示，水平地凹进(蚀刻)第一半导体层20，使得第一半导体层20的边缘基本上位于牺牲栅极电极层54的侧面下方。如图10B所示，在牺牲栅极结构下的第一半导体层20的端部(边缘)与牺牲栅极电极层54的侧面大致齐平。这里，“大致齐平”是指相对位置的差小于约1nm。
在如图9A至图9C所示的第一半导体层20的凹进蚀刻和/或第一半导体层和第二半导体层的凹进蚀刻期间，第二半导体层25的端部也被水平地蚀刻，如图10B所示。第一半导体层20的凹进量大于第二半导体层25的凹进量。
在一些实施例中，第一半导体层20从包括一个侧壁间隔件的平面凹进的深度D1在约5nm至约10nm的范围内，第二半导体层25从包括一个侧壁间隔件的平面凹进的深度D2在约1nm至约4nm的范围内。在一些实施例中，深度D1与深度D2的差D3在从约1nm到约9nm的范围内。
在一些实施例中，不执行第一半导体层和第二半导体层的蚀刻(水平凹进)。在其他实施例中，第一半导体层和第二半导体层的蚀刻量基本相同(差小于约0.5nm)。在一些实施例中，蚀刻面具有弯曲的形状。
在使第一半导体层20水平凹进之后，在第一和第二半导体层20、25的凹进表面上形成衬垫绝缘层，然后执行各向异性蚀刻以形成内部间隔件70，如图11A至图11C所示。在一些实施例中，内部间隔件70由氧化硅、氮化硅、SiON、SiOC、SiOCN或任何其他合适的绝缘材料的一层或多层制成。在一些实施例中，第二半导体层25的凹进表面上的内部间隔件70的厚度在约1nm至约4nm的范围内。
然后，如图12所示，形成源极/漏极(S/D)外延层80。S/D外延层80包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成S/D层80。如图10A至图10C所示，在一些实施例中，外延层在隔离绝缘层上方合并并形成空隙82。在其他实施例中，外延层在不合并的情况下单独形成在一个S/D区域上。
随后，形成衬垫层90，然后形成层间介电(ILD)层95，如图13所示。衬垫层90由诸如SiN的氮化硅基材料制成，并且在随后的蚀刻操作中用作接触蚀刻停止层。用于ILD层95的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。可以将诸如聚合物的有机材料用于ILD层95。在形成ILD层95之后，执行诸如CMP的平坦化操作，从而暴露牺牲栅极电极层54的顶部。
接下来，如图14所示，去除牺牲栅极电极层54和牺牲栅极介电层52，从而暴露鳍结构。ILD层95在去除牺牲栅极结构期间保护S/D结构80。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅极电极层54是多晶硅并且ILD层95是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅极电极层54。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52。
在去除牺牲栅极结构之后，去除鳍结构中的第一半导体层20，从而形成第二半导体层25的线，如图15A和图15B所示。可以使用能够相对于第二半导体层25选择性地蚀刻第一半导体层20的蚀刻剂来去除或蚀刻第一半导体层20。当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以使用湿蚀刻剂选择性地去除第一半导体层20，湿蚀刻剂诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、盐酸(HCl)溶液或氢氧化钾(KOH))溶液。在一些实施例中，湿蚀刻剂还包含HF、C3H8O2和C2H4O3中的一种或多种。
在形成第二半导体层25的线或片之后，在每个沟道层(第二半导体层25的线)周围形成栅极介电层102，并且在栅极介电上形成栅极电极层106如162中所示。在某些实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或其组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化ha-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或其组合。在一些实施例中，栅极介电层102包括形成在沟道层和介电材料之间的界面层。
栅极介电层102可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD的高度保形沉积工艺来形成栅极介电层102，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层102的厚度在约1nm至约6nm的范围内。
栅极电极层106形成在栅极介电层102上以围绕每个沟道层。栅极电极106包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。
栅极电极层106可以通过CVD、ALD、镀或其他合适的方法形成。栅极电极层也沉积在ILD层95的上表面上方。然后，通过使用例如CMP来平坦化ILD层95上方形成的栅极介电层和栅极电极层，直到露出ILD层95的顶表面为止。
在平坦化操作之后，如图16所示，使栅极电极层106凹进并且在凹进的栅极电极106上形成覆盖绝缘层109。覆盖绝缘层包括一层或多层氮化硅基材料，诸如SiN。可以通过沉积绝缘材料然后进行平坦化操作来形成覆盖绝缘层109。
在本公开的某些实施例中，在栅极介电层102和栅极电极106之间插入一个或多个功函数调整层。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的导电材料的单层或这些材料的两种或多种的多层制成。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。功函数调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，功函数调整层可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成。
随后，通过使用干蚀刻在ILD层95中形成接触孔110，如图17所示。在一些实施例中，蚀刻S/D外延层80的上部。如图18所示，在S/D外延层80上方形成硅化物层120。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。然后，如图19所示，在接触孔中形成导电材料130。导电材料130包括Co、Nz、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。
应当理解，GAA FET经过进一步的CMOS工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图20A、图20B、图20C、图20D、图20E、图20F、图20G和图20H示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段。图20A至图20H示出了用于形成用于nFET和pFET的金属栅极结构的顺序操作。应当理解，在顺序制造工艺中，可以在图20A至图20H所示的阶段之前、之中和之后提供一个或多个附加操作，对于附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。如在前述实施例中说明的材料、尺寸、配置、工艺和/或操作可以在以下实施例中采用，并且可以省略其详细说明。
在沟道区中释放第一半导体层25的纳米结构(例如，纳米线、纳米片)之后，在栅极空间中的第一半导体层25上形成界面层101。在一些实施例中，界面层101通过化学氧化形成。然后，通过ALD或CVD在界面层101上形成高k栅极介电层102。随后，如图20A所示，在栅极介电层102上形成牺牲层210以填充相邻的纳米线或纳米片25之间的空间。相邻的纳米线或纳米片25之间的空间被牺牲层210完全填充。在一些实施例中，牺牲层210包括TiN、Ti、TaN和Ta中的一种或多种。在一些实施例中，TiN用作牺牲层210。牺牲层210由CVD、ALD、PVD或其他合适的方法形成。在一些实施例中，取决于相邻纳米片25之间的空间，牺牲层210的厚度在约0.1nm至约40nm的范围内，并且在其他实施例中，在约5nm至约30nm的范围内。
在一些实施例中，纳米线或纳米片25的宽度W11在约10nm至约100nm的范围内，并且在其他实施例中，在约15nm至约50nm的范围内。在一些实施例中，纳米线或纳米片25的厚度D11在约5nm至约50nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围内。在一些实施例中，相邻纳米线或纳米片25之间的空间S11在约5nm至约50nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围内。在一些实施例中，W11/D11在约1至约10的范围内，以及在约1.5至5的范围内。在一些实施例中，W11＞D11。在一些实施例中，W11/D11为2.0或更高。
在形成牺牲层210之后，对p型和n型区域均进行各向异性蚀刻，以去除牺牲层210的除了在相邻的纳米线或纳米片25之间形成的部分以外的部分，如图20B所示。在一些实施例中，使用等离子体干蚀刻来去除牺牲层21的部分。在一些实施例中，干蚀刻包括在n型和p型边界处的约3秒至100秒的微调沉积时间。
接下来，如图20C所示，形成缓冲层215。在一些实施例中，缓冲层215包括TiN、Ti、TaN和Ta中的一种或多种。在一些实施例中，缓冲层215由与牺牲层210相同的材料制成。在一些实施例中，TiN用作缓冲层215。缓冲层215由CVD、ALD、PVD或其他合适的方法形成，在一些实施例中，缓冲层215的厚度在约0.1nm至约1.0nm的范围内。
然后，如图20D所示，p型区域被第一掩模层220覆盖，然后从n型区域中完全去除缓冲层215和牺牲层210。在一些实施例中，执行一次或多次等离子体干蚀刻、化学干蚀刻和湿蚀刻操作以去除缓冲层215和牺牲层210。当使用等离子体干蚀刻时，在一些实施例中，过蚀刻时间在从约3秒到约100秒的范围内。在一些实施例中，第一掩模层220包括诸如光致抗蚀剂的有机材料、底部抗反射层或诸如氮化硅的无机材料。在某些实施例中，第一掩模层220至少包括底部抗反射层。在蚀刻之后，去除第一掩模层220。由于栅极介电层102被缓冲层215覆盖，因此保护了p型区域中的栅极介电层102免受由包括等离子体工艺(例如，灰化)的掩模去除工艺引起的损坏。
然后，对p型和n型区域均进行各向异性蚀刻，以去除缓冲层215和牺牲层210的部分，而不去除在相邻的纳米线或纳米片25之间形成的部分，如图20E所示。
随后，在n型区域和p型区域中的栅极介电层上形成一个或多个n型功函数调整材料(NWFM)层。在一些实施例中，NWFM层包括第一NWFM层104-1和形成在第一NWFM层104-1上的第二NWFM层104-2。在一些实施例中，第一NWFM层104-1包括TiAlC或TiAl。在一些实施例中，第一NWFM层104-1包括TiAlC，TiAlC的Al浓度在约20原子％至约25原子％的范围内，Ti浓度在约30原子％至约35原子％的范围内，并且C浓度在约40原子％至约50原子％的范围内。在一些实施例中，Ti浓度小于Al浓度。在一些实施例中，第二NWFM层104-2包括TiN或TiSiN。在一些实施例中，调整第一NWFM层104-1的厚度，使得在相邻的纳米线或纳米片25之间存在用于第二NWFM层的空间，并且第二NWFM层104-2完全填充该空间，如图20F所示。在一些实施例中，在空间中形成的第二NWFM层104-2的厚度小于在纳米片25的侧面处形成的第二NWFM层104-2的厚度。在一些实施例中，第二NWFM的厚度层104-2在约10nm至约50nm的范围内。
在其他实施例中，在空间中形成的第二NWFM层104-2的厚度等于或大于在纳米片25的侧面处形成的第二NWFM层104-2的厚度。如图20F所示，由于p型区域中的相邻纳米片25之间的空间被牺牲层210填充，所以防止了p型区域中的相邻纳米片25之间的NWFM层的沉积。
然后，如图20G所示，n型区域被第二掩模层230覆盖，然后从p型区域中完全去除形成在栅极介电层102上的所有层。在一些实施例中，执行一个或多个等离子体干蚀刻、化学干蚀刻和湿蚀刻操作以去除NWFM层104-1、104-2、缓冲层215和牺牲层210。当使用等离子体干蚀刻时，在一些实施例中，过蚀刻时间在约3秒至100秒的范围内。在一些实施例中，第二掩模层230包括诸如光致抗蚀剂的有机材料、底部抗反射层或诸如氮化硅的无机材料。在蚀刻之后，去除第二掩模层230。由于栅极介电层102被NWFM层覆盖，因此保护了n型区域中的栅极介电层102不受由包括等离子体工艺(例如，灰化)的掩模去除工艺引起的损坏。
随后，在n型区域和p型区域中的栅极介电层上形成一个或多个p型功函数调整材料(PWFM)层。在一些实施例中，PWFM层包括第一PWFM层104-3和形成在第一PWFM层104-3上的第二PWFM层104-4。在一些实施例中，第一PWFM层104-3包括TiN或TiSiN。在一些实施例中，第二PWFM层104-4包括TaN。在一些实施例中，调整第一PWFM层104－3的厚度，使得在相邻的纳米线或纳米片25之间存在用于第二PWFM层的空间，并且第二PWFM层104-4完全填充该空间，如图20H所示。在一些实施例中，在空间中形成的第二PWFM层104-4的厚度小于在纳米片25的侧面处形成的第二PWFM层104-4的厚度。在其他实施例中，在空间中形成的第二PWFM层104-4的厚度等于或大于在纳米片25的侧面上形成的第二PWFM层104-4的厚度。如图20H所示，由于n型区域中的相邻纳米片25之间的空间被NWFM层填充，所以防止了n型区域中的相邻纳米片25之间的PWFM层的沉积。
在一些实施例中，在形成用于p型FET的栅极结构的金属层之前，形成用于n型FET的栅极结构的金属层，以防止用于n型FET的金属层中的一个或多个彼此接触。在一些实施例中，通过使用CVD、PVD和/或ALD形成用于n型FET和p型FET的金属层。在某些实施例中，使用ALD。在一些实施例中，首先通过ALD在栅极介电层上形成用于n型FET的金属层，然后形成用于p型FET的金属层，这可以防止Al相互扩散。
图20I示出了根据本公开的一些实施例的用于形成TiAl或TiAlC层的ALD序列。在一些实施例中，Al前体(源气体)是三乙基铝(TEA)，并且Ti前体是asTiCl4，其可以用Ar稀释。如图20I所示，前体具有脉冲序列。在一些实施例中，每个气体脉冲的持续时间在约3秒至约20秒的范围内。在一些实施例中，脉冲序列重复2至5次。前体的顺序可以互换。在一些实施例中，当通过ALD形成用于栅极电极的金属层时，ALD在约200℃至约600℃的工艺温度下。
在一些实施例中，如图20J所示，在ALD工艺期间，从晶片台或衬底的背面供应背面气体。在一些实施例中，背面气体是氮气。在一些实施例中，背面气体的流量是恒定的并且在约5sccm至15sccm的范围内，这提高了TiAl或TiAlC层的厚度均匀性。
在一些实施例中，在TiN和/或TaN层的ALD工艺中，TiN和/或TaN层的组成和/或厚度可以通过调整一种或多种源气体(诸如TiCl4，NH3，五溴甲烷(二甲基氨基)钽(V)(PDMAT))的流量来控制。在一些实施例中，对于p型FET的金属层，TiCl 4和/或PDMAT气流的流速在约50sccm至约100sccm的范围内。在一些实施例中，当通过ALD形成用于栅极电极的金属层时，ALD在约200℃至约600℃的工艺温度下。在一些实施例中，用于p型FET的金属层的NH 3气流在约50sccm至约50000sccm的范围内。在约0.0001Torr至约1Torr的压力下沉积用于p型FET的金属层。在一些实施例中，形成金属层中的主要工艺压力在约4Torr至约20Torr的范围内。
图21A、图21B、图21C、图21D和图21E示出了根据本公开实施例的GAA FET器件的顺序制造工艺的各个阶段。图21A至图21E示出了在形成WFM层之前对栅极介电层102进行的处理。
图21A示出了在形成栅极介电层102之后的结构。如图21B所示，形成金属层250。在一些实施例中，金属层250由TiN或TiSiN制成。在形成金属层250之后，执行退火操作。然后，如图21C所示，通过例如ALD在金属层250上形成硅层255。在一些实施例中，通过控制硅源气体(例如SiH4、SiH2Cl2和/或Si2H6)的流动来控制TiSiN膜中的Si含量。在一些实施例中，硅层255是非晶硅或多晶硅。硅层255完全填充相邻的纳米线或纳米片25之间的空间。在形成硅层255之后，执行退火操作。然后，如图21D所示，去除硅层255，并且如图21E所示，去除金属层250。在一些实施例中，在形成硅层255之后并且在去除硅层255之前，执行将氟引入栅极介电层中的氟浸泡工艺。
在一些实施例中，金属层250(例如，TiN)和Si层255防止Al穿透形成在栅极结构中的接缝。在一些实施例中，Si层防止Al和/或Ti消耗界面层的氧，并改善器件的击穿电压(Vbd)。在一些实施例中，Si层255的厚度在约0.1nm至约10nm的范围内。
图22A至图22C示出了图19的GAA FET的截面图。图22A示出了沿Y方向切割栅极的截面图，图22B示出了沿X方向切割栅极的截面图，图22C示出了沿Y方向切割S/D区域的截面图。
如图22A所示，由第二半导体层25制成的线在Z方向上堆叠。应注意，当去除第一半导体层20时，第二半导体层25也可以被蚀刻，因此第二半导体层25的拐角被倒圆。界面层101缠绕在每条线上，并且栅极介电层102覆盖界面层101。尽管在图22A中缠绕在一条线上的栅极介电层120B与相邻导线的接触，但是结构不限于图22A。在其他实施例中，栅极电极104还缠绕由界面层101和栅极介电层102覆盖的每条线。如图22B所示，内部间隔件70形成在S/D外延层80和线(第二半导体层25)之间。
在本实施例中，当形成NWFM层或PWFM层时，p型区域或n型区域中的相邻纳米片之间的空间被牺牲层或其他层完全填充，因此不需要的WFM层不形成在相邻的纳米片之间。另外，每个NWFM层和PWFM层完全包裹在每个纳米片周围。此外，由于在PWFM层之前形成了NWFM层，所以对于n型FET可以获得期望的功函数(例如，约4.44eV至约4.56eV)。
将理解的是，并非在本文中必须讨论所有优点，对于所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
根据本公开的一个方面，在一种制造半导体器件的方法中，在衬底上方提供半导体层，所述半导体层垂直地布置有位于相邻的半导体层之间的空间；形成围绕每个所述半导体层的界面层；在围绕每个所述半导体层的所述界面层上形成介电层；在所述介电层上形成第一导电层；去除所述第一导电层以暴露所述介电层；在暴露的所述介电层上形成第二导电层，使得相邻的半导体层之间的所述空间不被所述第二导电层完全填充；在所述第二导电层上形成第三导电层，使得相邻的半导体层之间的所述空间被所述第三导电层填充，所述半导体层是半导体线或半导体片。在前述实施例和以下实施例中的一个或多个中，在形成所述第一导电层与去除所述第一导电层之间：修整所述第一导电层，使得所述第一导电层保留在相邻的半导体层之间的所述空间处并且暴露所述介电层的部分。在所述修整之后，形成附加导电层；去除所述附加导电层。在前述和以下实施例中的一个或多个中，附加导电层由与第一导电层相同的材料制成。在前述和以下实施例中的一个或多个中，第一导电层和附加导电层由TiN制成。在前述和以下实施例中的一个或多个中，附加导电层通过原子层沉积制成。在前述和以下实施例中的一个或多个中，第二导电层由TiAl或TiAlC制成。在前述和以下实施例中的一个或多个中，第二导电层中的铝浓度在20原子％至25原子％的范围内。在前述和以下实施例中的一个或多个中，第二导电层中的Ti浓度在30原子％至35原子％的范围内。在前述和以下实施例中的一个或多个中，Ti浓度小于Al浓度。在前述和以下实施例中的一个或多个中，第二导电层是TiAlC，并且第二导电层的C浓度在40原子％至50原子％的范围内。在前述和以下实施例中的一个或多个中，第三导电层由TiN或TiSiN制成。在前述和以下实施例中的一个或多个中，还包括：在所述第三导电层上形成第四导电层；以及在所述第四导电层上形成第五导电层。所述第四导电层未设置在相邻的半导体层之间的所述空间中。在前述和以下实施例中的一个或多个中，半导体器件是n型FET，并且第四导电层由TiN制成，第五导电层由TaN制成。在前述和以下实施例中的一个或多个中，半导体器件是p型FET，并且第二导电层由TiN制成，第三导电层由TaN制成。在前述和以下实施例中的一个或多个中，每个半导体片的厚度D和半导体片的宽度W满足1＜W/D≤10。
根据本公开的另一方面，在制造半导体器件的方法中，在衬底上方提供在相邻的半导体层之间以一定空间垂直布置的半导体层，在每个半导体层周围形成界面层，在每个半导体层周围的界面层上形成介电层，在介电层上形成第一导电层，修整第一导电层，使得第一导电层保留在相邻的相邻层之间的空间中半导体层和部分介电层被暴露，在修整之后，形成附加的导电层，至少除去附加的导电层，使得第一导电层保留在相邻的半导体层和半导体层的部分之间的空间中，第三导电层形成在第二导电层上，并且半导体层是半导体线或片。在前述和以下实施例中的一个或多个中，附加导电层由与第一导电层相同的材料制成。在前述和以下实施例中的一个或多个中，第一导电层和附加导电层由TiN制成。在前述和以下实施例中的一个或多个中，附加导电层通过原子层沉积制成。在前述和以下实施例中的一个或多个中，第二导电层由TiN或TiSiN制成。在前述和以下实施例中的一个或多个中，第三导电层由TaN制成。在前述和以下实施例中的一个或多个中，每个半导体片的厚度D和半导体片的宽度W满足1＜W/D≤10。
根据本公开的另一方面，在一种制造半导体器件的方法中，在衬底上方设置在相邻的第一半导体层之间垂直地布置有空间的第一半导体层，以及在衬底上方设置在相邻的第二半导体层之间垂直地布置有空间的第二半导体层。围绕第一半导体层和第二半导体层中的每个形成界面层。在围绕第一和第二半导体层中的每个的界面层上形成介电层。在第一半导体层和第二半导体层的每个周围的介电层上形成第一导电层。修整第一导电层，使得第一导电层保留在相邻的第一半导体层之间的空间，并且暴露第一半导体层上的部分介电层，并且第一导电层保留在相邻的第二半导体层之间的空间。暴露第二半导体层上的介电层的部分。在修整之后，在第一和第二半导体层上形成附加导电层。第二半导体层被第一覆盖层覆盖。从第一半导体层去除附加导电层和第一导电层，同时用第一覆盖层覆盖第二半导体层，从而暴露第一半导体层上的介电层。去除第一覆盖层。在每个第一半导体层周围并在第二半导体层上方的暴露的介电层上形成第二导电层。在第二导电层上形成第三导电层。第一半导体层被第二覆盖层覆盖。在用第一覆盖层覆盖第一半导体层的同时，从第二半导体层去除第一导电层，从而暴露第二半导体层上的介电层。去除第二覆盖层。第四导电层形成在每个第二半导体层周围的暴露介电层上以及第一半导体层上的第三导电层上方。在第四导电层上形成第五导电层。半导体层是半导体线或片。在前述和以下实施例中的一个或多个中，第二导电层形成为使得相邻的第一半导体层之间的空间没有被第二导电层完全填充，并且第三导电层形成为使得相邻的第一半导体层之间的空间未被第三导电层填充。在前述和以下实施例中的一个或多个中，第四导电层形成为使得相邻的第二半导体层之间的空间没有被第四导电层完全填充，并且第五导电层形成为使得相邻的第二半导体层之间的空间没有被第五导电层填充。
根据本公开的另一方面，在一种制造半导体器件的方法中，在设置于衬底上的底部鳍片结构上方提供用于n型FET的半导体层的第一组和用于p型FET的半导体层的第二组，第一组和第二组中的每个垂直地布置有位于在相邻的半导体层之间的空间；形成围绕第一组和第二组中的每个半导体层的介电层；用牺牲层填充第二组中的半导体层之间的空间；形成围绕第一组中的半导体层的一个或多个n型功函数调整层，使得第一组中的半导体层之间的空间由一个或多个n型功函数调整层完全填充；在形成一个或多个n型功函数调整层之后，从第二组去除牺牲层；形成围绕第二组中的半导体层的一个或多个p型功函数调整层。半导体层是半导体线或半导体片。在前述和以下实施例中的一个或多个中，牺牲层由TiN制成。在前述和以下实施例中的一个或多个中，填充第二组中的半导体层之间的空间包括：在介电层上形成TiN层；修整TiN层，使得TiN层保留在空间处并且暴露介电层的部分。在修整之后，形成附加层；以及至少去除附加层，以使TiN层保留在空间中并且暴露介电层的部分。在前述和以下实施例中的一个或多个中，附加层通过原子层沉积制成。
根据本公开的另一方面，一种半导体器件包括：多个半导体纳米片，在垂直方向上布置在衬底上方；栅极介电层，围绕多个半导体纳米片中的每个的沟道区；第一金属层，设置在栅极介电层上并且围绕多个半导体纳米片中的每个的沟道区；第二金属层，设置在第一金属层上并且围绕多个半导体纳米片中的每个的沟道区；以及第三金属层，设置在第二金属层上，其中，第二金属层完全填充多个半导体纳米片中的相邻半导体片之间的空间，多个半导体纳米片中的每个由第一金属层和栅极介电层围绕。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底上方提供半导体层，所述半导体层垂直地布置有位于相邻的半导体层之间的空间；
形成围绕每个所述半导体层的界面层；
在围绕每个所述半导体层的所述界面层上形成介电层；
在所述介电层上形成第一导电层；
去除所述第一导电层以暴露所述介电层；
在暴露的所述介电层上形成第二导电层，使得相邻的半导体层之间的所述空间不被所述第二导电层完全填充；
在所述第二导电层上形成第三导电层，使得相邻的半导体层之间的所述空间被所述第三导电层填充，其中：
所述半导体层是半导体线或半导体片。
2.根据权利要求1所述的方法，还包括：在形成所述第一导电层与去除所述第一导电层之间：
修整所述第一导电层，使得所述第一导电层保留在相邻的半导体层之间的所述空间处并且暴露所述介电层的部分；
在所述修整之后，形成附加导电层；
去除所述附加导电层。
3.根据权利要求2所述的方法，其中，所述附加导电层由与所述第一导电层相同的材料制成。
4.根据权利要求3所述的方法，其中，所述第一导电层和所述附加导电层由TiN制成。
5.根据权利要求2所述的方法，其中，所述附加导电层是通过原子层沉积制成的。
6.根据权利要求1所述的方法，其中，所述第二导电层由TiAl或TiAlC制成。
7.根据权利要求6所述的方法，其中，所述第二导电层中的铝浓度在20原子％至25原子％的范围内。
8.根据权利要求7所述的方法，其中，所述第二导电层中的Ti浓度在30原子％至35原子％的范围内。
9.一种制造半导体器件的方法，包括：
在设置于衬底上的底部鳍片结构上方提供用于n型FET的半导体层的第一组和用于p型FET的半导体层的第二组，所述第一组和所述第二组中的每个垂直地布置有位于在相邻的半导体层之间的空间；
形成围绕所述第一组和所述第二组中的每个所述半导体层的介电层；
用牺牲层填充所述第二组中的所述半导体层之间的空间；
形成围绕所述第一组中的所述半导体层的一个或多个n型功函数调整层，使得所述第一组中的所述半导体层之间的空间由所述一个或多个n型功函数调整层完全填充；
在形成所述一个或多个n型功函数调整层之后，从所述第二组去除所述牺牲层；以及
形成围绕所述第二组中的所述半导体层的一个或多个p型功函数调整层，其中：
所述半导体层是半导体线或半导体片。
10.一种半导体器件，包括：
多个半导体纳米片，在垂直方向上布置在衬底上方；
栅极介电层，围绕所述多个半导体纳米片中的每个的沟道区；
第一金属层，设置在所述栅极介电层上并且围绕所述多个半导体纳米片中的每个的沟道区；
第二金属层，设置在所述第一金属层上并且围绕所述多个半导体纳米片中的每个的沟道区；以及
第三金属层，设置在所述第二金属层上，
其中，所述第二金属层完全填充所述多个半导体纳米片中的相邻半导体片之间的空间，所述多个半导体纳米片中的每个由所述第一金属层和所述栅极介电层围绕。
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