KR102354012B1 - 반도체 디바이스의 제조 방법 및 반도체 디바이스 - Google Patents

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웬-유안 첸
존-수 호
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보 젠 티엔
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Abstract

반도체 디바이스는 채널 영역, 채널 영역에 인접한 소스/드레인 영역 및 소스/드레인 에피택셜 층을 포함한다. 소스/드레인 에피택셜 층은 소스/드레인 영역 상에 에피택셜하게 형성되는 제1 에피택셜 층, 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층 및 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함한다. 제1 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다.

Description

반도체 디바이스의 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원
본 출원은 2018년 11월 29일자로 출원되고 그 전체 내용이 본 명세서에 참조로 포함된, 미국 특허 가출원 제62/773,092호의 우선권을 주장한다.
반도체 산업이 더 높은 소자 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계의 문제로부터의 도전으로 인해 핀형 FET(Fin FET) 및 게이트-올-어라운드(GAA) FET를 포함하는 다중-게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계의 개발로 이어지고 있다. Fin FET에서, 게이트 전극은 게이트 유전체 층이 사이에 배치된 채널 영역의 3개의 측면에 인접한다. 게이트 구조체는 3면에서 핀을 둘러싸기(랩핑) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통해 전류를 제어하는 3개의 게이트를 가진다. 불행히도, 채널의 바닥 부분인 제4 측면은 게이트 전극으로부터 멀리 떨어져 있으므로 근접 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서, 채널 영역의 모든 측면은 게이트 전극에 의해 둘러싸여 있으며, 이는 채널 영역에 더 완전한 공핍을 허용함으로써 더 급격한 서브 임계치 전류 스윙(SS) 및 더 작은 드레인 유도 장벽 저하(DIBL)로 인해 쇼트-채널 효과가 감소된다. 트랜지스터 크기가 10~15 nm 이하의 기술 노드까지 계속적으로 축소되면서 GAA FET의 추가적인 개선이 요구된다.
본 개시 내용은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성되지 않고 단지 예시를 위해 사용된다는 것이 강조된다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 2는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 3은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 4는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 5는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 6은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 7a 및 도 7b는 본 개시 내용의 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 8은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 9a 및 도 9b는 본 개시 내용의 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 10a는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다. 도 10b는 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 11은 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 12a 및 도 12b는 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 13은 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 14는 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
도 15는 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공함을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 장치의 공정 조건 및/또는 원하는 특성에 의존할 수 있다. 또한, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부는 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "형성되는"이라는 용어는 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다. 본 개시 내용에서, "A, B 및 C 중 하나"라는 표현은 달리 기술되지 않으면, "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하고, A에서 하나의 요소, B에서 하나의 요소, C에서 하나의 요소를 의미하지는 않는다.
n-형 MOS FET에서, SiP(인을 함유한 실리콘) 소스/드레인 에피택셜 층이 사용된다. 그러나, SiP 층으로부터 채널 영역으로 P의 유출 확산은 단채널 제어성을 저하시키고 게이트 길이 확장성을 제한할 것이다. SiP 층의 초기층으로서 저농도 P 층을 사용함으로써 P 확산을 억제하는 것이 가능하지만, P 확산을 방지하기에는 불충분할 수 있다.
본 개시 내용에서, SiAs, SiC, SiCAs 및 SiCP 층과 같은 As 함유층 및/또는 탄소 함유층 중 하나 이상은 P 확산 방지층을 위한 제1 에피택셜 층으로 성장되는 데, P 확산 장벽층은 채널 영역으로의 저농도 P 도핑된 SiP 층보다 낮은 유출 확산 속도를 가진다. 이어서, 고농도-P SiP 바디층이 제1 에피택셜 층의 상부에 성장된다. 또한, SiAs, SiC, SiCAs 및 SiCP 캡 층과 같은 As 함유층 및/또는 탄소 함유층 중 하나 이상도 접점 배선화 중에 P-가스 방출을 방지하기 위해 SiP 바디 상에 형성된다.
도 1~10b는 본 개시 내용의 실시예에 따른 반도체 FET 소자를 제조하기 위한 순차적인 공정의 다양한 단계를 예시한다. 방법의 추가적인 실시예에서, 순차적인 제조 공정에서, 도 1~10b에 예시된 조작의 이전, 도중 및 이후에 하나 이상의 추가의 조작이 제공될 수 있으며 이하에서 설명되는 조작 중 일부는 교체되거나 제거될 수 있음을 이해할 것이다. 조작/공정의 순서는 호환 가능할 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나의 도면을 예시한다.
일부 실시예에서, 기판(10)은 적어도 그 표면 상에 단결정 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다. 특정 실시예에서, 기판(10)은 결정질 Si로 형성된다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼층(미도시)을 포함할 수 있다. 버퍼층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점진적으로 격자 상수를 변화시키는 역할을 할 수 있다. 버퍼층은 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은 에피택셜 성장된 단결정 반도체 재료로 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하부 버퍼층의 30 원자% 게르마늄으로부터 최상부 버퍼층의 70 원자% 게르마늄까지 증가할 수 있다.
도 2에 예시된 바와 같이. 불순물 이온(도펀트)(12)이 실리콘 기판(10)에 주입되어 우물 영역을 형성한다. 이온 주입은 펀치-스루 효과를 방지하기 위해 수행된다. 기판(10)은 불순물(예, p-형 또는 n-형 도전형)로 적절하게 도핑된 다양한 영역을 포함할 수 있다. 도펀트(12)는 예를 들면, n-형 FinFET의 경우, 붕소(BF2)이고, p-형 FinFET의 경우, 인이다.
이후, 도 2에 예시된 바와 같이, 기판(10) 위에 적층형 반도체 층이 형성된다. 적층된 반도체 층은 제1 반도체 층(20) 및 제2 반도체 층(25)을 포함한다. 또한, 적층된 층 위에 마스크 층(16)이 형성된다.
제1 반도체 층(20) 및 제2 반도체 층(25)은 격자 정수가 다른 재료로 이루어지고, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 제1 반도체 층(20) 및 제2 반도체 층(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 이루어진다. 일 실시예에서, 제1 반도체 층(20)은 Si1 -xGex(여기서 x는 약 0.3보다 크다), Ge(x=1.0)이고, 제2 반도체 층(25)은 Si 또는 Si1-yGey이고, 여기서 y는 약 0.4 미만이고, x > y이다. 이 개시 내용에서, "M 화합물" 또는 "M계 화합물"은 화합물의 주요 성분이 M이라는 의미이다.
다른 실시예에서, 제2 반도체 층(25)은 Si1 - yGey(여기서 y는 약 0.3보다 크다) 또는 Ge이고, 제1 반도체 층(20)은 Si 또는 Si1 - xGex이고, 여기서 x는 약 0.4 미만이고, x < y이다. 또 다른 실시예에서, 제1 반도체 층(20)은 Si1-xGex이고 - 여기서 x는 약 0.3~약 0.8의 범위임 -, 제2 반도체 층(25)은 Si1-yGey로 형성되고, 여기서 y는 약 0.1~약 0.4의 범위이다.
도 2에서, 4개 층의 제1 반도체 층(20)과 4개 층의 제2 반도체 층(25)이 배치되어 있다. 그러나, 층수는 4개로 제한되지 않고, 1개층(각 층)만큼 적은 수일 수 있고, 일부 실시예에서 제1 및 제2 반도체 층 각각이 2~10개 층으로 형성된다. 적층된 층수를 조정함으로써, GAA FET 소자의 구동 전류를 조정할 수 있다.
제1 반도체 층(20) 및 제2 반도체 층(25)은 기판(10) 위에 에피택셜 방식으로 형성된다. 제1 반도체 층(20)의 두께는 제2 반도체 층(25)의 두께와 동일하거나 그보다 두꺼울 수 있고, 일부 실시예에서 약 2 nm 내지 약 20 nm의 범위이고, 다른 실시예에서는 약 5 nm 내지 약 15 nm의 범위이다. 제2 반도체 층(25)의 두께는 일부 실시예에서 약 2 nm 내지 약 20 nm의 범위이고, 다른 실시예에서는 약 5 nm 내지 약 15 nm의 범위이다. 각각의 제1 반도체 층(20)의 두께는 동일하거나 다를 수 있다.
일부 실시예에서, 하부의 제1 반도체 층(기판(10)의 최근접층)은 나머지 제1 반도체 층보다 두껍다. 하부의 제1 반도체 층의 두께는 일부 실시예에서 약 10 nm 내지 약 50 nm의 범위이거나 다른 실시예에서 20 nm 내지 40 nm의 범위이다.
일부 실시예에서, 마스크 층(16)은 제1 마스크 층(16A) 및 제2 마스크 층(16B)을 포함한다. 제1 마스크 층(16A)은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 이루어진 패드 산화물 층이다. 제2 마스크 층(16B)은 저압 CVD(LPCVD) 및 플라즈마 증강형 CVD(PECVD)를 포함하는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(PVD) 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물(SiN)로 형성된다. 마스크 층(16)은 포토 리소그래피 및 에칭을 포함하는 패턴화 공정을 이용하는 것에 의해 마스크 패턴으로 패턴화된다.
다음에, 도 3에 예시된 바와 같이, 패턴화된 마스크 층(16)을 사용하는 것에 의해 제1 반도체 층(20)과 제2 반도체 층(25)의 적층된 층을 패턴화하여 Y-방향으로 연장되고 X-방향d으로 연장되는 핀 구조체(29)를 형성한다. 도 4에서, 2개의 핀 구조체(29)가 Y-방향으로 배열된다. 그러나, 핀 구조체의 수는 2개로 제한되지 않으며, 1개 또는 3개 이상일 수 있다. 일부 실시예에서, 패턴화 조작에서 패턴 충실도를 향상시키기 위해 하나 이상의 더미 핀 구조체가 핀 구조체(29)의 양측면에 형성된다. 도 3에 예시된 바와 같이, 핀 구조체(29)는 적층된 반도체 층(20, 25) 및 우물 부분(11)으로 구성된 상부 부분을 가진다.
Y-방향을 따른 핀 구조체의 상부 부분의 폭(W1)은 일부 실시예에서 약 10 nm 내지 약 40 nm의 범위이고, 다른 실시예에서 약 20 nm 내지 약 30 nm의 범위이다. 핀 구조체의 Z-방향을 따른 높이(H1)는 약 100 nm 내지 약 200 nm의 범위에 있다.
적층된 핀 구조체(29)는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조체는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 조합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자기 정렬 공정을 이용하여 패턴화된 희생층과 함께 스페이서가 형성된다. 이어서, 희생층이 제거되고, 나머지 스페이서가 적층된 핀 구조체(29)를 패턴화하는 데 사용될 수 있다.
핀 구조체(29)가 형성된 후, 핀 구조체가 절연층 내에 완전히 매설되도록 절연 재료의 하나 이상의 층을 포함하는 절연 재료층이 기판 위에 형성된다. 절연층을 위한 절연 재료는 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소-도핑된 실리게이트 유리(FSG) 또는 로우-k 유전체 재료를 포함할 수 있다. 상기 절연층을 형성한 후, 어닐링(anneal) 동작을 수행할 수 있다. 이어서, 화학적 기계적 연마(CMP) 방법 및/또는 에치-백 방법과 같은 평탄화 공정이 수행되어 최상부의 제2 반도체 층(25)의 상부면이 절연 재료층으로부터 노출된다. 일부 실시예에서, 하나 이상의 핀 라이너 층(13)이 절연 재료층을 형성하기 전에 핀 구조체 위에 형성된다. 핀 라이너 층(13)은 SiN 또는 실리콘 질화물계 재료(예, SiON, SiCN 또는 SiOCN)로 이루어진다.
일부 실시예에서, 핀 라이너 층(13)은 기판(10) 및 핀 구조체(11)의 하부의 측면 위에 형성된 제1 핀 라이너 층 및 해당 제1 핀 라이너 층 상에 형성된 제2 핀 라이너 층을 포함한다. 각 라이너 층은 일부 실시예에서 약 1 nm 내지 약 20 nm의 두께를 가진다. 일부 실시예에서, 제1 핀 라이너 층은 실리콘 산화물을 포함하고, 약 0. 5㎚와 약 5 ㎚ 사이의 두께를 가지며, 제2 핀 라이너 층은 실리콘 질화물을 포함하고, 약 0.5 ㎚와 약 5 ㎚ 사이의 두께를 가진다. 라이너 층은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 하나 이상의 공정을 통해 증착될 수 있지만, 임의의 허용 가능한 공정이 이용될 수 있다.
이후, 도 4에 예시된 바와 같이, 핀 구조체(29)의 상부가 노출되도록 절연 재료층을 오목화하여 분리 절연층(15)을 형성한다. 이 동작에 의해, 핀 구조체(29)는 얕은 트렌치 분리 영역(STI)으로도 지칭되는 분리 절연층(15)에 의해 서로 분리된다. 분리 절연층(15)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소-도핑된 실리콘 이산화물과 같은 초 로우-k 유전체, 폴리이미드와 같은 중합체, 이들의 조합 등과 같은 적절한 유전체 재료로 형성될 수 있다. 일부 실시예에서, 분리 절연층(15)은 CVD, 유동성 CVD(FCVD) 또는 스핀-온-글라스(spin-on-glass) 프로세스와 같은 프로세스를 통해 형성되지만, 임의의 허용 가능한 프로세스가 이용될 수 있다.
도 4에 예시된 실시예에서, 절연 재료층(15)은 핀 구조체(우물층)(11)의 상부가 노출될 때까지 오목화된다. 다른 실시예에서, 핀 구조체(11)의 상부는 노출되지 않는다. 제1 반도체 층(20)은 후속으로 부분적으로 제거되는 희생층이고, 제2 반도체 층(25)은 후속으로 GAA FET의 채널층으로서 반도체 와이어로 형성된다.
분리 절연층(15)을 형성한 후, 도 5에 예시된 바와 같이, 희생(더미) 게이트 구조체(49)가 형성된다. 도 5는 희생 게이트 구조체(49)가 노출된 핀 구조체(29) 위에 형성된 후의 구조체를 예시한다. 희생 게이트 구조체(49)는 채널 영역이 될 핀 구조체의 일부 위에 형성된다. 희생 게이트 구조체(49)는 GAA FET의 채널 영역을 형성한다. 희생 게이트 구조체(49)는 희생 게이트 유전체 층(41) 및 희생 게이트 전극층(42)을 포함한다. 희생 게이트 유전체 층(41)은 실리콘 산화물계 재료와 같은 하나 이상의 절연 재료층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(41)의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm의 범위에 있다.
희생 게이트 구조체(49)는 핀 구조체 위에 희생 게이트 유전체 층(41)을 먼저 블랭킷 증착하는 것에 의해 형성된다. 이후, 희생 게이트 전극층이 희생 게이트 유전체 층의 상부 및 핀 구조체 위에 블랭킷 증착됨으로써 핀 구조체가 희생 게이트 전극층에 완전히 매립된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서 희생 게이트 전극층의 두께는 약 100 nm 내지 약 200 nm의 범위이다. 일부 실시예에서, 희생 게이트 전극층에 평탄화 조작이 수행된다. 희생 게이트 유전체 층 및 희생 게이트 전극층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD 또는 다른 적절한 공정을 이용하여 증착된다. 이어서, 희생 게이트 전극층 위에 마스크 층이 형성된다. 마스크 층은 SiN 패드층 및 실리콘 산화물 마스크 층(44)을 포함한다.
다음으로, 마스크 층에 패턴화 동작이 수행되고, 희생 게이트 전극층이도 5에 예시된 바와 같이 희생 게이트 구조체(49)로 패턴화된다. 희생 게이트 구조체(49)는 희생 게이트 유전체 층(41), 희생 게이트 전극층(42)(예, 폴리 실리콘), SiN 패드층(43) 및 실리콘 산화물 마스크 층(44)을 포함한다. 희생 게이트 구조체를 패턴화하는 것에 의해, 제1 및 제2 반도체 층의 적층된 층이 희생 게이트 구조체의 대향 측면에 부분적으로 노출되어, 도 5에 예시된 바와 같이 소스/드레인(S/D) 영역을 형성한다. 본 개시 내용에서, 소스 및 드레인은 호환 가능하게 사용되고 그 구조는 실질적으로 동일하다. 도 5에서, 하나의 희생 게이트 구조체가 형성되어 있지만, 희생 게이트 구조체의 수는 1개로 한정되지 않는다. 일부 실시예에서, 2개 이상의 희생 게이트 구조체가 Y-방향으로 배열된다. 특정 실시예에서, 하나 이상의 더미 희생 게이트 구조체가 패턴 충실도를 향상시키기 위해 희생 게이트 구조체의 양 측면에 형성된다.
또한, 측벽 스페이서를 위한 커버층(40)이 도 6에 예시된 바와 같이 희생 게이트 구조체(49) 위에 형성된다. 커버층(40)은 희생 게이트 구조체의 상부, 수평면 및 측벽과 같은 수직면 상에 실질적으로 동일한 두께로 형성되도록 컨포멀하게(conformally) 증착된다. 일부 실시예에서, 커버층(40)은 약 5 nm 내지 약 20 nm의 범위의 두께를 가진다. 커버층(40)은 SiN, SiON, SiOCN 및 SiCN 중 일종 이상 또는 임의의 다른 적절한 유전체 재료를 포함한다. 커버층(40)은 ALD 또는 CVD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
특정 실시예에서, 커버층(40)이 형성되기 전에, 절연 재료로 형성된 추가의 커버층(47)이 노출된 핀 구조체 및 희생 게이트 구조체(49) 위에 컨포멀하게 형성된다. 이러한 경우에, 추가의 커버층 및 커버층은 이들 중 하나가 선택적으로 에칭될 수 있게 상이한 재료로 형성된다. 추가의 커버층(47)은 SiOC 및/또는 SiOCN과 같은 로우-k 유전체 재료 또는 임의의 다른 적절한 유전체 재료를 포함하고, ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
도 1~6에 설명된 조작에 의해, 도 7a의 구조체를 얻을 수 있다. 일부 실시예에서, 하나 이상의 추가의 희생 게이트 구조체가 도 7b에 예시된 바와 같이 형성되며, 반도체 층(20 및 25)이 추가의 희생 게이트 구조체 아래에서 연장된다. 도 7a 및 도 8~10에서, 도 7b에 예시된 파선에 의해 둘러싸인 영역에 대응하는 구조체의 일부만이 예시되며, 희생 게이트 구조체의 상부는 예시되어 있지 않다.
다음으로, 도 8에 예시된 바와 같이. 소스/드레인 영역 상에 형성된 커버층(40)이 적절한 에칭 조작에 의해 제거되고, 이후 소스/드레인(S/D) 에칭 조작이 수행되어 제1 반도체 층(20)(SiGe)을 선택적으로 제거함으로써 소스/드레인 영역에 제2 반도체 층(25)(Si)을 남긴다. 에칭은 건식 에칭 및/또는 습식 에칭일 수 있다. 제2 반도체 층(25)이 횡방향으로 교차하는 S/D 공간(28)이 형성된다. 일부 실시예에서, 핀 구조체(11)(또는 기판(10))의 하부 부분은 실질적으로 에칭되지 않는다.
일부 실시예에서, 희생 게이트 구조체 아래의 제2 반도체 층(25)의 치수(예, 두께, 폭, 직경 등)는 소스/드레인 영역(S/D 공간)에서의 치수와 상이하다. 일부 실시예에서, 희생 게이트 구조체 아래의 제2 반도체 층의 두께(T1)는 S/D 공간(28)에서의 제2 반도체 층의 두께(T2)보다 두껍다. S/D 에칭은 제1 반도체 층의 단부가 게이트 스페이서(40) 아래에 또는 희생 게이트 전극(42) 아래에 위치되도록 수행된다. 일부 실시예에서, 제1 반도체 층(20)은 S/D 공간(28) 내에서 X-방향으로 측방향으로 에칭되어 공동을 형성한다. 일부 실시예에서, 제1 반도체 층(20)의 에칭량은 약 2 nm 내지 약 10 nm의 범위에 있다. 제1 반도체 층(20)이 Ge 또는 SiGe이고 제2 반도체 층(25)이 Si인 경우, 제1 반도체 층(20)은 한정되는 것은 아니지만 암모늄 수산화물(NH4OH), 테트라메틸 암모늄 수산화물(TMAH), 에틸렌디아민 피로카테콜(EDP) 또는 칼륨 수산화뮬(KOH) 용액과 같은 습식 에칭제를 사용하여 선택적으로 에칭될 수 있다.
일부 실시예에서, 제1 반도체 층(20)의 적절한 결정 배향 및 에칭제의 선택에 의해, 제1 반도체 층(20)의 측면 단부들의 에칭된 표면은 도 8에 예시된 바와 같이 (111) 면(facet)에 의해 형성된 사변형 공동을 가진다. X-방향을 따른 단면에서, 공동은 도 8에 예시된 바와 같이 V-형(또는 개방된 삼각형 형상)을 가진다.
이어서, 도 9a 및 도 9b에 예시된 바와 같이. S/D 공간(28)에 S/D 에피택셜 층(50)이 형성된다. 도 9b는 Y-방향을 따라 S/D 에피택셜 층(50)을 절단한 단면도이다. 소스/드레인 에피택셜 층(50)은 제2 반도체 층(25)의 소스/드레인 영역 상에 에피택셜하게 형성되는 제1 에피택셜 층(52), 제1 에피택셜 층(52) 상에 에피택셜하게 형성되는 제2 에피택셜 층(54) 및 제2 에피택셜 층(54) 상에 에피택셜하게 형성되는 제3 에피택셜 층(56)을 포함한다. 일부 실시예에서, 제1 에피택셜 층(52)은 SiAs 층, SiC 층, SiCAs 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 일부 실시예에서, 제1 에피택셜 층(52)은 단일 SiAs 층을 포함한다. 다른 실시예에서, 제1 에피택셜 층(52)은 단일 SiCAs 층이다. 일부 실시예에서, 제1 에피택셜 층(52)은 단일 SiC 층이다. 일부 실시예에서, 제1 에피택셜 층은 단일 SiCP 층이다.
일부 실시예에서, 제2 에피택셜 층(54)은 SiP 층을 포함한다.
일부 실시예에서, 제3 에피택셜 층(56)은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 일부 실시예에서, 제3 에피택셜 층(56)은 단일 SiAs 층을 포함한다. 일부 실시예에서, 제3 에피택셜 층(56)은 단일 SiCAs 층이다. 일부 실시예에서, 제3 에피택셜 층(56)은 단일 SiC 층이다. 일부 실시예에서, 제3 에피택셜 층(56)은 SiCP 층이다. 일부 실시예에서, 제3 에피택셜 층(56)은 제2 에피택셜 층(54)보다 낮은 P 농도를 갖는 SiP 층을 포함한다.
일부 실시예에서, 제2 에피택셜 층(54)은 제1 에피택셜 층(52) 및 제3 에피택셜 층(56)보다 두꺼운 두께를 가진다. 일부 실시예에서, 제1 에피택셜 층(52)의 두께는 약 0.5 nm 내지 약 5 nm의 범위이고, 다른 실시예에서, 약 1 nm 내지 약 3 nm의 범위이다. 일부 실시예에서, 제3 에피택셜 층(56)의 두께는 약 0.5 nm 내지 약 5 nm의 범위이고, 다른 실시예에서 약 1 nm 내지 약 3 nm의 범위이다.
일부 실시예에서, 제1 에피택셜 층(52)은 SiAs 층 및 SiCAs 층과 같은 As 함유층을 포함하고, SiAs 및/또는 SiCAs 층에서 As의 농도는 약 1×1020 원자/cm3 내지 약 5×1021 원자/cm3의 범위이다. 일부 실시예에서, 제2 에피택셜 층(54)은 SiP 층을 포함하고, SiP 층에서의 P의 농도는 약 1×1020 원자/cm3 내지 약 5×1021 원자/cm3의 범위이다. 일부 실시예에서, 제3 에피택셜 층(56)은 SiAs 및 SiCAs 층과 같은 As 함유층을 포함하고, SiAs 및/또는 SiCAs 층에서 As의 농도는 약 1×1020 원자/cm3 내지 약 5×1021 원자/cm3의 범위이다.
일부 실시예에서, 제1 에피택셜 층(52)은 복수의 나노와이어(제2 반도체 층(25)) 각각의 소스/드레인 영역 주위를 감싸고, 하나의 소스/드레인 영역 주위를 감싸는 제1 에피택셜 층(52)은 인접한 하나의 소스/드레인 영역을 둘러싸는 제1 에피택셜 층으로부터 분리된다. 일부 실시예에서, 제2 에피택셜 층(54)은 제1 에피택셜 층(52)으로 덮인 소스/드레인 영역 주위를 감싸고, 인접한 소스/드레인 영역 사이의 갭을 채운다. 일부 실시예에서, 제3 에피택셜 층(56)은 제2 에피택셜 층의 외부면을 덮고 제1 에피택셜 층으로부터 분리된다.
일부 실시예에서, 제1 에피택셜 층(52)은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제2 에피택셜 층(54)은 SiP 층이고, 제3 에피택셜 층(56)은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이다.
일부 실시예에서, 제1 에피택셜 층(52)은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제2 에피택셜 층(54)은 SiP 층이고, 제3 에피택셜 층(56)은 제2 에피택셜 층(54)과 다른 P 농도(예, 고농도 또는 저농도)의 SiP 층이다.
일부 실시예에서, 제1 에피택셜 층(52)은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제2 에피택셜 층(54)은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제3 에피택셜 층(56)은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이다. 일부 실시예에서, As, C 및/또는 P의 농도는 제1, 제2 및/또는 제3 에피택셜 층에서 상이하다. 일부 실시예에서, 제1 내지 제3 에피택셜 층은 As를 포함하고, 제2 에피택셜 층에서의 As의 농도는 제1 및 제3 에피택셜 층에서의 As의 농도보다 높고, 제3 에피택셜 층에서의 As의 농도는 제1 에피택셜 층에서의 As의 농도보다 높다.
S/D 에피택셜 층(50)이 형성된 후, S/D 에피택셜 층(50) 위에 층간 유전체(ILD) 층(70)이 형성된다. ILD 층(70)의 재료는 Si, O, C 및/또는 H를 포함하는 화합물로서, 실리콘 산화물, SiCOH 및 SiOC와 같은 화합물을 포함한다. 중합체와 같은 유기 재료가 ILD 층에 사용될 수 있다. ILD 층이 형성된 후에, 희생 게이트 전극층(42)의 상부가 노출되도록 CMP와 같은 평탄화 조작이 수행된다.
이후, 희생 게이트 전극층(42)과 희생 게이트 유전체 층(41)이 제거된다. ILD 층(70)은 희생 게이트 구조체의 제거 중에 S/D 에피택셜 층(50)을 보호한다. 희생 게이트 구조체는 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층(42)이 폴리실리콘이고 ILD 층이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에칭제가 사용되어 희생 게이트 전극층(42)을 선택적으로 제거할 수 있다. 이후, 희생 게이트 유전체 층(41)이 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거된다.
희생 게이트 구조체가 제거된 후, 채널 영역에서 제1 반도체 층(20)이 제거되어 제2 반도체 층(25)의 와이어가 형성된다. 제2 반도체 층(25)의 반도체 와이어가 형성된 후, 도 10a 및 도 10b에 예시된 바와 같이, 각각의 채널층(제2 반도체 층(25)의 와이어) 주위에 게이트 유전체 층(82)이 형성되고, 게이트 유전체 층 상에 게이트 전극층(86)이 형성된다.
특정 실시예에서, 게이트 유전체 층(82)은 실리콘 산화물, 실리콘 질화물 또는 하이-k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층은 채널층과 유전체 재료 사이에 형성된 계면층(미도시)을 포함한다.
게이트 유전체 층(82)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층은 각 채널층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도의 동형(conformal) 증착 공정을 이용하여 형성된다. 게이트 유전체 층의 두께는 일 실시예에서 약 1 nm 내지 약 6 nm의 범위 내에 있다.
게이트 전극층(86)은 게이트 유전체 층 상에 형성되어 각 채널층을 둘러싼다. 게이트 전극은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 및/또는 이들의 조합과 같은 도전 재료의 하나 이상의 층을 포함한다.
게이트 전극층(86)은 CVD, ALD, 전기 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극층은 또한 ILD 층(70)의 상부면 위에 증착된다. ILD 층(70) 위에 형성된 게이트 유전체 층 및 게이트 전극층은 이후 ILD 층(70)이 노출될 때까지 예를 들어 CMP를 이용하여 평탄화된다.
본 개시 내용의 특정 실시예에서, 하나 이상의 일함수 조정층(84)이 게이트 유전체 층과 게이트 전극층 사이에 개재된다. 일함수 조정층(84)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층 또는 이들 재료 중 2종 이상의 재료의 다층과 같은 도전 재료로 형성된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 일종 이상의 재료가 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, 전자빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층(84)은 다른 금속층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수 있다. 일부 실시예에서, 게이트 전극층(86)은 도 10a에 예시된 바와 같이 제2 반도체 층(25) 사이에도 형성된다. 다른 실시예에서, 도 10b에 예시된 바와 같이. 제2 반도체 층(25) 사이의 공간은 게이트 유전체 층(82) 및 일함수 조정층(84)에 의해 완전히 채워진다.
이어서, 건식 에칭을 이용하여 ILD 층(70)에 접촉 홀을 형성함으로써 S/D 에피택셜 층(50)의 상부를 노출시킨다. 일부 실시예에서, 실리사이드 층이 S/D 에피택셜 층(50) 위에 형성된다. 실리사이드 층은 일부 실시예에서 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 일종 이상을 포함한다. 이후, 도 10a 및 도 10b에 예시된 바와 같이, 도전 접촉층(90)이 접촉 홀에 형성된다. 도전 접촉층은 일부 실시예에서 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 일종 이상을 포함한다. 또한, 일부 실시예에서 도전 접촉 플러그가 도전 접촉층 상에 형성된다. 도전 접촉 플러그는 일부 실시예에서 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN의 하나 이상의 층을 포함한다.
GAA FET는 접점/비아, 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정을 거친다는 것이 이해된다.
도 11~13은 본 개시 내용의 실시예에 따른 GAA FET 소자를 제조하기 위한 순차적인 공정의 다양한 단계를 예시한다. 순차적인 제조 공정에서 도 11~13에 예시된 단계의 이전, 도중 및 이후에 하나 이상의 추가적인 조작이 제공될 수 있으며, 본 방법의 추가적인 실시예에서 아래 설명되는 조작의 일부는 대체되거나 제거될 수 있음을 이해할 것이다. 조작/공정의 순서는 호환될 수 있다. 도 1~10과 관련하여 설명된 재료, 구성, 치수, 프로세스 및/또는 조작은 이하의 실시예에 적용될 수 있으므로, 그 상세한 설명은 생략될 수 있다.
도 7에 예시된 구조체가 형성된 후에, S/D 에칭 조작이 수행된다. 이 실시예에서, S/D 에칭 조작은 소스/드레인 영역에서 제1 반도체 층(20) 및 제2 반도체 층(25)을 모두 제거하여 S/D 공간(29)을 형성하도록 수행된다. 일부 실시예에서, 핀 구조체(11)(또는 기판 (10))의 하부의 상부도 에칭된다.
이어서, 도 12a 및 도 12b에 예시된 바와 같이, S/D 공간(29)에 S/D 에피택셜 층(50')이 형성된다. 도 12b는 Y-방향을 따라 S/D 에피택셜 층(50')을 절단한 단면도이다. 소스/드레인 에피택셜 층(50')은 소스/드레인 영역 상에 에피택셜하게 형성되는 제1 에피택셜 층(52'), 제1 에피택셜 층(52') 상에 에피택셜하게 형성되는 제2 에피택셜 층(54') 및 제2 에피택셜 층(54') 상에 에피택셜하게 형성되는 제3 에피택셜 층(56')을 포함한다. 일부 실시예에서, 제1 에피택셜 층(52')은 SiAs 층, SiC 층, SiCAs 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 일부 실시예에서, 제1 에피택셜 층(52')은 단일 SiAs 층을 포함한다. 다른 실시예에서, 제1 에피택셜 층(52')은 단일 SiCAs 층이다. 일부 실시예에서, 제1 에피택셜 층(52')은 단일 SiC 층이다. 일부 실시예에서, 제1 에피택셜 층은 단일 SiCP 층이다.
일부 실시예에서, 제2 에피택셜 층(54')은 SiP 층을 포함한다.
일부 실시예에서, 제3 에피택셜 층(56')은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 일부 실시예에서, 제3 에피택셜 층(56')은 단일 SiAs 층을 포함한다. 일부 실시예에서, 제3 에피택셜 층(56')은 단일 SiCAs 층이다. 일부 실시예에서, 제3 에피택셜 층(56')은 단일 SiC 층이다. 일부 실시예에서, 제3 에피택셜 층(56')은 SiCP 층이다. 일부 실시예에서, 제3 에피택셜 층(56')은 제2 에피택셜 층(54')보다 낮은 P 농도를 갖는 SiP 층을 포함한다.
일부 실시예에서, 제2 에피택셜 층(54')은 제1 에피택셜 층(52') 및 제3 에피택셜 층(56')보다 두꺼운 두께를 가진다. 일부 실시예에서, 제1 에피택셜 층(52')의 두께는 약 0.5 nm 내지 약 5 nm의 범위이고, 다른 실시예에서, 약 1 nm 내지 약 3 nm의 범위이다. 일부 실시예에서, 제3 에피택셜 층(56')의 두께는 약 0.5 nm 내지 약 5 nm의 범위이고, 다른 실시예에서 약 1 nm 내지 약 3 nm의 범위이다.
일부 실시예에서, 제1 에피택셜 층(52')은 SiAs 층 및 SiCAs 층과 같은 As 함유층을 포함하고, SiAs 및/또는 SiCAs 층에서 As의 농도는 약 1×1020 원자/cm3 내지 약 5×1021 원자/cm3의 범위이다. 일부 실시예에서, 제2 에피택셜 층(54')은 SiP 층을 포함하고, SiP 층에서의 P의 농도는 약 1×1020 원자/cm3 내지 약 5×1021 원자/cm3의 범위이다. 일부 실시예에서, 제3 에피택셜 층(56')은 SiAs 및 SiCAs 층과 같은 As 함유층을 포함하고, SiAs 및/또는 SiCAs 층에서 As의 농도는 약 1×1020 원자/cm3 내지 약 5×1021 원자/cm3의 범위이다. As, P 및/또는 C의 농도가 이들 범위 내에 있으면, 적절한 응력 및 낮은 소스/드레인 저항을 유지하면서 P 확산을 효과적으로 억제할 수 있다.
일부 실시예에서, 제1 에피택셜 층(52')은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제2 에피택셜 층(54')은 SiP 층이고, 제3 에피택셜 층(56')은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이다.
일부 실시예에서, 제1 에피택셜 층(52')은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제2 에피택셜 층(54')은 SiP 층이고, 제3 에피택셜 층(56')은 제2 에피택셜 층(54')과 다른 P 농도(예, 고농도 또는 저농도)의 SiP 층이다.
일부 실시예에서, 제1 에피택셜 층(52')은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제2 에피택셜 층(54')은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이고, 제3 에피택셜 층(56')은 SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이다. 일부 실시예에서, As, C 및/또는 P의 농도는 제1, 제2 및/또는 제3 에피택셜 층에서 상이하다. 일부 실시예에서, 제1 내지 제3 에피택셜 층은 As를 포함하고, 제2 에피택셜 층에서의 As의 농도는 제1 및 제3 에피택셜 층에서의 As의 농도보다 높고, 제3 에피택셜 층에서의 As의 농도는 제1 에피택셜 층에서의 As의 농도보다 높다.
이어서, S/D 에피택셜 층(50') 위에 층간 유전체(ILD) 층(70)이 형성된다. 이후, 희생 게이트 전극층(42)과 희생 게이트 유전체 층(41)이 제거된다. 희생 게이트 구조체가 제거된 후, 채널 영역에서 제1 반도체 층(20)이 제거되어 제2 반도체 층(25)의 와이어가 형성된다. 제2 반도체 층(25)의 반도체 와이어가 형성된 후, 도 13에 예시된 바와 같이, 각각의 채널층(제2 반도체 층(25)의 와이어) 주위에 게이트 유전체 층(82)이 형성되고, 게이트 유전체 층 상에 일함수 조정층(84) 및 게이트 전극층(86)이 형성된다. 이어서, 도 13에 예시된 바와 같이 접촉 홀에 도전 접촉층(90)이 형성된다.
GAA FET는 접점/비아, 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정을 거친다는 것이 이해된다.
도 14 및 도 15는 본 개시 내용의 실시예에 따른 GAA FET 소자를 제조하기 위한 순차적인 공정의 다양한 단계를 예시한다. 순차적인 제조 공정에서 도 14 및 도 15에 예시된 단계의 이전, 도중 및 이후에 하나 이상의 추가적인 조작이 제공될 수 있으며, 본 방법의 추가적인 실시예에서 아래 설명되는 조작의 일부는 대체되거나 제거될 수 있음을 이해할 것이다. 조작/공정의 순서는 호환될 수 있다. 도 1~13과 관련하여 설명된 재료, 구성, 치수, 프로세스 및/또는 조작은 이하의 실시예에 적용될 수 있으므로, 그 상세한 설명은 생략될 수 있다.
도 8에 예시된 바와 같이 제1 반도체 층(20)이 선택적으로 제거된 후, 도 14에 예시된 바와 같이 내부 스페이서(35)가 제1 반도체 층(20)의 단부에 형성된다. 내부 스페이서(14)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiOC 또는 SiCN과 같은 절연 재료 또는 임의의 다른 적절한 절연 재료로 형성된다. 일부 실시예에서, 내부 스페이서(35)를 위한 하나 이상의 절연 재료층이 소스/드레인 공간(28)에 컨포멀하게 형성된 다음, 에칭 조작이 수행되어 절연 재료층의 불필요한 부분을 제거하여 제1 반도체 층(20)의 단부면에 내부 스페이서(35)를 남긴다. 이어서, 도 9a, 도 9b 및 도 10과 관련하여 설명된 조작이 수행되어 도 15에 예시된 구조체가 얻어진다.
본 명세서에서 모든 장점이 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특별한 장점이 요구되지 않으며, 다른 실시예 또는 예는 상이한 장점을 제공할 수 있음을 이해할 것이다.
예를 들어, 본 개시 내용에서, SiAs, SiC, SiCAs 및 SiCP 층 중 하나 이상이 제1 에피택셜 층으로서 성장하기 때문에, SiP 바디층으로부터 채널로 P의 유출 확산을 제공할 수 있다. 또한, 저항률을 감소시키기 위해 더 높은 P 농도의 SiP 바디층을 형성할 수 있다. 또한, SiAs, SiC, SiCAs 및 SiCP 캡 층 중 하나 이상이 SiP 바디 상에 형성되기 때문에, 접촉 배선화 중에 P 가스 방출을 방지할 수도 있다.
본 개시 내용의 일 양태에 따르면, 반도체 디바이스는 채널 영역, 상기 채널 영역에 인접한 소스/드레인 영역 및 소스/드레인 에피택셜 층을 포함한다. 상기 소스/드레인 에피택셜 층은 상기 소스/드레인 영역 상에 에피택셜하게 형성되는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함한다. 상기 제1 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiAs 층, SiC 층 및 SiCAs 층 중 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiC 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiCAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 SiP 층을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층, SiC 층 및 SiCAs 층 중 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiC 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiCAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층보다 낮은 P 농도를 가지는 SiP 층을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 상기 제1 에피택셜 층 및 상기 제3 에피택셜 층보다 두꺼운 두께를 가진다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층의 두께는 1 nm 내지 3 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층의 두께는 1 nm 내지 3 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiAs 층 및/또는 SiCAs 층을 포함하고, 상기 제1 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 SiP 층을 포함하고, 상기 SiP 층의 P 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층 및/또는 SiCAs 층을 포함하고, 상기 제3 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 반도체 디바이스는 하부 핀 구조체 위에 수직으로 배열된 복수의 나노와이어를 포함하는 게이트-올-라운드 전계 효과 트랜지스터이고, 상기 복수의 나노와이어 각각은 상기 채널 영역 및 상기 소스/드레인 영역을 가진다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 상기 복수의 나노와이어 각각의 소스/드레인 영역 주위를 감싸고, 하나의 소스/드레인 영역 주위를 감싸는 상기 제1 에피택셜 층은 인접한 하나의 소스/드레인 영역을 감싸는 상기 제1 에피택셜 층으로부터 분리된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 상기 제1 에피택셜 층으로 덮인 상기 소스/드레인 영역 주위를 감싸고, 인접한 소스/드레인 영역 사이의 갭을 채운다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층의 외부면을 덮고 상기 제1 에피택셜 층으로부터 분리된다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)를 포함한다. 상기 GAA FET는 채널 영역 및 상기 채널 영역에 인접한 소스/드레인 영역 및 소스/드레인 에피택셜 층을 각각 가지는 복수의 반도체 나노와이어를 포함한다. 상기 소스/드레인 에피택셜 층은 각각의 반도체 나노와이어의 소스/드레인 영역 둘레를 에피택셜하게 감싸는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함한다. 상기 제2 에피택셜 층은 P를 포함한다. 상기 제1 에피택셜 층은 상기 제2 에피택셜 층으로부터 상기 소스/드레인 영역으로의 P 확산을 억제하는 재료를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층으로부터 P 확산을 억제하는 재료를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층 및 상기 제3 에피택셜 층은 As를 함유하고, 상기 제1 에피택셜 층의 As의 농도는 상기 제3 에피택셜 층의 As의 농도보다 낮다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)를 포함한다. 상기 GAA FET는 채널 영역 및 상기 채널 영역에 인접한 소스/드레인 영역 및 소스/드레인 에피택셜 층을 각각 가지는 복수의 반도체 나노와이어를 포함한다. 상기 소스/드레인 에피택셜 층은 각각의 반도체 나노와이어의 소스/드레인 영역 둘레를 에피택셜하게 감싸는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함한다. 상기 제1 에피택셜 층은 As를 함유하는 반도체 재료 및 C를 함유하는 반도체 재료로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 에피택셜 층이 소스/드레인 영역 상에 형성되고, 제2 에피택셜 층이 상기 제1 에피택셜 층 상에 형성되고, 제3 에피택셜 층이 상기 제2 에피택셜 층 상에 형성된다. 상기 제1 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiAs 층, SiC 층 및 SiCAs 층 중 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiC 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiCAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 SiP 층을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층, SiC 층 및 SiCAs 층 중 하나를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiC 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiCAs 층이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층보다 낮은 P 농도를 가지는 SiP 층을 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 상기 제1 에피택셜 층 및 상기 제3 에피택셜 층보다 두꺼운 두께를 가진다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층의 두께는 1 nm 내지 3 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층의 두께는 1 nm 내지 3 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제1 에피택셜 층은 SiAs 층 및/또는 SiCAs 층을 포함하고, 상기 제1 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제2 에피택셜 층은 SiP 층을 포함하고, 상기 SiP 층의 P 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 상기 제3 에피택셜 층은 SiAs 층 및/또는 SiCAs 층을 포함하고, 상기 제3 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위이다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 반도체 디바이스로서,
채널 영역을 가지는 반도체 와이어;
상기 채널 영역 둘레를 감싸는 게이트 구조체;
상기 채널 영역에 인접한 소스/드레인 영역; 및
소스/드레인 에피택셜 층
을 포함하고,
상기 소스/드레인 에피택셜 층은 상기 소스/드레인 영역 상에 에피택셜하게 형성되는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층, 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함하고,
상기 제1 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층, 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것인 반도체 디바이스.
2. 제1항에 있어서, 상기 제1 에피택셜 층은 SiAs 층, SiC 층, 및 SiCAs 층 중 하나를 포함하는 것인 반도체 디바이스.
3. 제1항에 있어서, 상기 제2 에피택셜 층은 SiP 층을 포함하는 것인 반도체 디바이스.
4. 제3항에 있어서, 상기 제3 에피택셜 층은 SiAs 층, SiC 층, SiCAs 층, 및 SiCP 층으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것인 반도체 디바이스.
5. 제4항에 있어서, 상기 제3 에피택셜 층은 SiAs 층, SiC 층, 및 SiCAs 층 중 하나를 포함하는 것인 반도체 디바이스.
6. 제4항에 있어서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층보다 낮은 P 농도를 가지는 SiP 층을 포함하는 것인 반도체 디바이스.
7. 제1항에 있어서, 상기 제2 에피택셜 층은 상기 제1 에피택셜 층 및 상기 제3 에피택셜 층보다 큰 두께를 가지는 것인 반도체 디바이스.
8. 제7항에 있어서, 상기 제1 에피택셜 층의 두께는 1 nm 내지 3 nm의 범위 내에 있는 것인 반도체 디바이스.
9. 제7항에 있어서, 상기 제3 에피택셜 층의 두께는 1 nm 내지 3 nm의 범위 내에 있는 것인 반도체 디바이스.
10. 제1항에 있어서,
상기 제1 에피택셜 층은 SiAs 층 또는 SiCAs 층을 포함하고,
상기 제1 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위 내에 있는 것인 반도체 디바이스.
11. 제1항에 있어서,
상기 제2 에피택셜 층은 SiP 층을 포함하고,
상기 SiP 층의 P 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위 내에 있는 것인 반도체 디바이스.
12. 제1항에 있어서,
상기 제3 에피택셜 층은 SiAs 층 또는 SiCAs 층을 포함하고,
상기 제3 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위 내에 있는 것인 반도체 디바이스.
13. 제1항에 있어서,
하부 핀 구조체 위에 수직으로 배열된 복수의 반도체 와이어를 포함하고,
상기 복수의 반도체 와이어 각각은 상기 채널 영역 및 상기 소스/드레인 영역을 가지는 것인 반도체 디바이스.
14. 제13항에 있어서, 상기 제1 에피택셜 층은 상기 복수의 반도체 와이어 각각의 소스/드레인 영역 주위를 감싸고, 하나의 소스/드레인 영역 주위를 감싸는 상기 제1 에피택셜 층은 인접한 하나의 소스/드레인 영역 둘레를 감싸는 상기 제1 에피택셜 층으로부터 분리된 것인 반도체 디바이스.
15. 제14항에 있어서, 상기 제2 에피택셜 층은 상기 제1 에피택셜 층으로 덮인 상기 소스/드레인 영역 주위를 감싸고, 인접한 소스/드레인 영역 사이의 갭을 채운 것인 반도체 디바이스.
16. 제15항에 있어서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층의 외부면을 덮고 상기 제1 에피택셜 층으로부터 분리된 것인 반도체 디바이스.
17. 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET)를 포함하는 반도체 디바이스로서,
상기 GAA FET는,
채널 영역 및 상기 채널 영역에 인접한 소스/드레인 영역을 각각 구비한 복수의 반도체 와이어; 및
소스/드레인 에피택셜 층
을 포함하고,
상기 소스/드레인 에피택셜 층은 상기 반도체 와이어 각각의 소스/드레인 영역 둘레를 에피택셜하게 감싸는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층, 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함하고,
상기 제2 에피택셜 층은 P를 포함하며,
상기 제1 에피택셜 층은 상기 제2 에피택셜 층으로부터 상기 소스/드레인 영역으로의 P 확산을 억제하는 재료를 포함하는 것인 반도체 디바이스.
18. 제17항에 있어서, 상기 제3 에피택셜 층은 상기 제2 에피택셜 층으로부터의 P 확산을 억제하는 재료를 포함하는 것인 반도체 디바이스.
19. 제18항에 있어서,
상기 제1 에피택셜 층 및 상기 제3 에피택셜 층은 As를 함유하고,
상기 제1 에피택셜 층의 As의 농도는 상기 제3 에피택셜 층의 As의 농도보다 낮은 것인 반도체 디바이스.
20. 반도체 디바이스를 제조하는 방법으로서,
소스/드레인 영역 위에 SiAs로 제조된 제1 에피택셜 층을 형성하는 단계;
상기 제1 에피택셜 층 위에 SiP로 제조된 제2 에피택셜 층을 형성하는 단계; 및
상기 제2 에피택셜 층 위에 SiAs로 제조된 제3 에피택셜 층을 형성하는 단계
를 포함하고,
상기 제1 에피택셜 층의 As 함량은 상기 제3 에피택셜 층의 As 함량과 상이한 것인 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    채널 영역을 가지는 반도체 와이어;
    상기 채널 영역 둘레를 감싸는 게이트 구조체;
    상기 채널 영역에 인접한 소스/드레인 영역; 및
    소스/드레인 에피택셜 층
    을 포함하고,
    상기 소스/드레인 에피택셜 층은, 상기 소스/드레인 영역 둘레를 감싸며 에피택셜하게 형성되는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층, 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함하고,
    상기 제1 에피택셜 층은 SiCAs 층을 포함하는 것인, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 에피택셜 층은 SiP 층을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 에피택셜 층은 상기 제1 에피택셜 층 및 상기 제3 에피택셜 층보다 큰 두께를 가지는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위 내에 있는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제2 에피택셜 층은 SiP 층을 포함하고,
    상기 SiP 층의 P 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위 내에 있는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제3 에피택셜 층은 SiAs 층 또는 SiCAs 층을 포함하고,
    상기 제3 에피택셜 층에서 As의 농도는 1×1020 원자/cm3 내지 5×1021 원자/cm3의 범위 내에 있는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    하부 핀 구조체 위에 수직으로 배열된 복수의 반도체 와이어를 포함하고,
    상기 복수의 반도체 와이어 각각은 상기 채널 영역 및 상기 소스/드레인 영역을 가지는 것인, 반도체 디바이스.
  9. 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET)를 포함하는 반도체 디바이스로서,
    상기 GAA FET는,
    채널 영역 및 상기 채널 영역에 인접한 소스/드레인 영역을 각각 구비한 복수의 반도체 와이어; 및
    소스/드레인 에피택셜 층
    을 포함하고,
    상기 소스/드레인 에피택셜 층은 상기 반도체 와이어 각각의 소스/드레인 영역 둘레를 감싸며 에피택셜하게 형성되는 제1 에피택셜 층, 상기 제1 에피택셜 층 상에 에피택셜하게 형성되는 제2 에피택셜 층, 및 상기 제2 에피택셜 층 상에 에피택셜하게 형성되는 제3 에피택셜 층을 포함하고,
    상기 제2 에피택셜 층은 P를 포함하며,
    상기 제1 에피택셜 층은 SiCAs 층을 포함하고,
    상기 제3 에피택셜 층은 SiAs 층, SiC 층 또는 SiCAs 층을 포함하는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법으로서,
    소스/드레인 영역 위에 SiCAs로 제조된 제1 에피택셜 층을 형성하는 단계;
    상기 제1 에피택셜 층 위에 SiP로 제조된 제2 에피택셜 층을 형성하는 단계; 및
    상기 제2 에피택셜 층 위에 SiAs로 제조된 제3 에피택셜 층을 형성하는 단계
    를 포함하고,
    상기 제1 에피택셜 층의 As 함량은 상기 제3 에피택셜 층의 As 함량과 상이한 것인, 반도체 디바이스를 제조하는 방법.
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