TW202038472A - 製造半導體元件之方法以及半導體元件 - Google Patents

製造半導體元件之方法以及半導體元件 Download PDF

Info

Publication number
TW202038472A
TW202038472A TW108143486A TW108143486A TW202038472A TW 202038472 A TW202038472 A TW 202038472A TW 108143486 A TW108143486 A TW 108143486A TW 108143486 A TW108143486 A TW 108143486A TW 202038472 A TW202038472 A TW 202038472A
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial layer
epitaxial
source
semiconductor
Prior art date
Application number
TW108143486A
Other languages
English (en)
Other versions
TWI735092B (zh
Inventor
彭成毅
謝文興
陳文園
何炯煦
李松柏
田博仁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202038472A publication Critical patent/TW202038472A/zh
Application granted granted Critical
Publication of TWI735092B publication Critical patent/TWI735092B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]

Abstract

一種半導體元件包含通道區域、與通道區域相鄰之源極/汲極區域，及源極/汲極磊晶層。源極/汲極磊晶層包含磊晶地形成於源極/汲極區域上之第一磊晶層、磊晶地形成於第一磊晶層上之第二磊晶層，及磊晶地形成於第二磊晶層上之第三磊晶層。第一磊晶層包含選自由SiAs層、SiC層及SiCP層組成之群的至少一者。

Description

製造半導體元件之方法以及半導體元件
隨著半導體行業已發展至奈米技術製程節點以追求更高的元件密度、更高的效能及更低的成本，來自製造及設計問題之挑戰已導致發展了三維設計，諸如，多閘極場效應電晶體(field effect transistor，FET)，包含鰭式FET(Fin FET)及環繞式閘極(gate-all-around，GAA)FET。在Fin FET中，閘電極與通道區域之三個側表面相鄰，其中閘極介電層插入此三個側表面之間。因為閘極結構環繞(圍繞)三個表面上之鰭片，所以電晶體基本上具有三個閘極，用於控制經過鰭片或通道區域之電流。遺憾地是，第四側、通道之底部遠離閘電極且因此不受嚴格的閘極控制。相反，在GAA FET中，通道區域之所有側表面皆被閘電極環繞，此允許通道區域中之更完全耗盡，且由於更陡之低於閾值電流擺動(sub-threshold current swing,SS)及更小之汲極感應阻障降低(drain induced barrier lowering,DIBL)而導致較少的短通道效應。隨著電晶體尺寸持續縮小至低於10nm至15nm之技術節點，需要進一步改良GAA FET。
10:基板
11:井部分
12:摻雜劑
13:鰭片內襯層
15:隔離絕緣層
16:遮罩層
16A:第一遮罩層
16B:第二遮罩層
20:第一半導體層
25:第二半導體層
28:S/D空間
29:鰭片結構
35:內部間隔物
40:覆蓋層
41:犧牲閘極介電層
42:犧牲閘電極層
43:襯墊氮化矽層
44:氧化矽遮罩層
47:額外覆蓋層
49:犧牲閘極結構
50:S/D磊晶層
50':S/D磊晶層
52:第一磊晶層
52':第一磊晶層
54:第二磊晶層
54':第二磊晶層
56:第三磊晶層
56':第三磊晶層
70:層間介電(ILD)層
82:閘極介電層
84:功函數調整層
86:閘電極層
90:導電接觸層
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭露。應強調，根據行業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第2圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第3圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第4圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第5圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第6圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第7A圖及第7B圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第8圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第9A圖及第9B圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第10A圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
第10B圖示出根據本揭露之另一實施例的製造半導體FET元件之各種階段中之一者。
第11圖示出根據本揭露之另一實施例的製造半導體FET元件之各種階段中之一者。
第12A圖及第12B圖示出根據本揭露之另一實施例的製造半導體FET元件之各種階段中之一者。
第13圖示出根據本揭露之另一實施例的製造半導體FET元件之各種階段中之一者。
第14圖示出根據本揭露之另一實施例的製造半導體FET元件之各種階段中之一者。
第15圖示出根據本揭露之另一實施例的製造半導體FET元件之各種階段中之一者。
應理解，以下揭示內容提供了用於實施本揭露之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實施例或實例以簡化本揭露。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，元件之尺寸並不限於所揭示之範圍或值，而是可取決於製程條件及/或元件之所需性質。此外，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包含其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包含其中額外特徵可形成為插入第一 特徵與第二特徵之間而使得第一特徵與第二特徵可不直接接觸的實施例。為了簡化及清楚，可以按不同比例任意地繪製各種特徵。
另外，為了描述簡單起見，可在本文中使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。另外，術語「由……製成」可意謂「包含」抑或「由……組成」。在本揭露中，短語「A、B及C中之一者」意謂「A、B及/或C」(A、B、C、A與B、A與C、B與C，或者A、B及C)，且並不意謂來自A之一個元件、來自B之一個元件以及來自C之一個元件，除非另有描述。
在n型MOS FET中，使用SiP(具有磷之矽)源極/汲極磊晶層。然而，磷自SiP層向外擴散至通道區域中將使短通道可控性降級並限制閘極長度可擴展性。儘管有可能藉由使用較低濃度磷層作為SiP層之初始層來抑制磷擴散，但此可能並不足以防止磷擴散。
在本揭露中，使含砷層及/或含碳層中之一或更多者(諸如，SiAs、SiC、SiCA及SiCP層)生長作為用於P擴散阻障層之第一磊晶層，其具有低於輕微磷摻雜之SiP 層向外擴散至通道區域中的向外擴散速率。接著在第一磊晶層之頂部上生長高磷濃度之SiP主體層。另外，含砷層及/或含碳層中之一或更多者(諸如，SiAs、SiC、SiCA及SiCP帽層)亦形成在SiP主體上以在接觸金屬化期間防止含磷氣體釋放。
第1圖至第10B圖示出根據本揭露之實施例的GAA FET元件之依序製造製程的各種階段。應理解，在依序製造製程中，可在第1圖至第10B圖中所示之階段之前、在其期間及在其之後提供一或更多個額外操作，且可替代或消除以下所述操作中之一些以獲得方法之額外實施例。操作/製程之次序可互換。
第1圖示出根據本揭露之實施例的製造半導體FET元件之各種階段中之一者。
在一些實施例中，基板10在至少其表面部分上包含單晶半導體層。基板10可包含單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板10由結晶矽製成。
基板10可在其表面區域中包含一或更多個緩衝層(未示出)。緩衝層可用以使晶格常數自基板之晶格常數逐漸改變為源極/汲極區域之晶格常數。緩衝層可由磊晶生長之單晶半導體材料形成，諸如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在特定實施例中， 基板10包含磊晶生長於矽基板10上之矽鍺(SiGe)緩衝層。矽鍺緩衝層之鍺濃度可自最底部緩衝層之30原子%鍺增大至最頂部緩衝層之70原子%鍺。
如第1圖中所示，將雜質離子(摻雜劑)12佈植至矽基板10中以形成井區域。執行離子佈植以防止穿通效應。基板10可包含已適當摻雜有雜質(例如，p型或n型導電性)之各種區域。摻雜劑12可為(例如)用於n型Fin FET之硼(BF2)及用於p型Fin FET之磷。
接著，如第2圖中所示，在基板10之上形成堆疊的半導體層。堆疊半導體層包含第一半導體層20及第二半導體層25。另外，在堆疊層之上形成遮罩層16。
第一半導體層20及第二半導體層25由具有不同晶格常數之材料製成，且可包含一或更多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施例中，第一半導體層20及第二半導體層25由矽、矽化合物、矽鍺、鍺或鍺化合物製成。在一個實施例中，第一半導體層20為Si1-xGex，其中x大於約0.3，或鍺(x=1.0)，且第二半導體層25為矽或Si1-yGey，其中y小於約0.4，且x>y。在本揭露中，「M化合物」或「基於M之化合物」意謂化合物之大部分為M。
在另一實施例中，第二半導體層25為Si1-yGey，其中y大於約0.3，或鍺，且第一半導體層20為矽或Si1-xGex，其中x小於約0.4，且x<y。在另外實施例中， 第一半導體層20由Si1-xGex製成，其中x在自約0.3至約0.8之範圍中，且第二半導體層25由Si1-yGey製成，其中y在自約0.1至約0.4之範圍中。
在第2圖中，沉積第一半導體層20之四個層及第二半導體層25之四個層。然而，層之數目並不限於四，且可小至1(每一層)，且在一些實施例中，形成第一及第二半導體層中之每一者的2至10個層。藉由調整堆疊之層的數目，可調整GAA FET元件之驅動電流。
第一半導體層20及第二半導體層25磊晶地形成在基板10之上。第一半導體層20之厚度可等於或大於第二半導體層25之厚度，且在一些實施例中在自約2nm至約20nm之範圍中，且在其他實施例中在自約5nm至約15nm之範圍中。第二半導體層25之厚度在一些實施例中在自約2nm至約20nm之範圍中，且在其他實施例中在自約5nm至約15nm之範圍中。第一半導體層20中之每一層的厚度可相同，或可變化。
在一些實施例中，底部第一半導體層(最靠近基板10之層)比其餘的第一半導體層厚。底部第一半導體層之厚度在一些實施例中在自約10nm至約50nm之範圍中，且在其他實施例中在自20nm至40nm之範圍中。
在一些實施例中，遮罩層16包含第一遮罩層16A及第二遮罩層16B。第一遮罩層16A為由氧化矽製成之襯墊氧化物層，其可藉由熱氧化形成。第二遮罩層16B由氮化矽(SiN)製成，此氮化矽(SiN)是藉由包含低壓化學氣相 沉積(LPCVD)及電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當製程形成。藉由使用包含光微影及蝕刻之圖案化操作將遮罩層16圖案化為遮罩圖案。
接下來，如第3圖中所示，藉由使用經圖案化之遮罩層16來圖案化第一半導體層20及第二半導體層25之堆疊層，藉此使堆疊層形成為在X方向上延伸之鰭片結構29。在第4圖中，在Y方向上佈置兩個鰭片結構29。但鰭片結構之數目並不限於兩個，且可小至一個以及三個或更多個。在一些實施例中，在鰭片結構29之兩側上形成一或更多個虛設鰭片結構，以改良圖案化操作中之圖案保真度。如第3圖中所示，鰭片結構29具有由堆疊半導體層20、25及井部分11構成之上部部分。
鰭片結構之上部部分沿Y方向的寬度W1在一些實施例中在自約10nm至約40nm之範圍中，且在其他實施例中在自約20nm至約30nm之範圍中。鰭片結構沿Z方向之高度H1在自約100nm至約200nm之範圍中。
可藉由任何適當方法來圖案化堆疊的鰭片結構29。舉例而言，可使用一或更多個光微影製程來圖案化此些結構，包含雙圖案化製程或多圖案化製程。大體而言，雙圖案化或多圖案化製程組合了光微影製程與自對準製程，從而允許產生具有(例如)比使用單個、直接光微影製程原本可獲得之圖案之間距小的間距的圖案。舉例而言，在一個實施例中，在基板之上形成犧牲層並使用光微影製程來圖案化 此犧牲層。使用自對準製程在經圖案化之犧牲層旁邊形成間隔物。接著移除犧牲層，且可接著使用剩餘間隔物來圖案化堆疊之鰭片結構29。
在形成鰭片結構29之後，在基板10之上形成包含一或更多層絕緣材料的絕緣材料層，以使得鰭片結構29完全嵌入絕緣層中。用於絕緣層之絕緣材料可包含藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的氧化矽、氮化矽、氧氮化矽(SiON)、SiOCN、SiCN、氟摻雜之矽酸鹽玻璃(fluorine-doped ailicate glass，FSG)或低介電常數介電材料。可在形成絕緣層之後執行退火操作。接著，執行諸如化學機械研磨(CMP)方法及/或回蝕方法之平坦化操作，以使得最上部第二半導體層25之上表面自絕緣材料層暴露。在一些實施例中，在形成絕緣材料層之前在鰭片結構29之上形成鰭片內襯層13。鰭片內襯層13由氮化矽或基於氮化矽之材料(例如，SiON、SiCN或SiOCN)製成。
在一些實施例中，鰭片內襯層13包含在基板10以及鰭片結構29之底部的側壁之上形成的第一鰭片內襯層，以及在第一鰭片內襯層上形成之第二鰭片內襯層。在一些實施例中，此些內襯層中之每一者具有在約1nm與約20nm之間的厚度。在一些實施例中，第一鰭片內襯層包含氧化矽，且具有在約0.5nm與約5nm之間的厚度，且第二鰭片內襯層包含氮化矽，且具有在約0.5nm與約5nm之間的厚度。可經由一或更多個製程來沉積內襯層，諸如，物理氣相 沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)，但可利用任何可接受的製程。
接著，如第4圖中所示，絕緣材料層經凹陷以形成隔離絕緣層15，使得暴露鰭片結構29之上部部分。藉由此操作，鰭片結構29藉由隔離絕緣層15而彼此分離開，此隔離絕緣層15亦稱為淺溝槽隔離(STI)。隔離絕緣層15可由適當的介電材料製成，諸如，氧化矽、氮化矽、氧氮化矽、氟摻雜之矽酸鹽玻璃(FSG)、低介電常數介電質(諸如，碳摻雜之氧化物)、極低介電常數介電質(諸如，多孔碳摻雜之二氧化矽)、聚合物(諸如，聚亞酰胺)、此些之組合，或其類似者。在一些實施例中，經由諸如CVD、可流動CVD(FCVD)或旋塗玻璃製程來形成隔離絕緣層15，但可利用任何可接受之製程。
在第4圖中所示之實施例中，凹陷絕緣材料層15，直至暴露鰭片結構29之上部部分(井層)為止。在其他實施例中，未暴露鰭片結構29之上部部分。第一半導體層20為隨後部分地被移除之犧牲層，且隨後將第二半導體層25形成至半導體導線(作為GAA FET之通道層)中。
在形成隔離絕緣層15之後，形成犧牲(虛設)閘極結構49，如第5圖中所示。第5圖圖示在暴露之鰭片結構29之上形成犧牲閘極結構49之後的結構。犧牲閘極結構49形成於鰭片結構29之將成為通道區域的部分之上。犧牲閘極結構49界定GAA FET之通道區域。犧牲閘極結構49包含犧牲閘極介電層41及犧牲閘電極層42。犧牲閘極介電 層41包含一或更多層絕緣材料，諸如，基於氧化矽之材料。在一個實施例中，使用藉由CVD形成之氧化矽。在一些實施例中，犧牲閘極介電層41之厚度在自约1nm至约5nm之範圍中。
藉由首先在鰭片結構29之上毯覆沉積犧牲閘極介電層41來形成犧牲閘極結構42。接著在犧牲閘極介電層41上及在鰭片結構29之上毯覆沉積犧牲閘電極層42，使得鰭片結構29完全嵌入犧牲閘電極層42中。犧牲閘電極層49包含矽，諸如，多晶矽或非晶矽。在一些實施例中，犧牲閘電極層42之厚度在自约100nm至约200nm之範圍中。在一些實施例中，犧牲閘電極層42經歷平坦化操作。使用CVD(包含LPCVD及PECVD)、PVD、ALD或其他適當製程來沉積犧牲閘極介電層及犧牲閘電極層。隨後，在犧牲閘電極層之上形成遮罩層。遮罩層包含襯墊氮化矽層43及氧化矽遮罩層44。
接下來，在遮罩層上執行圖案化操作，且將犧牲閘電極層圖案化為犧牲閘極結構49，如第5圖中所示。犧牲閘極結構包含犧牲閘極介電層41、犧牲閘電極層42(例如，多晶矽)、襯墊氮化矽層43及氧化矽遮罩層44。藉由圖案化犧牲閘極結構49，第一半導體層20及第二半導體層25之堆疊層部分地暴露於犧牲閘極結構之相對側上，藉此界定源極/汲極(S/D)區域，如第5圖中所示。在本揭露中，可互換地使用源極及汲極且其結構大體上相同。在第5圖中，形成一個犧牲閘極結構49，但犧牲閘極結構49之數目 並不限於一個。在一些實施例中，在X方向上佈置兩個或更多個犧牲閘極結構49。在某些實施例中，在犧牲閘極結構49之兩側上形成一或更多個虛設犧牲閘極結構，以改良圖案保真度。
另外，在犧牲閘極結構49之上形成用於側壁間隔物之覆蓋層40，如第6圖中所示。以保形方式來沉積覆蓋層40，以使得其經形成而分別在犧牲閘極結構49之垂直表面(諸如，側壁)、水平表面及頂部上具有大體上相等之厚度。在一些實施例中，覆蓋層40具有在自約5nm至約20nm之範圍中的厚度。覆蓋層40包含SiN、SiON及SICN中之一或更多者，或任何其他適當的介電材料。可藉由ALD或CVD或任何其他適當方法來形成覆蓋層40。
在某些實施例中，在形成覆蓋層40之前，在暴露之鰭片結構29(見第4圖)以及犧牲閘極結構49之上保形地形成由絕緣材料製成之額外覆蓋層47。在此情形下，額外覆蓋層47及覆蓋層40是由不同材料製成，以使得可選擇性地蝕刻其中一者。額外覆蓋層47包含低介電常數介電材料，諸如，SiOC及/或SiOCN或任何其他適當的介電材料，且可藉由ALD或CVD或任何其他適當方法形成。
藉由以第1圖至第6圖闡釋之操作，可獲得第7A圖之結構。在一些實施例中，形成一或更多個額外犧牲閘極結構，如第7B圖中所示，且第一及第二半導體層20及25在此些額外犧牲閘極結構之下延伸。在第7A圖及第8圖至第10B圖中，僅示出系統之對應於由第7B圖中所示虛線所封 閉之區域的部分，且未示出額外覆蓋層47。另外，在第7A圖至第10B圖中，未示出犧牲閘極結構之上部部分。
接下來，如第8圖中所示，藉由適當蝕刻操作來移除形成在源極/汲極區域上之覆蓋層40，且接著執行源極/汲極(S/D)蝕刻操作以選擇性地移除第一半導體層20(SiGe)，藉此在源極/汲極區域中留下第二半導體層25(Si)。此蝕刻可為乾式蝕刻及/或濕式蝕刻。形成S/D空間，第二半導體層25在S/D空間28中橫向地交叉。在一些實施例中，大體上未蝕刻井部分11(或基板10)之底部。
在一些實施例中，第二半導體層25在犧牲閘極結構之下的尺寸(例如，厚度、寬度、直徑，等等)與在源極/汲極區域(S/D空間)中之尺寸不同。在一些實施例中，第二半導體層25在犧牲閘極結構之下的厚度T1大於第二半導體層25在S/D空間28中之厚度T2。執行S/D蝕刻，以使得第一半導體層20之末端位於閘極間隔物40下方或犧牲閘電極42下方。在一些實施例中，在S/D空間28內在X方向上橫向地蝕刻第一半導體層20，藉此形成空穴。在一些實施例中，第一半導體層20之蝕刻量在自約2nm至約10nm之範圍中。當第一半導體層20為鍺或矽鍺且第二半導體層25為矽時，可使用濕式蝕刻劑選擇性地蝕刻第一半導體層20，諸如但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。
在一些實施例中，藉由選擇第一半導體層20之適當晶體定向以及蝕刻劑，第一半導體層20之側端的已蝕 刻表面具有由(111)刻面界定之四邊形空穴，如第8圖中所示。在沿X方向之橫截面中，空穴具有V形形狀(或開放式三角形形狀)，如第8圖中所示。
隨後，如第9A圖及第9B圖中所示，在S/D空間28中形成S/D磊晶層50。第9B圖為沿Y方向切割S/D磊晶層50之橫截面圖。源極/汲極磊晶層50包含磊晶地形成於第二半導體層25之源極/汲極區域上的第一磊晶層52、磊晶地形成於第一磊晶層52上之第二磊晶層54，及磊晶地形成於第二磊晶層54上之第三磊晶層56。在一些實施例中，第一磊晶層52包含選自由SiAs層、SiC層、SiCAs及SiCP層組成之群的至少一者。在一些實施例中，第一磊晶層52包含單個SiAs層。在其他實施例中，第一磊晶層52為單個SiCAs層。在一些實施例中，第一磊晶層52為單個SiC層。在一些實施例中，第一磊晶層52為單個SiCP層。
在一些實施例中，第二磊晶層54包含SiP層。
在一些實施例中，第三磊晶層56包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。在一些實施例中，第三磊晶層56包含單個SiAs層。在一些實施例中，第三磊晶層56為單個SiCAs層。在一些實施例中，第三磊晶層56為單個SiC層。在一些實施例中，第三磊晶層56為SiCP層。在一些實施例中，第三磊晶層56包含SiP層，此SiP層具有比第二磊晶層54低的磷濃度。
在一些實施例中，第二磊晶層54具有比第一磊晶層52及第三磊晶層56大的厚度。在一些實施例中，第一 磊晶層52之厚度在自約0.5nm至約5nm之範圍中，且在其他實施例中在自約1nm至約3nm之範圍中。在一些實施例中，第三磊晶層56之厚度在自約0.5nm至約5nm之範圍中，且在其他實施例中在自約1nm至約3nm之範圍中。
在一些實施例中，第一磊晶層52包含含砷層，諸如，SiAs層及SiCAs層，且As在SiAs及/或SiCAs層中之濃度在自約1×1020原子/cm3至約5×1021原子/cm3之範圍中。在一些實施例中，第二磊晶層54包含SiP層，且磷在SiP層中之濃度在自約1×1020原子/cm3至約5×1021原子/cm3之範圍中。在一些實施例中，第三磊晶層56包含含砷層，諸如，SiAs及SiCAs層，且砷在SiAs及/或SiCAs層中之濃度在自約1×1020原子/cm3至約5×1021原子/cm3之範圍中。
在一些實施例中，第一磊晶層52圍繞複數個奈米線(第二半導體層25)中之每一者的源極/汲極區域，且圍繞一個源極/汲極區域之第一磊晶層52與圍繞相鄰一個源極/汲極區域之第一磊晶層分離開。在一些實施例中，第二磊晶層54圍繞由第一磊晶層52覆蓋之源極/汲極區域，並填充相鄰源極/汲極區域之間的縫隙。在一些實施例中，第三磊晶層56覆蓋第二磊晶層54之外表面，並與第一磊晶層52分離開。
在一些實施例中，第一磊晶層52為SiAs、SiC、SiCAs及SiCP層中之一或更多者，第二磊晶層54為 SiP層，且第三磊晶層56為SiAs、SiC、SiCAs及SiCP層中之一或更多者。
在一些實施例中，第一磊晶層52為SiAs、SiC、SiCAs及SiCP層中之一或更多者，第二磊晶層54為SiP層，且第三磊晶層56為具有與第二磊晶層54不同之磷濃度(例如，更小或更大)的SiP層。
在一些實施例中，第一磊晶層52為SiAs、SiC、SiCAs及SiCP層中之一或更多者，第二磊晶層54為SiAs、SiC、SiCAs及SiCP層中之一或更多者，且第三磊晶層56為SiAs、SiC、SiCAs及SiCP層中之一或更多者。在一些實施例中，在第一、第二及/或第三磊晶層52、54、56之間砷、碳及/或磷的濃度不同。在一些實施例中，第一至第三磊晶層52、54、56包含砷，且第二磊晶層54中砷之濃度大於第一及第三磊晶層52、56中砷之濃度，且第三磊晶層56中砷之濃度大於第一磊晶層52中砷之濃度。
在形成S/D磊晶層50之後，在S/D磊晶層50之上形成層間介電(ILD)層70。用於ILD層70之材料包含化合物，此些化合物包含矽、氧、碳及/或氫，諸如，氧化矽、SiCOH及SiOC。可將諸如聚合物之有機材料用於ILD層。在形成ILD層之後，執行諸如CMP之平坦化操作，以使得暴露犧牲閘電極層42之頂部部分。
接著，移除犧牲閘電極層42及犧牲閘極介電層41。在移除犧牲閘極結構期間，ILD層70保護S/D磊晶層50。可使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極結 構。當犧牲閘電極層42為多晶矽且ILD層為氧化矽時，可使用諸如TMAH溶液之濕式蝕刻劑來選擇性地移除犧牲閘電極層42。其後使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極介電層41。
在移除犧牲閘極結構之後，在通道區域中移除第一半導體層20，藉此形成第二半導體層25之導線。在形成第二半導體層25之半導體導線之後，在每一通道層(第二半導體層25之導線)周圍形成閘極介電層82，且在閘極介電層上形成閘電極層86，如第10A圖及第10B圖中所示。
在某些實施例中，閘極介電層82包含一或更多層介電材料，諸如，氧化矽、氮化矽或高k介電材料、其他適當介電材料及/或其組合。高k介電材料之實例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高k介電材料，及/或其組合。在一些實施例中，閘極介電層包含形成於通道層與介電材料之間的介面層(未示出)。
可藉由CVD、ALD或任何適當方法形成閘極介電層82。在一個實施例中，使用諸如ALD之高度保形沉積製程形成閘極介電層，以便確保形成在每一通道層周圍具有均勻厚度的閘極介電層。在一個實施例中，閘極介電層之厚度在自约1nm至约6nm之範圍中。
閘電極層86形成在閘極介電層上以環繞每一通道層。閘電極包含一或更多層導電材料，諸如，多晶矽、 鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金屬合金、其他適當材料及/或其組合。
可藉由CVD、ALD、電鍍或其他適當方法形成閘電極層86。亦在ILD層70之上表面之上沉積閘電極層。接著藉由使用(例如)CMP使形成於ILD層70之上的閘極介電層及閘電極層平坦化，直至露出ILD層70之頂表面為止。在一些實施例中，在平坦化操作之後，凹陷閘電極層且在凹陷的閘電極之上形成帽絕緣層(未示出)。帽絕緣層包含一或更多層基於氮化矽之材料，諸如，SiN。可藉由沉積絕緣材料繼之以平坦化操作來形成帽絕緣層。
在本揭露之某些實施例中，將一或更多個功函數調整層84插入閘極介電層與閘電極之間。功函數調整層84由導電材料製成，諸如，單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或此些材料中之兩者或更多者的多層。對於n通道FET而言，將TaN、TaAIC、TiN、TiC、Co、TiAI、HfTi、TiSi及TaSi中之一或更多者用作功函數調整層，且對於p通道FET而言，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中之一或更多者用作功函數調整層。可藉由ALD、PVD、CVD、電子束蒸鍍或其他適當製程形成功函數調整層。另外，可針對可使用不同金屬層之n通道FET及p通道FET單獨地形成功函數調整層84。在一些實施例中，亦在第二半導體層25之間形成閘電極層86，如第10A圖中所示。在其 他實施例中，如第10B圖中所示，藉由閘極介電層82及功函數調整層84完全填充第二半導體層25之間的空間。
隨後，藉由使用乾式蝕刻在ILD層70中形成接觸孔，藉此暴露S/D磊晶層50之上部部分。在一些實施例中，在S/D磊晶層50之上形成矽化物層。在一些實施例中，矽化物層包含Wsi、CoSi、NiSi、TiSi、MoSi及TaSi中之一或更多者。接著，在接觸孔中形成導電接觸層90，如第10A圖及第10B圖中所示。在一些實施例中，導電接觸層包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中之一或更多者。另外，在一些實施例中，在導電接觸層上形成導電接觸插塞。在一些實施例中，導電接觸插塞包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或更多個層。
應理解，GAA FET可以另外再經受額外的互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)製程，以形成各種特徵，諸如，接觸件/介層孔、互連金屬層、介電層、鈍化層，等等。
第11圖至第13圖示出根據本揭露之實施例的GAA FET元件之依序製造製程的各種階段。應理解，在依序製造製程中，可在第11圖至第13圖中所示之階段之前、在其期間及在其之後提供一或更多個額外操作，且可替代或消除以下所述操作中之一些以獲得方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用參考第1圖至第 10B圖所述之材料、配置、尺寸、製程及/或操作，且可省略其詳細闡釋。
在形成第7A圖及第7B圖中所示之結構之後，執行S/D蝕刻操作。在此實施例中，執行S/D蝕刻操作以移除源極/汲極區域中之第一半導體層20及第二半導體層25，以形成S/D空間28。在一些實施例中，大體上亦蝕刻井部分11(或基板10)之上部部分。
隨後，如第12A圖及第12B圖中所示，在S/D空間28中形成S/D磊晶層50'。第12B圖為沿Y方向切割S/D磊晶層50'之橫截面圖。源極/汲極磊晶層50'包含磊晶地形成於源極/汲極區域上之第一磊晶層52'、磊晶地形成於第一磊晶層52'上之第二磊晶層54'，及磊晶地形成於第二磊晶層54'上之第三磊晶層56'。在一些實施例中，第一磊晶層52'包含選自由SiAs層、SiC層、SiCAs及SiCP層組成之群的至少一者。在一些實施例中，第一磊晶層52'包含單個SiAs層。在其他實施例中，第一磊晶層52'為單個SiCAs層。在一些實施例中，第一磊晶層52'為單個SiC層。在一些實施例中，第一磊晶層52’為單個SiCP層。
在一些實施例中，第二磊晶層54'包含SiP層。
在一些實施例中，第三磊晶層56'包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。在一些實施例中，第三磊晶層56'包含單個SiAs層。在一些實施例中，第三磊晶層56'為單個SiCAs層。在一些實施例中，第三磊晶層56'為單個SiC層。在一些實施例中，第三 磊晶層56'為SiCP層。在一些實施例中，第三磊晶層56'包含SiP層，此SiP層具有比第二磊晶層54'低的磷濃度。
在一些實施例中，第二磊晶層54'具有比第一磊晶層52'及第三磊晶層56'大的厚度。在一些實施例中，第一磊晶層52'之厚度在自約0.5nm至約5nm之範圍中，且在其他實施例中在自約1nm至約3nm之範圍中。在一些實施例中，第三磊晶層56'之厚度在自約0.5nm至約5nm之範圍中，且在其他實施例中在自約1nm至約3nm之範圍中。
在一些實施例中，第一磊晶層52'包含含砷層，諸如，SiAs層及SiCAs層，且砷在SiAs及/或SiCAs層中之濃度在自約1×1020原子/cm3至約5×1021原子/cm3之範圍中。在一些實施例中，第二磊晶層54'包含SiP層，且磷在SiP層中之濃度在自約1×1020原子/cm3至約5×1021原子/cm3之範圍中。在一些實施例中，第三磊晶層56'包含含砷層，諸如，SiAs及SiCAs層，且砷在SiAs及/或SiCAs層中之濃度在自約1×1020原子/cm3至約5×1021原子/cm3之範圍中。當砷、磷及/或碳之濃度在此些範圍內時，有可能有效地抑制磷擴散而同時維持適當的應力及低的源極/汲極電阻。
在一些實施例中，第一磊晶層52'為SiAs、SiC、SiCAs及SiCP層中之一或更多者，第二磊晶層54'為SiP層，且第三磊晶層56'為SiAs、SiC、SiCAs及SiCP層中之一或更多者。
在一些實施例中，第一磊晶層52'為SiAs、SiC、SiCAs及SiCP層中之一或更多者，第二磊晶層54'為SiP層，且第三磊晶層56'為具有與第二磊晶層54'不同之磷濃度(例如，更小或更大)的SiP層。
在一些實施例中，第一磊晶層52'為SiAs、SiC、SiCAs及SiCP層中之一或更多者，第二磊晶層54'為SiAs、SiC、SiCAs及SiCP層中之一或更多者，且第三磊晶層56'為SiAs、SiC、SiCAs及SiCP層中之一或更多者。在一些實施例中，在第一、第二及/或第三磊晶層52’、54’、56’之間砷、碳及/或磷的濃度不同。在一些實施例中，第一至第三磊晶層52’、54’、56’包含砷，且第二磊晶層54’中砷之濃度大於第一及第三磊晶層52’、56’中砷之濃度，且第三磊晶層56’中砷之濃度大於第一磊晶層52’中砷之濃度。
隨後，在S/D磊晶層50'之上形成層間介電(ILD)層70。接著，移除犧牲閘電極層42及犧牲閘極介電層41。在移除犧牲閘極結構之後，在通道區域中移除第一半導體層20，藉此形成第二半導體層25之導線。在形成第二半導體層25之半導體導線之後，在每一通道層(第二半導體層25之導線)周圍形成閘極介電層82，在閘極介電層上形成功函數調整層84及閘電極層86，如第13圖中所示。隨後，在接觸孔中形成導電接觸層90，如第13圖中所示。
應理解，GAA FET經受另外CMOS製程，以形成各種特徵，諸如，接觸件/介層孔、互連金屬層、介電層、鈍化層，等等。
第14圖及第15圖示出根據本揭露之實施例的GAA FET元件之依序製造製程的各種階段。應理解，在依序製造製程中，可在第14圖及第15圖中所示之階段之前、在其期間及在其之後提供一或更多個額外操作，且可替代或消除以下所述操作中之一些以獲得方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用參考第1圖至第13圖所述之材料、配置、尺寸、製程及/或操作，且可省略其詳細闡釋。
在如第8圖中所示選擇性地移除第一半導體層20之後，在第一半導體層20之末端處形成內部間隔物35，如第14圖中所示。內部間隔物35由絕緣材料製成，諸如，氧化矽、氮化矽、氧氮化矽(SiON)、SiOCN、SiOC或SiCN，或任何其他適當的絕緣材料。在一些實施例中，在源極/汲極空間28中保形地形成用於內部間隔物35之一或更多個絕緣材料層，且接著執行蝕刻操作以移除絕緣材料層之不必要部分，藉此在第一半導體層20之端面處留下內部間隔物35。隨後，執行參考第9A圖、第9B圖及第10B圖所闡釋之操作，並獲得第15圖中所示之結構。
應理解，不一定在本文中論述了所有優勢，對於所有實施例或實例而言無特定優勢為必需，且其他實施例或實例可提供不同優勢。
舉例而言，在本揭露中，因為生長SiAs、SiC、SiCAs及SICP層中之一或更多者作為第一磊晶層，所以有可能存在磷自SiP主體層至通道區域中的向外擴散。另外，有可能形成較高磷濃度之SiP主體層以減小電阻率。此外，因為亦在SiP主體上形成SiAs、SiC、SiCAs及SICP帽層中之一或更多者，所以亦有可能在接觸金屬化期間防止含磷氣體釋放。
根據本揭露之一些態樣，一種半導體元件包含通道區域、與通道區域相鄰之源極/汲極區域，及源極/汲極磊晶層。源極/汲極磊晶層包含磊晶地形成於源極/汲極區域上之第一磊晶層、磊晶地形成於第一磊晶層上之第二磊晶層，及磊晶地形成於第二磊晶層上之第三磊晶層。第一磊晶層包含選自由SiAs層、SiC層及SiCP層組成之群的至少一者。在前述及以下實施例中之一或更多者中，第一磊晶層包含SiAs層、SiC層及SiCAs層中之一者。在前述及以下實施例中之一或更多者中，第一磊晶層為SiAs層。在前述及以下實施例中之一或更多者中，第一磊晶層為SiC層。在前述及以下實施例中之一或更多者中，第一磊晶層為SiCAs層。在前述及以下實施例中之一或更多者中，第二磊晶層包含SiP層。在前述及以下實施例中之一或更多者中，第三磊晶層包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。在前述及以下實施例中之一或更多者中，第三磊晶層包含SiAs層、SiC層及SiCAs層中之一者。在前述及以下實施例中之一或更多者中，第三磊晶層為SiAs層。 在前述及以下實施例中之一或更多者中，第三磊晶層為SiC層。在前述及以下實施例中之一或更多者中，第三磊晶層為SiCAs層。在前述及以下實施例中之一或更多者中，第三磊晶層包含SiP層，此SiP層具有比第二磊晶層低之磷濃度。在前述及以下實施例中之一或更多者中，第二磊晶層具有比第一磊晶層及第三磊晶層大之厚度。在前述及以下實施例中之一或更多者中，第一磊晶層之厚度在自1nm至3nm之範圍中。在前述及以下實施例中之一或更多者中，第三磊晶層之厚度在自1nm至3nm之範圍中。在前述及以下實施例中之一或更多者中，第一磊晶層包含SiAs層及/或SiCAs層，且第一磊晶層中砷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。在前述及以下實施例中之一或更多者中，第二磊晶層包含SiP層，且SiP層中磷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。在前述及以下實施例中之一或更多者中，第三磊晶層包含SiAs層及/或SiCAs層，且第三磊晶層中砷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。在前述及以下實施例中之一或更多者中，半導體元件為環繞式場效應電晶體，其包含在底部鰭片結構之上垂直地佈置的複數個奈米線，且複數個奈米線中之每一者具有通道區域及源極/汲極區域。在前述及以下實施例中之一或更多者中，第一磊晶層圍繞複數個奈米線中之每一者的源極/汲極區域，且圍繞一個源極/汲極區域之第一磊晶層與圍繞相鄰一個源極/汲極區域之第一磊晶層分離開。在前述及以下實施例中之一或更多者中，第二磊晶層 圍繞由第一磊晶層覆蓋之源極/汲極區域，並填充相鄰源極/汲極區域之間的縫隙。在前述及以下實施例中之一或更多者中，第三磊晶層覆蓋第二磊晶層之外表面，並與第一磊晶層分離開。
根據本揭露之另一些態樣，一種半導體元件包含環繞式閘極場效應電晶體。環繞式閘極場效應電晶體包含複數個半導體奈米線，其各自具有通道區域及與通道區域相鄰之源極/汲極區域；以及源極/汲極磊晶層。源極/汲極磊晶層包含磊晶地圍繞半導體奈米線中之每一者之源極/汲極區域的第一磊晶層、磊晶地形成於第一磊晶層上之第二磊晶層，及磊晶地形成於第二磊晶層上之第三磊晶層。第二磊晶層包含磷。第一磊晶層包含一種材料，此材料抑制磷自第二磊晶層擴散至源極/汲極區域。在前述及以下實施例中之一或更多者中，第三磊晶層包含一種材料，此材料抑制磷自第二磊晶層擴散。在前述及以下實施例中之一或更多者中，第一磊晶層及第三磊晶層含有砷，且第一磊晶層中砷之濃度小於第三磊晶層中砷之濃度。
根據本揭露之另一些態樣，一種半導體元件包含環繞式閘極場效應電晶體。環繞式閘極場效應電晶體包含複數個半導體奈米線，其各自具有通道區域及與通道區域相鄰之源極/汲極區域；以及源極/汲極磊晶層。源極/汲極磊晶層包含磊晶地圍繞半導體奈米線中之每一者之源極/汲極區域的第一磊晶層、磊晶地形成於第一磊晶層上之第二磊晶層，及磊晶地形成於第二磊晶層上之第三磊晶層。第一磊晶 層包含選自由含有砷之半導體材料及含有碳之半導體材料組成之群的至少一者。
根據本揭露之另一些態樣，在一種製造半導體元件之方法中，在源極/汲極區域之上形成第一磊晶層，在第一磊晶層之上形成第二磊晶層，且在第二磊晶層之上形成第三磊晶層。第一磊晶層包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。在前述及以下實施例中之一或更多者中，第一磊晶層包含SiAs層、SiC層及SiCAs層中之一者。在前述及以下實施例中之一或更多者中，第一磊晶層為SiAs層。在前述及以下實施例中之一或更多者中，第一磊晶層為SiC層。在前述及以下實施例中之一或更多者中，第一磊晶層為SiCAs層。在前述及以下實施例中之一或更多者中，第二磊晶層包含SiP層。在前述及以下實施例中之一或更多者中，第三磊晶層包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。在前述及以下實施例中之一或更多者中，第三磊晶層包含SiAs層、SiC層及SiCAs層中之一者。在前述及以下實施例中之一或更多者中，第三磊晶層為SiAs層。在前述及以下實施例中之一或更多者中，第三磊晶層為SiC層。在前述及以下實施例中之一或更多者中，第三磊晶層為SiCAs層。在前述及以下實施例中之一或更多者中，第三磊晶層包含SiP層，此SiP層具有比第二磊晶層低之磷濃度。在前述及以下實施例中之一或更多者中，第二磊晶層具有比第一磊晶層及第三磊晶層大之厚度。在前述及以下實施例中之一或更多者中，第一磊晶 層之厚度在自1nm至3nm之範圍中。在前述及以下實施例中之一或更多者中，第三磊晶層之厚度在自1nm至3nm之範圍中。在前述及以下實施例中之一或更多者中，第一磊晶層包含SiAs層及/或SiCAs層，且第一磊晶層中砷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。在前述及以下實施例中之一或更多者中，第二磊晶層包含SiP層，且SiP層中磷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。在前述及以下實施例中之一或更多者中，第三磊晶層包含SiAs層及/或SiCAs層，且第三磊晶層中砷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。
前文概述了若干實施例或實例之特徵，使得熟習此項技藝者可較佳理解本揭露之態樣。熟習此項技藝者應了解，他們可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例或實例之相同優勢的其他製程及結構之基礎。熟習此項技藝者亦應認識到，此些等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下於本文中進行各種改變、代替及替換。
10:基板
11:井部分
20:第一半導體層
25:第二半導體層
40:覆蓋層
41:犧牲閘極介電層
42:犧牲閘電極層
43:襯墊氮化矽層
50:S/D磊晶層
52:第一磊晶層
54:第二磊晶層
56:第三磊晶層

Claims (20)

  1. 一種半導體元件，包含：
    具有一通道區域之一半導體導線；
    圍繞該通道區域之一閘極結構；
    與該通道區域相鄰之一源極/汲極區域；以及
    一源極/汲極磊晶層，其中：
    該源極/汲極磊晶層包含磊晶地形成於該源極/汲極區域上之一第一磊晶層、磊晶地形成於該第一磊晶層上之一第二磊晶層，及磊晶地形成於該第二磊晶層上之一第三磊晶層，以及
    該第一磊晶層包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。
  2. 如請求項1所述之半導體元件，其中該第一磊晶層包含SiAs層、SiC層及SiCAs層中之一者。
  3. 如請求項1所述之半導體元件，其中該第二磊晶層包含SiP層。
  4. 如請求項3所述之半導體元件，其中該第三磊晶層包含選自由SiAs層、SiC層、SiCAs層及SiCP層組成之群的至少一者。
  5. 如請求項4所述之半導體元件，其中該第三磊晶層包含SiAs層、SiC層及SiCAs層中之一者。
  6. 如請求項4所述之半導體元件，其中該第三磊晶層包含SiP層，該SiP層具有比第二磊晶層低之磷濃度。
  7. 如請求項1所述之半導體元件，其中該第二磊晶層具有比該第一磊晶層及該第三磊晶層大之厚度。
  8. 如請求項7所述之半導體元件，其中該第一磊晶層之厚度在自1nm至3nm之範圍中。
  9. 如請求項7所述之半導體元件，其中該第三磊晶層之厚度在自1nm至3nm之範圍中。
  10. 如請求項1所述之半導體元件，其中：
    該第一磊晶層包含SiAs層或SiCAs層，以及
    該第一磊晶層中砷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。
  11. 如請求項1所述之半導體元件，其中：
    該第二磊晶層包含SiP層，以及
    該SiP層中磷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。
  12. 如請求項1所述之半導體元件，其中：
    該第三磊晶層包含SiAs層或SiCAs層，以及
    該第三磊晶層中砷之濃度在自1×1020原子/cm3至5×1021原子/cm3的範圍中。
  13. 如請求項1所述之半導體元件，其中：
    在一底部鰭片結構之上垂直地佈置的複數個半導體導線，以及
    該些半導體導線中之一者具有該通道區域及該源極/汲極區域。
  14. 如請求項13所述之半導體元件，其中該第一磊晶層圍繞該些半導體導線中之每一者的該源極/汲極區域，且圍繞其中一個源極/汲極區域之該第一磊晶層與圍繞相鄰之另一個源極/汲極區域之該第一磊晶層分離開。
  15. 如請求項14所述之半導體元件，其中該第二磊晶層圍繞由該第一磊晶層覆蓋之該源極/汲極區域，並填充相鄰源極/汲極區域之間的縫隙。
  16. 如請求項15所述之半導體元件，其中該第三磊晶層覆蓋該第二磊晶層之外表面，並與該第一磊晶層分離開。
  17. 一種包含環繞式閘極場效應電晶體之半導體元件，該環繞式閘極場效應電晶體包含：
    複數個半導體導線，各該半導體導線具有一通道區域及與該通道區域相鄰之一源極/汲極區域；以及
    一源極/汲極磊晶層，其中：
    該源極/汲極磊晶層包含磊晶地圍繞該些半導體導線中之每一者之該源極/汲極區域的一第一磊晶層、磊晶地形成於該第一磊晶層上之一第二磊晶層，及磊晶地形成於該第二磊晶層上之一第三磊晶層，
    該第二磊晶層包含磷，以及
    該第一磊晶層包含一材料，該材料抑制磷自該第二磊晶層擴散至該源極/汲極區域。
  18. 如請求項17所述之半導體元件，其中該第三磊晶層包含一材料，該材料抑制磷自該第二磊晶層擴散。
  19. 如請求項18所述之半導體元件，其中：
    該第一磊晶層及該第三磊晶層含有砷，以及
    該第一磊晶層中砷之濃度小於該第三磊晶層中砷之濃度。
  20. 一種製造半導體元件之方法，包含：
    在一源極/汲極區域之上形成由SiAs製成之一第一磊晶層；
    在該第一磊晶層之上形成由SiP製成之一第二磊晶層；以及
    在該第二磊晶層之上形成由SiAs製成之一第三磊晶層，其中：
    該第一磊晶層中之砷含量與該第三磊晶層中之砷含量不同。
TW108143486A 2018-11-29 2019-11-28 製造半導體元件之方法以及半導體元件 TWI735092B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862773092P 2018-11-29 2018-11-29
US62/773,092 2018-11-29
US16/590,220 US11101360B2 (en) 2018-11-29 2019-10-01 Method of manufacturing a semiconductor device and a semiconductor device
US16/590,220 2019-10-01

Publications (2)

Publication Number Publication Date
TW202038472A true TW202038472A (zh) 2020-10-16
TWI735092B TWI735092B (zh) 2021-08-01

Family

ID=70878085

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108143486A TWI735092B (zh) 2018-11-29 2019-11-28 製造半導體元件之方法以及半導體元件

Country Status (5)

Country Link
US (1) US11101360B2 (zh)
KR (1) KR102354012B1 (zh)
CN (1) CN111244173B (zh)
DE (1) DE102019126920A1 (zh)
TW (1) TWI735092B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771143B (zh) * 2021-01-28 2022-07-11 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264508B2 (en) * 2020-01-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage prevention structure and method
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11791216B2 (en) 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
EP4009377A1 (en) * 2020-12-07 2022-06-08 Samsung Electronics Co., Ltd. Semiconductor device
US11581410B2 (en) * 2021-02-12 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220320309A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer Structures for Nano-Sheet-Based Devices

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
RU2476449C2 (ru) * 2007-10-25 2013-02-27 Люммус Новолен Текнолоджи Гмбх Рацемоселективный синтез анса-металлоценовых соединений, анса-металлоценовые соединения, катализаторы, содержащие их, способ получения олефинового полимера с использованием катализаторов и олефиновые гомо- и сополимеры
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
JP2013045901A (ja) * 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
DE112011105945B4 (de) * 2011-12-19 2021-10-28 Google Llc Gruppe III-N Nanodraht-Transistoren und Verfahren zu ihrer Herstellung
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
CN104054181B (zh) * 2011-12-30 2017-10-20 英特尔公司 全包围栅晶体管的可变栅极宽度
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US9349837B2 (en) * 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) * 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US9245882B2 (en) * 2013-09-27 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with gradient germanium-containing channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9508712B2 (en) * 2014-01-02 2016-11-29 Globalfoundries Inc. Semiconductor device with a multiple nanowire channel structure and methods of variably connecting such nanowires for current density modulation
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9406804B2 (en) * 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
EP3112316B1 (en) * 2015-07-02 2018-05-02 IMEC vzw Method for manufacturing transistor devices comprising multiple nanowire channels
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9716142B2 (en) * 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) * 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9660033B1 (en) * 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
US9853129B2 (en) 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth
US10115723B2 (en) 2016-06-03 2018-10-30 Qualcomm Incorporated Complementary metal oxide semiconductor (CMOS) devices employing plasma-doped source/drain structures and related methods
US10026840B2 (en) * 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
US10062782B2 (en) 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10164042B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10522694B2 (en) * 2016-12-15 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing semiconductor device
US10325911B2 (en) * 2016-12-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10008583B1 (en) 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771143B (zh) * 2021-01-28 2022-07-11 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
US11588018B2 (en) 2021-01-28 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with nanostructure and method for forming the same

Also Published As

Publication number Publication date
KR102354012B1 (ko) 2022-01-21
DE102019126920A1 (de) 2020-06-04
KR20200066224A (ko) 2020-06-09
CN111244173A (zh) 2020-06-05
TWI735092B (zh) 2021-08-01
US20200168716A1 (en) 2020-05-28
US11101360B2 (en) 2021-08-24
CN111244173B (zh) 2023-12-22

Similar Documents

Publication Publication Date Title
US20210265464A1 (en) Semiconductor device and manufacturing method thereof
US11594615B2 (en) Semiconductor device and method of manufacturing the same
US11195763B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11776852B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TWI726365B (zh) 半導體元件及其製造方法
TWI683355B (zh) 半導體裝置的製造方法及半導體裝置
TWI735092B (zh) 製造半導體元件之方法以及半導體元件
US10770358B2 (en) Semiconductor device and manufacturing method thereof
US10950693B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TW201917780A (zh) 半導體裝置的製造方法
US20230268418A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11823957B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20220352035A1 (en) Semiconductor device and manufacturing method thereof
TWI813995B (zh) 半導體裝置及其製造方法
US11984483B2 (en) Semiconductor device and method of manufacturing thereof
US11908919B2 (en) Multi-gate devices with multi-layer inner spacers and fabrication methods thereof
US20230377984A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20220310806A1 (en) Semiconductor device and method of manufacturing thereof
US20210202327A1 (en) Semiconductor device and manufacturing method thereof