TWI683355B - 半導體裝置的製造方法及半導體裝置 - Google Patents

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余紹銘
鄭兆欽
陳自強
黃昭憲
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Abstract

在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。蝕刻上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，藉此形成一源極/汲極空間。經由上述源極/汲極空間來橫向蝕刻上述第一半導體層。在上述源極/汲極空間且至少在被蝕刻後的上述第一半導體層上，形成一第一絕緣層。在上述源極/汲極空間中形成一源極/汲極磊晶層，藉此在上述源極/汲極磊晶層與上述第一半導體層之間形成複數個空氣間隙。

Description

半導體裝置的製造方法及半導體裝置
本發明實施例是關於半導體積體電路的製造方法，特別是關於包括鰭式場效電晶體(fin field effect transistors；FinFETs)及/或全環繞式閘極場效電晶體(gate-all-around field effect transistors；GAA FET)的半導體裝置的製造方法及半導體裝置。
隨著半導體工業隨著追求裝置密度的提高、效能的提高及成本的降低而已發展進入奈米技術製程節點，來自製造與設計議題的挑戰促成了三維設計的發展，例如多重閘極場效電晶體(multi-gate field effect transistor)，其包括鰭式場效電晶體(fin field effect transistors；FinFETs)與全環繞式閘極場效電晶體(gate-all-around field effect transistors；GAA FET)。在一鰭式場效電晶體中，一閘極電極是與一通道區的三個側面相鄰，並在其間置入一閘極介電層。因為上述閘極結構在三個表面上環繞(纏繞)鰭狀物，此電晶體在本質上具有三個閘極來控制流過這個鰭狀物或通道區的電流。然而，通道區的第四個側面一也就是通道區的底部是與上述閘極電極遠離而未在閘極電極的緊密控制之下。與其對照之下，在一全環繞式閘極場效電晶體中，其通道區是被閘極電極所圍繞，其可在通道區中 提供更完整的空乏區，並因為較陡峭的次臨界電流擺動(sub-threshold current swing；SS)與較小的汲極端引發能障下降效應(drain induced barrier lowering；DIBL)而達成短通道效應(short-channel effects)的減少。隨著電晶體的尺寸持續縮小到次10-15nm的技術節點，需要對全環繞式閘極場效電晶體作進一步的改善。
根據本發明實施例的一實施形態，在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。蝕刻上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，藉此形成一源極/汲極空間。經由上述源極/汲極空間來橫向蝕刻上述第一半導體層。在上述源極/汲極空間且至少在被蝕刻後的上述第一半導體層上，形成一第一絕緣層。在上述源極/汲極空間中形成一源極/汲極磊晶層，藉此在上述源極/汲極磊晶層與上述第一半導體層之間形成複數個空氣間隙。在前述或接下來的一或多個實施例中，每個上述空氣間隙是由以下所界定：上述源極/汲極磊晶層；以及置於上述第一半導體層中之一的一橫向端點上且置於二個相鄰的第二半導體層上的上述第一絕緣層。
根據本發明實施例的另一實施形態，在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。從上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，移除上述第一半導體層。形成一第一絕緣層，其圍繞在上述源極/汲極區中的上述第二半導體層且在上述第一半導體層的橫向端點上。從上述源極/汲極區中的上述第二半導體層，部份地移除上述第一絕緣層。在上述源極/汲極區上形成一源極/汲極磊晶層，藉此在上述源極/汲極磊晶層與上述第一半導體層的橫向端點之間，形成複數個空氣間隙。
根據本發明實施例的另一實施形態，在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。從上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，至少移除上述第一半導體層。至少在上述第一半導體層的橫向端點上，形成一第一絕緣層。形成一源極/汲極磊晶層，上述源極/汲極磊晶層與上述第二半導體層接觸。
根據本發明實施例的一實施形態，一種半導體裝置，包括：複數個半導體線，置於一基底的上方；一源極/汲極區，與上述半導體線接觸；一閘極介電層，置於上述半導體線的每個通道區上且圍繞上述半導體線的每個通道區；一閘極層，置於上述閘極介電層上且圍繞上述通道區；複數個第一絕緣間隔物，分別置於複數個空間中，上述空間是由相鄰的上述半導體線、上述閘極層與上述源極/汲極區所界定；以及複數個空氣間隙，分別置於上述空間中。
根據本發明實施例的另一實施形態，一種半導體裝置，包括：複數個半導體線，置於一基底的上方；一源極/汲極磊晶層，圍繞上述半導體線的源極/汲極區；一閘極介電層，置於上述半導體線的每個通道區之上且圍繞上述半導體線的每個通道區；一閘極層，置於上述閘極介電層上且圍繞每個通道區；複數個第一絕緣間隔物，分別置於複數個空間中，上述空間是由相鄰的上述半導體線、上述閘極層與上述源極/汲極區所界定；以及複數個空氣間隙，分別置於上述空間中。
根據本發明實施例的另一實施形態，一種半導體裝置，包括：複數個半導體線，置於一基底的上方；一源極/汲極磊晶層，圍繞上述半導體線的源極/汲極區；一閘極介電層，置於上述半導體線的每個通道區之上且圍繞上述半導體線的每個通道區；一閘極層，置於上述閘極介電層上且圍繞每個通道區；複數個第一絕緣間隔物，分別置於複數個空間中，上述空間是由相鄰的上述半導體線、上述閘極層與上述源極/汲極區所界定；以及複數個第二絕緣間隔物，分別置於上述空間中。
10‧‧‧半導體基底
11‧‧‧井部
12‧‧‧摻雜物
13‧‧‧鰭狀物襯墊層
15‧‧‧隔離絕緣層
16‧‧‧罩幕層
16A‧‧‧第一罩幕層
16B‧‧‧第二罩幕層
20‧‧‧第一半導體層
22、23‧‧‧空穴
25‧‧‧半導體線(第二半導體層)
27、28‧‧‧源極/汲極空間
29‧‧‧鰭狀物結構
31‧‧‧內部間隔物區域
33‧‧‧第一絕緣層
35‧‧‧第二絕緣層
36‧‧‧改質層
37‧‧‧空氣間隙
40‧‧‧側壁間隔物(覆蓋層)
41‧‧‧犧牲閘介電層
42‧‧‧犧牲閘極電極層(犧牲閘極電極)
43‧‧‧墊SiN層
44‧‧‧氧化矽罩幕層
47‧‧‧附加覆蓋層
49‧‧‧犧牲閘極結構
50‧‧‧源極/汲極磊晶層
70‧‧‧層間介電層
72‧‧‧導體接觸層
75‧‧‧導體插塞(導體接觸插塞)
82‧‧‧閘介電層
84‧‧‧閘極電極層(閘極電極)
Lg1、Lg1’、Lg2、Lg2’‧‧‧閘極長度
Wa、W1、W1’、W2、W2’‧‧‧寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A至1D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第1A圖是沿著X方向(源 極-汲極方向)的剖面圖，第1B圖是對應於第1A圖的剖面線Y1-Y1的剖面圖，第1C圖是對應於第1A圖的剖面線Y2-Y2的剖面圖，第1D圖是對應於第1A圖的剖面線Y3-Y3的剖面圖。
第1E至1H圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第1E圖是沿著X方向(源極-汲極方向)的剖面圖，第1F圖是對應於第1E圖的剖面線Y1-Y1的剖面圖，第1G圖是對應於第1E圖的剖面線Y2-Y2的剖面圖，第1H圖是對應於第1E圖的剖面線Y3-Y3的剖面圖。
第2A至2D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第2A圖是沿著X方向(源極-汲極方向)的剖面圖，第2B圖是對應於第2A圖的剖面線Y1-Y1的剖面圖，第2C圖是對應於第2A圖的剖面線Y2-Y2的剖面圖，第2D圖是對應於第2A圖的剖面線Y3-Y3的剖面圖。
第2E至2H圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第2E圖是沿著X方向(源極-汲極方向)的剖面圖，第2F圖是對應於第2E圖的剖面線Y1-Y1的剖面圖，第2G圖是對應於第2E圖的剖面線Y2-Y2的剖面圖，第2H圖是對應於第2E圖的剖面線Y3-Y3的剖面圖。
第3A圖是顯示根據本發明實施例的一實施例的內部間隔物區域的各種配置之一。
第3B圖是顯示根據本發明實施例的一實施例的內部間隔物區域的各種配置之一。
第3C圖是顯示根據本發明實施例的一實施例的內部間隔物區域的各種配置之一。
第3D圖是顯示根據本發明實施例的一實施例的內部間隔物區域的各種配置之一。
第3E圖是顯示根據本發明實施例的一實施例的內部間隔物區域的各種配置之一。
第3F圖是顯示根據本發明實施例的一實施例的內部間隔物區域的各種配置之一。
第4A至4D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第4A圖是沿著X方向(源極-汲極方向)的剖面圖，第4B圖是對應於第4A圖的剖面線Y1-Y1的剖面圖，第4C圖是對應於第4A圖的剖面線Y2-Y2的剖面圖，第4D圖是對應於第4A圖的剖面線Y3-Y3的剖面圖。
第5A至5D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第5A圖是沿著X方向(源極-汲極方向)的剖面圖，第5B圖是對應於第5A圖的剖面線Y1-Y1的剖面圖，第5C圖是對應於第5A圖的剖面線Y2-Y2的剖面圖，第5D圖是對應於第5A圖的剖面線Y3-Y3的剖面圖。
第6A至6D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第6A圖是沿著X方向(源極-汲極方向)的剖面圖，第6B圖是對應於第6A圖的剖面線Y1-Y1的剖面圖，第6C圖是對應於第6A圖的剖面線Y2-Y2的剖面圖，第6D圖是對應於第6A圖的剖面線Y3-Y3的剖面圖。
第7A至7D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第7A圖是沿著X方向(源極-汲極方向)的剖面圖，第7B圖是對應於第7A圖的剖面線Y1-Y1的剖面圖，第7C圖是對應於第7A圖的剖面線Y2-Y2的剖面圖，第7D圖是對應於第7A圖的剖面線Y3-Y3的剖面圖。
第8A至8D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第8A圖是沿著X方向(源極-汲極方向)的剖面圖，第8B圖是對應於第8A圖的剖面線Y1-Y1的剖面圖，第8C圖是對應於第8A圖的剖面線Y2-Y2的剖面圖，第8D圖是對應於第8A圖的剖面線Y3-Y3的剖面圖。
第9A至9D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第9A圖是沿著X方向(源極-汲極方向)的剖面圖，第9B圖是對應於第9A圖的剖面線Y1-Y1的剖面圖，第9C圖是對應於第9A圖的剖面線Y2-Y2的剖面圖，第9D圖是對應於第9A圖的剖面線Y3-Y3的剖面圖。
第10A至10D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第10A圖是沿著X方向(源極-汲極方向)的剖面圖，第10B圖是對應於第10A圖的剖面線Y1-Y1的剖面圖，第10C圖是對應於第10A圖的剖面線Y2-Y2的剖面圖，第10D圖是對應於第10A圖的剖面線Y3-Y3的剖面圖。
第11A至11D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第11A圖是沿著X方向(源極-汲極方向)的剖面圖，第11B圖是對應於第11A圖的剖面線Y1-Y1的剖面圖，第11C圖是對應於第11A圖的剖面線Y2-Y2的剖面圖，第11D圖是對應於第11A圖的剖面線Y3-Y3的剖面圖。
第12A至12D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第12A圖是沿著X方向(源極-汲極方向)的剖面圖，第12B圖是對應於第12A圖的剖面線Y1-Y1的剖面圖，第12C圖是對應於第12A圖的剖面線Y2-Y2的剖面圖，第12D圖是對應於第12A圖的剖面線Y3-Y3的剖面圖。
第13A至13D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第13A圖是沿著X方向(源極-汲極方向)的剖面圖，第13B圖是對應於第13A圖的剖面線Y1-Y1的剖面圖，第13C圖是對應於第13A圖的剖面線Y2-Y2的剖面圖，第13D圖是對應於第13A圖的剖面線Y3-Y3的剖面圖。
第14A至14D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第14A圖是沿著X方向(源極-汲極方向)的剖面圖，第14B圖是對應於第14A圖的剖面線Y1-Y1的剖面圖，第14C圖是對應於第14A圖的剖面線Y2-Y2的剖面圖，第14D圖是對應於第14A圖的剖面線Y3-Y3的剖面圖。
第15A至15D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第15A圖是沿著X方向(源極-汲極方向)的剖面圖，第15B圖是對應於第15A圖的剖面線Y1-Y1的剖面圖，第15C圖是對應於第15A圖的剖面線Y2-Y2的剖面圖，第15D圖是對應於第15A圖的剖面線Y3-Y3的剖面圖。
第16A至16D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第16A圖是沿著X方向(源極-汲極方向)的剖面圖，第16B圖是對應於第16A圖的剖面線Y1-Y1的剖面圖，第16C圖是對應於第16A圖的剖面線Y2-Y2的剖面圖，第16D圖是對應於第16A圖的剖面線Y3-Y3的剖面圖。
第17A至17D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第17A圖是沿著X方向(源極-汲極方向)的剖面圖，第17B圖是對應於第17A圖的剖面線Y1-Y1的剖面圖，第17C圖是對應於第17A圖的剖面線Y2-Y2的剖面圖，第17D圖是對應於第17A圖的剖面線Y3一Y3的剖面圖。
第18A至18D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第18A圖是沿著X方向(源極-汲極方向)的剖面圖，第18B圖是對應於第18A圖的剖面線Y1-Y1的剖面圖，第18C圖是對應於第18A圖的剖面線Y2-Y2的剖面圖，第18D圖是對應於第18A圖的剖面線Y3-Y3的剖面圖。
第19A至19D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第19A圖是沿著X方向(源極-汲極方向)的剖面圖，第19B圖是對應於第19A圖的剖面線Y1-Y1的剖面圖，第19C圖是對應於第19A圖的剖面線Y2-Y2的剖面圖，第19D圖是對應於第19A圖的剖面線Y3-Y3的剖面圖。
第20A至20D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第20A圖是沿著X方向(源極-汲極方向)的剖面圖，第20B圖是對應於第20A圖的剖面線Y1-Y1的剖面圖，第20C圖是對應於第20A圖的剖面線Y2-Y2的剖面圖，第20D圖是對應於第20A圖的剖面線Y3-Y3的剖面圖。
第21A至21D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第21A圖是沿著X方向(源極-汲極方向)的剖面圖，第21B圖是對應於第21A圖的剖面線Y1-Y1的剖面圖，第21C圖是對應於第21A圖的剖面線Y2-Y2的剖面圖，第21D圖是對應於第21A圖的剖面線Y3-Y3的剖面圖。
第22A至22D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第22A圖是沿著X方向(源極-汲極方向)的剖面圖，第22B圖是對應於第22A圖的剖面線Y1-Y1的剖面圖，第22C圖是對應於第22A圖的剖面線Y2-Y2的剖面圖，第22D圖是對應於第22A圖的剖面線Y3-Y3的剖面圖。
第23A至23D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第23A圖是沿著X方向(源極-汲極方向)的剖面圖，第23B圖是對應於第23A圖的剖面線Y1-Y1的剖面圖，第23C圖是對應於第23A圖的剖面線Y2-Y2的剖面圖，第23D圖是對應於第23A圖的剖面線Y3-Y3的剖面圖。
第24A至24D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第24A圖是沿著X方向(源極-汲極方向)的剖面圖，第24B圖是對應於第24A圖的剖面線Y1-Y1的剖面圖，第24C圖是對應於第24A圖的剖面線Y2-Y2的剖面圖，第24D圖是對應於第24A圖的剖面線Y3-Y3的剖面圖。
第25A至25D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第25A圖是沿著X方向(源極-汲極方向)的剖面圖，第25B圖是對應於第25A圖的剖面線Y1-Y1的剖面圖，第25C圖是對應於第25A圖的剖面線Y2-Y2的剖面圖，第25D圖是對應於第25A圖的剖面線Y3-Y3的剖面圖。
第26A圖是顯示根據本發明實施例的一實施例的一源極/汲極區的各種配置之一。
第26B圖是顯示根據本發明實施例的一實施例的一源極/汲極區的各種配置之一。
第26C圖是顯示根據本發明實施例的一實施例的一源極/汲極區的各種配置之一。
第27A至27D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第27A圖是沿著X方向(源極-汲極方向)的剖面圖，第27B圖是對應於第27A圖的剖面線Y1-Y1的剖面圖，第27C圖是對應於第27A圖的剖面線Y2-Y2的剖面圖，第27D圖是對應於第27A圖的剖面線Y3-Y3的剖面圖。
第28A至28D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第28A圖是沿著X方向(源極-汲極方向)的剖面圖，第28B圖是對應於第28A圖的剖面線Y1-Y1的剖面圖，第28C圖是對應於第28A圖的剖面線Y2-Y2的剖面圖，第28D圖是對應於第28A圖的剖面線Y3-Y3的剖面圖。
第29A至29D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第29A圖是沿著X方向(源極-汲極方向)的剖面圖，第29B圖是對應於第29A圖的剖面線Y1-Y1的剖面圖，第29C圖是對應於第29A圖的剖面線Y2-Y2的剖面圖，第29D圖是對應於第29A圖的剖面線Y3-Y3的剖面圖。
第30A至30D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一，其中第30A圖是沿著X方向(源極-汲極方向)的剖面圖，第30B圖是對應於第30A圖的剖面線Y1-Y1的剖面圖，第30C圖是對應於第30A圖的剖面線Y2-Y2的剖面圖，第30D圖是對應於第30A圖的剖面線Y3-Y3的剖面圖。
第31A與31B圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第32A與32B圖是顯示根據本發明實施例的另一實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第33圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第34圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第35圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第36圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第37圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的製造的各個階段之一。
第38圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的製造的各個階段之一。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實施本發明實施例的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例或範例，以簡化本發明實施例的說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸並非受限於所揭露的範圍或值，但可能依存於製程條件及/或裝置所需求的性質。此外，若是本發明實施例敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包 括上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包括了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。為了簡潔，可能以任意的比例繪示各種特徵。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。此外，”以......(所)構成”及”由......(所)構成”的用語可各意指”包括”或”由......(所)組成”。在本發明實施例中，「A、B與C的一個」的敘述，是意指「A、B及/或C」(A；B；C；A與B；A與C；B與C；或是A、B與C)，並非意指來自A的一個元件、來自B的一個元件與來自C的一個元件，除非有另外指明。
一般而言，當藉由對犧牲半導體層作選擇性蝕刻而釋出奈米線(nanowires；NWs)時，會難以控制橫向蝕刻量。當在移除虛設(dummy)多晶閘極之後施行上述奈米線釋出蝕刻製程(nanowire release etching process)時，由於用於奈米線釋出蝕刻的一橫向蝕刻控制或一蝕刻分配(etching budget)不充分，上述奈米線的橫向端點可能會被蝕刻。如果未設置蝕刻停止層，一閘極可能會接觸一源極/汲極(S/D)磊晶層。另外，還對於閘極對汲極電容(gate to drain capacitance)Cgd有較大影 響。如果在上述閘極與上述源極/汲極之間未存在任何介電膜，則閘極對汲極電容Cgd會變大，這樣會降低電路速度。
在本發明實施例中，提供一種製造一內部間隔物(inner spacer)的方法，上述內部間隔物是在一金屬閘極與一源極/汲極磊晶層之間，上述內部間隔物是用於一全環繞式閘極場效電晶體以及一堆疊通道場效電晶體(stacked channel field effect transistor)。更具體而言，本發明實施例是關於一種半導體裝置及製造方法，以在為了奈米線的形成而施行一選擇性蝕刻製程時，克服一「橫向蝕刻問題」。尤其在本發明實施例中，在一閘極與一源極/汲極磊晶層之間提供一或多個低介電常數(low-k)層及/或空氣間隙，以減少其間的電容。
在本發明實施例中，一源極/汲極指的是一源極及/或一汲極。請注意在本發明實施例中，一源極與一汲極是可以互換使用，且其結構是實質上相同。
第1A至1D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第1A圖是沿著X方向(源極-汲極方向)的剖面圖，第1B圖是對應於第1A圖的剖面線Y1-Y1的剖面圖，第1C圖是對應於第1A圖的剖面線Y2-Y2的剖面圖，第1D圖是對應於第1A圖的剖面線Y3-Y3的剖面圖。
如第1A至1D圖所示，在一半導體基底10的上方提供複數個半導體線25，半導體線25並沿著Z方向(半導體基底10的主表面的法線方向)垂直排列。在某些實施例中，半導體基底10至少在其表面部分上，具有一單晶半導體層。半導體基底10可包括一單晶半導體材料，例如但不限於：Si、Ge、SiGe、 GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在特定的實施例中，半導體基底10是以結晶矽構成。
半導體基底10在其表面區域中，可包括一或多個緩衝層(未繪示)。上述緩衝層可用來從半導體基底10的晶格常數逐漸改變為源極/汲極區的晶格常數。上述緩衝層可以從磊晶成長的單晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一特別的實施例中，半導體基底10包括磊晶成長於矽基底之半導體基底10上的矽鍺(SiGe)緩衝層。上述矽鍺緩衝層的鍺濃度可以從用於最底部的緩衝層的30個原子百分比增加至用於最頂部的緩衝層的70個原子百分比。
如第1A至1C圖所示，半導體線25為通道層，置於半導體基底10的上方。在某些實施例中，是將半導體線25置於一鰭狀物結構(未繪示)的上方，上述鰭狀物結構是從半導體基底10突出。每個通道層(半導體線25)，是被一閘介電層82與一閘極電極層84所圍繞。在某些實施例中，閘介電層82包括一界面層與一高介電常數介電層。閘極結構包括閘介電層82、閘極電極層84及側壁間隔物40。雖然第1A至1C圖顯示四個半導體線25，半導體線25的數量並不限於四，並可以小到一個或超過四個，且可以多達十個。
另外，一源極/汲極磊晶層50是置於半導體基底10的上方。源極/汲極磊晶層50是直接與通道層(半導體線25)接觸，而且被內部間隔物區域31與閘介電層82所分離。在某些實施例中，每個內部間隔物區域31包括一第一絕緣層33與一空氣 間隙37。第一絕緣層33是共形地形成在內部間隔物區域31的內表面上，並包括形成在相鄰的二個半導體線25的端點部上及閘介電層82上。如第1A圖所示，內部間隔物區域31之沿著X方向的剖面具有一實質上矩形的形狀。
一層間介電層(interlayer dielectric；ILD)70是置於源極/汲極磊晶層50的上方，一導體接觸層72是置於源極/汲極磊晶層50上，且通過層間介電層70的一導體插塞75是置於導體接觸層72的上方。導體接觸層72包括一或多層的導體材料。在某些實施例中，導體接觸層72包括例如WSi、NiSi、TiSi或CoSi等的一矽化物層或其他適當的矽化物材料。
第1E至1H圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第1E圖是沿著X方向(源極-汲極方向)的剖面圖，第1F圖是對應於第1E圖的剖面線Y1-Y1的剖面圖，第1G圖是對應於第1E圖的剖面線Y2-Y2的剖面圖，第1H圖是對應於第1E圖的剖面線Y3-Y3的剖面圖。
在本實施例中，源極/汲極磊晶層50圍繞著置於上述源極/汲極區的第二半導體層25。
第2A至2D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第2A圖是沿著X方向(源極-汲極方向)的剖面圖，第2B圖是對應於第2A圖的剖面線Y1-Y1的剖面圖，第2C圖是對應於第2A圖的剖面線Y2-Y2的剖面圖，第2D圖是對應於第2A圖的剖面線Y3-Y3的剖面圖。與針對第1A至1D圖所敘述的前述的實施例相同的材料、配置、尺寸及/或製程，可應用於第2A至2D圖的實施例，在此省 略其詳細敘述。
在本實施例中，如第2A圖所示，內部間隔物區域31之沿著X方向的剖面具有一實質上的三角形的形狀。此三角形的形狀是由半導體線25的(111)刻面(facets)所界定。
第2E至2H圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的各種視圖，其中第2E圖是沿著X方向(源極-汲極方向)的剖面圖，第2F圖是對應於第2E圖的剖面線Y1-Y1的剖面圖，第2G圖是對應於第2E圖的剖面線Y2-Y2的剖面圖，第2H圖是對應於第2E圖的剖面線Y3-Y3的剖面圖。
在本實施例中，源極/汲極磊晶層50圍繞著置於上述源極/汲極區的第二半導體層25。
第3A、3B、3C、3D、3E與3F圖是顯示根據本發明實施例的複數個實施例的內部間隔物區域的各種配置。第3A至3C圖是顯示具有一矩形剖面的內部間隔物區域，而第3D至3F圖是顯示具有一三角形剖面的內部間隔物區域。
如第3A與3D圖所示，在某些實施例中，內部間隔物區域31包括第一絕緣層33與空氣間隙37。第一絕緣層33具有一U字形(旋轉90度)的剖面。空氣間隙37是位於一源極/汲極側，以與源極/汲極磊晶層50接觸。
在其他實施例中，如第3B與3E圖所示，內部間隔物區域31包括第一絕緣層33、一第二絕緣層35與空氣間隙37。空氣間隙37是位於一源極/汲極側，以與源極/汲極磊晶層50接觸；而在某些實施例中，第二絕緣層35是位於一閘極側，並未與源極/汲極磊晶層50接觸。在某些實施例中，空氣間隙37的寬度Wa是在約0.5nm至約2.0nm的範圍，而在其他實施例中則在約0.8nm至約1.5nm的範圍。
在特定的實施例中，如第3C與3F圖所示，在內部間隔物區域31中並未形成空氣間隙。在這樣的例子，內部間隔物區域31包括二個或更多的絕緣層。在某些實施例中，內部間隔物區域31包括第一絕緣層33與第二絕緣層35，第一絕緣層33與第二絕緣層35均與源極/汲極磊晶層50接觸。
在某些實施例中，第一絕緣層33包括氮化矽(SiN)與氧化矽(SiO2)的一個，其厚度是在約0.5nm至約3.0nm的範圍。在其他實施例中，第一絕緣層33的厚度是在約1.0nm至約2.0nm的範圍。
在某些實施例中，是以一低介電常數(介電常數低於SiO2的介電常數)材料構成。上述低介電常數材料包括SiOC、SiOCN、有機材料或多孔材料、或是任何其他適當的材料。在某些實施例中，第二絕緣層35的厚度是在約0.5nm至約3.0nm的範圍；在其他實施例中，第二絕緣層35的厚度是在約1.0nm至約2.0nm的範圍。
第4A~4D圖至第13A~13D圖是顯示根據本發明實施例的一實施例的一半導體場效電晶體裝置的製造的各個階段。在第4A~4D圖至第13A~13D圖中，圖號帶「A」的圖式是沿著X方向(源極-汲極方向)的剖面圖，圖號帶「B」的圖式是對應於圖號帶「A」的圖式的剖面線Y1-Y1的剖面圖，圖號帶「C」的圖式是對應於圖號帶「A」的圖式的剖面線Y2-Y2的剖面圖，圖號帶「D」的圖式是對應於圖號帶「A」的圖式的剖 面線Y3-Y3的剖面圖。要瞭解的是，可以在第4A~4D圖至第13A~13D圖所示的製程之前、當中與之後加入額外的作業，且後文敘述的某些作業，可以為了本方法的額外實施例而被取代或刪減。上述作業/製程的順序可以互換。與針對第1A至3F圖所敘述的前述的實施例相同或相似的材料、配置、尺寸及/或製程，可應用於第4A~4D圖至第13A~13D圖的實施例，在此省略其詳細敘述。
第4A~4D圖顯示在一鰭狀物結構形成上述虛置(dummy)閘極結構之後的結構，其中上述鰭狀物結構具有交互堆疊的複數個第一半導體層20與複數個第二半導體層25。此結構可藉由以下由第33至38圖顯示的作業來製造。製造一全環繞式閘極場效電晶體的一般方法，可在美國專利第US 9,627,540B1號、美國專利早期公開第US 2017/0154958 A1號及/或美國專利第US 9,583,399 B1號找到，其各自的所有內容是藉由參照的方式併入此處的說明。
如第33圖所示，將不純物離子(摻雜物12)植入半導體基底10(矽基底)內，以形成一井區(well region)。施行上述離子佈植，以避免一衝穿效應(punch-through effect)。半導體基底10可包括已經被適當地摻雜有不純物(例如：p型或n型的導電形式)的各種區域。摻雜物12例如為：用於一n型鰭式場效電晶體的硼(BF2)與用於一p型鰭式場效電晶體的磷。
然後，如第34圖所示，在半導體基底10的上方，形成堆疊的半導體層。上述堆疊的半導體層包括第一半導體層20與第二半導體層25。此外，在上述堆疊的半導體層的上方，形成一罩幕層16。
第一半導體層20與第二半導體層25是以具有不同晶格常數的材料所構成，且可包括以下材料的一或多層：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在某些實施例中，第一半導體層20與第二半導體層25是以矽、一矽的化合物、矽鍺(SiGe)、鍺或一鍺的化合物所構成。在一實施例中，第一半導體層20是Si1-xGex(其中，x大於約0.3)或鍺(x=1)，而第二半導體層25為矽或Si1-yGey，其中y小於約0.4且x>y。在本發明實施例中，一「M」的化合物、一「M」基化合物或一以「M」為基底的化合物，意指M在此化合物中佔了大半的含量。
在另一實施例中，第二半導體層25是Si1-yGey(其中，y大於約0.3)或鍺，而第一半導體層20為矽或Si1-xGex，其中x小於約0.4且x<y。在又另一實施例中，第一半導體層20是以Si1-xGex所構成，其中x是在約0.3至約0.8的範圍，而第二半導體層25是以Si1-yGey所構成，其中y是在約0.1至約0.4的範圍。
在第34圖中，配置四層的第一半導體層20與四層的第二半導體層25。然而，上述各層的數量並不限於四，而可以小至一(每一層)，且在某些實施例中，第一半導體層20與第二半導體層25是各形成二至十層。藉由調整堆疊層的數量，可以調整全環繞式閘極場效電晶體的驅動電流。
第一半導體層20與第二半導體層25是藉由在半導體基底10的上方磊晶成長而成。第一半導體層20的厚度可大於 或等於第二半導體層25的厚度，而且在某些實施例中是在約2nm至約20nm的範圍，而在其他實施例中則為約5nm至約15nm的範圍。第二半導體層25的厚度，在某些實施例中是在約2nm至約20nm的範圍，而在其他實施例中則為約5nm至約15nm的範圍。每個第一半導體層20的厚度可以相同或不同。
在某些實施例中，底部的第一半導體層20(最靠近半導體基底10之層)是比其他的第一半導體層20還厚。上述底部的第一半導體層20的厚度，在某些實施例中是在約10nm至約50nm的範圍，或者在其他實施例中則為約20nm至約40nm的範圍。
在某些實施例中，罩幕層16包括一第一罩幕層16A與一第二罩幕層16B。第一罩幕層16A是一墊氧化層，以氧化矽所構成，其可藉由一熱氧化步驟而形成。第二罩幕層16B是以氮化矽(SiN)所構成，其是藉由以下方法而形成：化學氣相沉積(Chemical Vapor Deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)或其他適當的製程。其中上述化學氣相沉積包括低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；LPCVD)與電漿增益化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)。藉由使用包括光學微影與蝕刻的圖形化作業，將罩幕層16圖形化而成為一罩幕圖形。
接下來，在第35圖中，藉由使用罩幕層16來將第一半導體層20與第二半導體層25的堆疊層予以圖形化，藉此將 上述堆疊層形成為在X方向延伸的鰭狀物結構29。在第36圖中，二個鰭狀物結構29在Y方向排列。然而，鰭狀物結構29的數量並不限於二，可以小至一個，亦可為三個或更多。在某些實施例中，在鰭狀物結構29的兩側都形成一或多個虛置的鰭狀物結構，以改善在圖形化作業中的圖形保真度(fidelity)。如第35圖所示，鰭狀物結構29具有由堆疊的第一半導體層20與第二半導體層25構成的上部與井部(well portions)11。
鰭狀物結構29的上述上部之沿著Y方向的寬度W1，在某些實施例中是在約10nm至約40nm的範圍，而在其他實施例中則為約20nm至約30nm的範圍。鰭狀物結構29之沿著Z方向的高度H1是在約100nm至約200nm的範圍。
可藉由任何適當的方法來將堆疊的鰭狀物結構29圖形化。例如，可使用一或多道微影製程來圖形化其結構，上述微影製程包括雙重(double-patterning)圖形化或多重(multi-patterning)圖形化製程。一般而言，雙重圖形化或多重圖形化是組合微影與自對準製程，可使欲形成的圖形具有的例如截距(pitch)小於其他使用單一、直接的微影製程所可以獲得的圖形截距。例如，在一實施例中，在一基底上形成一犧牲層，並使用一微影製程將此犧牲層圖形化。使用一自對準製程，倚靠著此圖形化的犧牲層而形成複數個間隔物。然後，移除上述間隔物，再將留下來的間隔物用來對堆疊的鰭狀物結構29進行圖形化。
在形成鰭狀物結構29之後，在半導體基底10的上方形成一絕緣材料層，上述絕緣材料層包括一或多層的絕緣材 料，因此將鰭狀物結構29完全嵌入上述絕緣材料層中。用於上述絕緣材料層的絕緣材料可包括氧化矽、氮化矽、氧氮化矽(SiON)、SiOCN、SiCN、摻氟的二氧化矽(Fuorine-doped Silicon Glass；FSG)或一低介電常數介電材料，其形成是藉由低壓化學氣相沉積法(Low Pressure Chemical Vapor Deposition；LPCVD)、電漿增益化學氣相沉積法(Plasma Enhanced Chemical Vapor Deposition；PECVD)或流動式化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)。在形成上述絕緣材料層之後，可施行一退火作業。然後，施行例如為化學機械研磨(Chemical Mechanical Polish；CMP)法及/或一回蝕法等的一平坦化作業，而使最上方的第二半導體層25的上表面從上述絕緣材料層曝露出來。在某些實施例中，在形成上述絕緣材料層之前，在鰭狀物結構29的上方形成一鰭狀物襯墊層13。鰭狀物襯墊層13是以SiN或一以氮化矽為基底的材料(例如：SiON、SiCN或SiOCN)。
在某些實施例中，鰭狀物襯墊層13包括一第一鰭狀物襯墊層與一第二鰭狀物襯墊層，上述第一鰭狀物襯墊層是形成在半導體基底10的上方及鰭狀物結構29的底部(井部11)的側壁的上方，上述第二鰭狀物襯墊層是形成在上述第一鰭狀物襯墊層上。在某些實施例中，上述第一鰭狀物襯墊層與上述第二鰭狀物襯墊層各具有在約1nm至約20nm的範圍的厚度。在某些實施例中，上述第一鰭狀物襯墊層包括氧化矽且其厚度是在約0.5nm至約5nm的範圍，而上述第二鰭狀物襯墊層包括氮化矽且其厚度是在約0.5nm至約5nm的範圍。可經由一或多道製程- 例如物理氣相沉積(Physical Vapor Deposition；PVD)、化學氣相沉積(Chemical Vapor Deposition；CVD)或原子層沉積(Atomic Layer Deposition；ALD)，來沉積上述第一鰭狀物襯墊層與上述第二鰭狀物襯墊層，此外，亦可使用任何可接受的製程來沉積上述第一鰭狀物襯墊層與上述第二鰭狀物襯墊層。
然後如第36圖所示，將上述絕緣材料層凹陷，以形成一隔離絕緣層15，因此曝露出鰭狀物結構29的上部。藉由此項作業，藉由隔離絕緣層15而將鰭狀物結構29彼此分離，其中隔離絕緣層15亦被稱為淺溝槽隔離(shallow trench isolation；STI)。隔離絕緣層15可以以適當的介電材料構成，例如：氧化矽、氮化矽、氧氮化矽、摻氟的二氧化矽(Fuorine-doped Silicon Glass；FSG)、例如摻碳的氧化物等的低介電常數介電質、例如多孔質的摻碳的二氧化矽等的極低介電常數介電質、例如聚醯亞胺等的一聚合物、上述之組合或其同類物質。在某些實施例中，是經由例如化學氣相沉積、流動式化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)或一旋塗玻璃製程(spin-on-glass process)來形成隔離絕緣層15，但是亦可使用其他可接受的製程。
在第36圖所示的實施例中，將隔離絕緣層15凹陷，直到曝露出鰭狀物結構29的井部11的上部。在其他實施例中，則未曝露出鰭狀物結構29的井部11的上部。第一半導體層20是犧牲層，在後續會被部分性地移除，而述第二半導體層25會在後續被形成為半導體線25，作為一全環繞式閘極場效電晶體的通道層。
在形成隔離絕緣層15之後，如第37圖所示，形成一犧牲(虛置)閘極結構49。第37圖繪示在被曝露的鰭狀物結構29的上方形成一犧牲閘極結構49之後的結構。犧牲閘極結構49是被形成在鰭狀物結構29之將會成為一通道區的部分的上方。犧牲閘極結構49界定上述全環繞式閘極場效電晶體的通道區。犧牲閘極結構49包括一犧牲閘介電層41與一犧牲閘極電極層42。犧牲閘介電層41包括一或多層的絕緣材料，例如一以氧化矽為基底的材料。在一實施例中，是使用藉由化學氣相沉積形成的氧化矽。在某些實施例中，犧牲閘介電層41的厚度是在約1nm至約5nm的範圍。
犧牲閘極結構49是藉由在鰭狀物結構29的上方先毯覆式沉積犧牲閘介電層41而形成。然後，在犧牲閘介電層41上且在鰭狀物結構29的上方，毯覆式沉積一犧牲閘極電極層，而使鰭狀物結構29完全嵌入上述犧牲閘極電極層中。上述犧牲閘極電極層包括矽，例如多晶矽或無晶形矽。在某些實施例中，上述犧牲閘極電極層的厚度是在約100nm至約200nm的範圍。在某些實施例中，對上述犧牲閘極電極層施以一平坦化作業。上述犧牲閘介電層與上述犧牲閘極電極層是使用化學氣相沉積、物理氣相沉積、原子層沉積或其他適當的製程作沉積，而上述化學氣相沉積包括低壓化學氣相沉積與電漿增益化學氣相沉積。隨後，在上述犧牲閘介電層的上方形成一罩幕層。上述罩幕層包括一墊SiN層43與一氧化矽罩幕層44。
接下來，對上述罩幕層施行一圖形化作業，並將上述犧牲閘極電極層圖形化而成為犧牲閘極結構49，如第37圖所示。犧牲閘極結構49包括犧牲閘介電層41、犧牲閘極電極層42(例如：多晶矽)、墊SiN層43與氧化矽罩幕層44。藉由將上述犧性閘極結構圖形化，將上述第一半導體層與上述第二半導體層的堆疊層部分地曝露在上述犧牲閘極結構的二側，藉此界定出複數個源極/汲極(S/D)區，如第37圖所示。在本發明實施例中，一源極與汲極是可以互換使用，且其結構是實質上相同。在第37圖中，是形成一個犧牲閘極結構，但是上述犧牲閘極結構的數量並不限於一個。在某些實施例中，是在X方向排列二或多個犧牲閘極結構。在特定的實施例中，在上述犧牲閘極結構的二側上，均形成一或多個虛置的犧牲閘極結構，以改善圖形化的保真度。
另外，如第38圖所示，在犧牲閘極結構49的上方形成一覆蓋層40來用於側壁間隔物。覆蓋層40是以共形(conformal)的形式沉積，因此其被形成為在例如側壁等的垂直表面上與在例如上述犧牲閘極結構的頂部等的水平表面上，分別具有實質上相同的厚度。在某些實施例中，覆蓋層40具有比後文敘述的一附加覆蓋層47還厚的厚度且具有在約5nm至約20nm的範圍的厚度。覆蓋層40包括SiN、SiON及SiCN的一或多個，或是其他適當的介電材料。覆蓋層40可藉由原子層沉積或化學氣相沉積而形成，或是可藉由其他適當的方法而形成。
在特定的實施例中，在形成覆蓋層40之前，在曝露的鰭狀物結構29及犧牲閘極結構49的上方，共形地形成一附加覆蓋層47，附加覆蓋層47是以一絕緣材料構成。在這樣的例子中，附加覆蓋層47與覆蓋層40是以不同的材料構成，因此附 加覆蓋層47與覆蓋層40中的一個可以被選擇性地蝕刻。附加覆蓋層47包括例如SiOC及/或SiOCN等的一低介電常數介電材料或是其他適當的介電材料，並可藉由原子層沉積或化學氣相沉積而形成，或是可藉由其他適當的方法而形成。
藉由對第33至38圖所作敘述的作業，可以獲得第4A至4D圖的結構。在第4A至4D圖中，未顯示上述犧牲閘極結構的上部。
接下來，如第5A至5D圖所示，藉由使用一或多道的微影與蝕刻作業，在源極/汲極區將第一半導體層20與第二半導體層25的堆疊結構向下蝕刻，藉此形成一源極/汲極空間27。在某些實施例中，半導體基底10或是鰭狀物結構29的底部(井部11)亦會被局部蝕刻。
進一步如第6A至6D圖所示，在源極/汲極空間27的範圍內，對於第一半導體層20在X方向作橫向蝕刻，藉此形成複數個空穴22。在某些實施例中，對於第一半導體層20的蝕刻量是在約2nm至約10nm的範圍。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可藉由使用一溼式蝕刻劑來對第一半導體層20作選擇性蝕刻，上述溼式蝕刻劑例如為、但不限於氫氧化銨(NH4OH)溶液、氫氧化四甲胺(tetramethylammonium hydroxide；TMAH)溶液、乙二胺鄰苯二酚(ethylenediamine pyrocatechol；EDP)溶液或氫氧化鉀(KOH)溶液。
在其他實施例中，如第7A至7D圖所示，藉由選擇適當的第一半導體層20的結晶取向及蝕刻劑，第一半導體層20的橫向端點的蝕刻表面會具有由(111)刻面界定的一四邊形的 空穴23。在沿著X方向的剖面，空穴23是如第7A圖所示，具有V字形的形狀(或者是一開放的三角形的形狀)。
在後續的圖式中，是針對示於第6A至6D圖的結構之形成以後的製造作業作說明。然而，亦可將相同的作業應用於第7A至7D圖所示的結構。
如第8A至8D圖所示，在第一半導體層20的上述橫向端點上且在源極/汲極空間27中的第二半導體層25上，共形地形成一第一絕緣層33。第一絕緣層33包括氮化矽(SiN)與氧化矽(SiO2)之一，並具有在約0.5nm至約3.0nm的範圍的厚度。在其他實施例中，第一絕緣層33具有在約1.0nm至約2.0nm的範圍的厚度。第一絕緣層33可藉由原子層沉積或任何其他適當的方法而形成。藉由共形地形成第一絕緣層33，將空穴22的尺寸縮減。
在形成第一絕緣層33之後，如第9A至9D圖所示，施行一蝕刻作業以部分地移除第一絕緣層33。藉由此一蝕刻，因為空穴22的小體積，而將第一絕緣層33實質上地留在空穴22的範圍內。一般而言，相對於在凹下(例如：孔、凹槽及/或狹縫)部分之層，在寬闊且平坦區域之層會被電漿乾蝕刻以較快的速率蝕刻。因此，第一絕緣層33可以留在空穴22的內側。在某些實施例中，會在第一絕緣層33形成一或多個附加的絕緣層，然後施行上述蝕刻作業。
後續，如第10A至10D圖所示，在源極/汲極空間27中形成一源極/汲極磊晶層50。源極/汲極磊晶層50包括用於一n通道場效電晶體的Si、SiP、SiC及SiCP的一或多層或是用於一 p通道場效電晶體的Si、SiGe、Ge的一或多層。對於上述p通道場效電晶體，亦可使硼(B)包括於源極/汲極。源極/汲極磊晶層50是藉由一磊晶成長法形成，上述磊晶成長法是使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy；MBE)。如第10A至10D圖所示，源極/汲極磊晶層50是被形成為與第二半導體層25接觸，且被形成為將空氣間隙37形成在源極/汲極磊晶層50與第一絕緣層33之間。
然後，如第11A至11D圖所示，在源極/汲極磊晶層50的上方形成一層間介電(interlayer dielectric；ILD)層70。用於層間介電層70的材料包括含Si、O、C及/或H的化合物，例如氧化矽、SiCOH及SiOC。例如聚合物等的有機材料，亦可用於層間介電層70。在形成層間介電層70之後，施行例如化學機械研磨等的一平坦化作業，因此曝露出犧牲閘極電極層42的頂部。
然後，移除犧牲閘極電極層42與犧牲閘介電層41。在移除上述犧性閘極結構的過程中，層間介電層70保護源極/汲極磊晶層50。可使用電漿乾蝕刻及/或溼蝕刻來移除上述犧牲閘極結構。當犧牲閘極電極層42為多晶矽且層間介電層70為氧化矽時，可使用例如一氫氧化四甲胺溶液等的溼式蝕刻劑來選擇性地移除犧牲閘極電極層42。犧牲閘介電層41則在其後使用電漿乾蝕刻及/或溼蝕刻來移除。
在移除上述犧牲閘極結構之後，移除第一半導體層20，藉此如第12A至12D圖所示，將第二半導體層25形成為半導體線25。可以使用如前文提及的可以選擇性地蝕刻第一半導體層20而不蝕刻第二半導體層25的蝕刻劑，來蝕刻第一半導體層20。如第12A至12D圖所示，由於形成了第一絕緣層33，對第一半導體層20的蝕刻就在第一絕緣層33停住。換句話說，在對於第一半導體層20的蝕刻，第一絕緣層33具有蝕刻停止層的功能。
在形成上述第二半導體層的半導體線25之後，如第13A至13D圖所示，形成一閘介電層82而使其圍繞每個通道層(上述第二半導體層的半導體線25)，並在閘介電層82上形成一閘極電極層84。
在特定的實施例中，閘介電層82包括一介電材料的一或多層，上述介電材料例如為氧化矽、氮化矽、高介電常數介電材料、其他適當的介電材料及/或上述之組合。高介電常數介電材料的例子包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高介電常數介電材料及/或上述之組合。在某些實施例中，閘介電層82包括形成於上述通道層與上述介電材料之間的一界面層(未繪示)。
閘介電層82可藉由化學氣相沉積、原子層沉積或任何適當的方法而形成。在一實施例中，是使用例如原子層沉積等的一高度共形沉積製程來形成閘介電層82，以確保形成具有一均勻的厚度而圍繞每個通道層的一閘介電層。在一實施例中，閘介電層82的厚度是在約1nm至約6nm的範圍。
閘極電極層84是形成在閘介電層82上，以圍繞每個通道層。閘極電極層84包括一或多層的導體材料，例如為多 晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當的材料及/或上述之組合。
可藉由化學氣相沉積、原子層沉積、電鍍或其他適當的方法，來形成閘極電極層84。亦可將閘極電極層84沉積在層間介電層70的上表面的上方。然後，藉由使用例如化學機械研磨，將形成在層間介電層70的上方的閘介電層82及閘極電極層84平坦化，直到顯現層間介電層70的上表面。在某些實施例中，在上述平坦化作業之後，將閘極電極層84凹下，並在凹下後的閘極電極層84的上方形成一蓋絕緣層(未繪示)。上述蓋絕緣層包括例如SiN的一以氮化矽為基底的材料的一或多層。可藉由沉積一絕緣材料、後接一平坦化作業，而形成上述蓋絕緣層。
在本發明實施例的特定的實施例中，在閘介電層82與閘極電極層84之間放入一或多層的功函數調整層(未繪示)。上述功函數調整層是以一導體材料所構成，例如為：單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC；或是這些材料的二或更多層的多層結構。針對上述n通道場效電晶體，是使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個作為上述功函數調整層；而針對上述p通道場效電晶體，是使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個作為上述功函數調整層。可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍(e-beam evaporation)或其他適當的製程，來形成上述功函數調整層。另外，可針對上述n通道場效電晶體與上述p通道場效電晶體而分開形成上述功函數調整層，在二者可能使用不同的金屬層。
在後續，藉由使用乾蝕刻，在層間介電層70中形成複數個接觸孔，藉此曝露出源極/汲極磊晶層50的上部。在某些實施例中，在源極/汲極磊晶層50的上方形成一矽化物層。上述矽化物層包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi的一或多個。然後，如第1A至1D圖所示，在上述接觸孔中形成一導體接觸層72。導體接觸層72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多個。另外，在導體接觸層72上，形成一導體接觸插塞75。導體接觸插塞75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多個。
要瞭解的是，上述全環繞式閘極場效電晶體會進一步歷經互補式金屬-氧化物-半導體(CMOS)製程，以形成例如接觸/介層結構、互連金屬層、介電層、鈍化層等的各種構件。
第14A~14D圖至第25A~25D圖是顯示根據本發明實施例的另一實施例的一半導體場效電晶體裝置的製造的各個階段。在第14A~14D圖至第25A~25D圖中，圖號帶「A」的圖式是沿著X方向(源極-汲極方向)的剖面圖，圖號帶「B」的圖式是對應於圖號帶「A」的圖式的剖面線Y1-Y1的剖面圖，圖號帶「C」的圖式是對應於圖號帶「A」的圖式的剖面線Y2-Y2的剖面圖，圖號帶「D」的圖式是對應於圖號帶「A」的圖式的剖面線Y3-Y3的剖面圖。要瞭解的是，可以在第14A~14D圖 至第25A~25D圖所示的製程之前、當中與之後加入額外的作業，且後文敘述的某些作業，可以為了本方法的額外實施例而被取代或刪減。上述作業/製程的順序可以互換。與針對第1A至13D圖所敘述的前述的實施例相同或相似的材料、配置、尺寸及/或製程，可應用於第14A~14D圖至第25A~25D圖的實施例，在此省略其詳細敘述。
第14A~14D圖是與第4A~4D圖相同，而且藉由製造作業所製造的產物結構，已解釋於針對第33至38圖所作說明。
與對第5A~5D圖所作說明不同，如第15A至15D圖所示，施行源極/汲極蝕刻，以選擇性地移除第一半導體層20，藉此在上述源極/汲極區留下第二半導體層25，上述蝕刻可以是乾蝕刻及/或溼蝕刻，而形成源極/汲極空間28，第二半導體層25是橫向通過源極/汲極空間28。在某些實施例中，並未實質上蝕刻半導體基底10或是鰭狀物結構的井區11的底部。
進一步，類似於對第6A~6D圖所作說明的作業，如第16A至16D圖所示，在源極/汲極空間28的範圍內，對於第一半導體層20在X方向作橫向蝕刻，藉此形成複數個空穴22。在某些實施例中，對於第一半導體層20的蝕刻量是在約2nm至約10nm的範圍。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可藉由使用一溼式蝕刻劑來對第一半導體層20作選擇性蝕刻，上述溼式蝕刻劑例如為、但不限於氫氧化銨(NH4OH)溶液、氫氧化四甲胺(tetramethylammonium hydroxide；TMAH)溶液、乙二胺鄰苯二酚(ethylenediamine pyrocatechol；EDP)溶液或氫氧化鉀(KOH)溶液。
在其他實施例中，類似於第7A至7D圖，如第17A至17D圖所示，藉由選擇適當的第一半導體層20的結晶取向及蝕刻劑，第一半導體層20的橫向端點的蝕刻表面會具有由(111)刻面界定的一四邊形的空穴23。在沿著X方向的剖面，空穴23是如第17A圖所示，具有V字形的形狀(或者是一開放的三角形的形狀)。
在後續的圖式中，是針對示於第16A至16D圖的結構之形成以後的製造作業作說明。然而，亦可將相同的作業應用於第17A至17D圖所示的結構。
如第18A至18D圖所示，在第一半導體層20的上述橫向端點上且在源極/汲極空間28中的第二半導體層25上，共形地形成一第一絕緣層33。第一絕緣層33包括氮化矽(SiN)與氧化矽(SiO2)之一，並具有在約0.5nm至約3.0nm的範圍的厚度。在其他實施例中，第一絕緣層33具有在約1.0nm至約2.0nm的範圍的厚度。第一絕緣層33可藉由原子層沉積或任何其他適當的方法而形成。藉由共形地形成第一絕緣層33，將空穴22的尺寸縮減。
然後，如第19A至19D圖所示，在源極/汲極空間28中，在第一絕緣層33上形成一第二絕緣層35。第二絕緣層35是以適當的介電材料構成，例如：氧化矽、氧氮化矽、摻氟的二氧化矽(Fuorine-doped Silicon Glass；FSG)、例如摻碳的氧化物(SiOC、SiOCN)等的低介電常數介電質、例如多孔質的摻碳的二氧化矽等的極低介電常數介電質、例如聚醯亞胺等的一聚合物、上述之組合或其同類物質。在某些實施例中，第二絕緣 層35包括一或多層的低介電常數介電材料。在某些實施例中，是形成第二絕緣層35而使其完全填滿剩下的源極/汲極空間28。在特定的實施例中，如第19A圖所示，第二絕緣層35並未完全填滿在相鄰的犧牲閘極結構之間(在對向的側壁之間)的空間。可經由例如化學氣相沉積、流動式化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)或一旋塗玻璃製程(spin-on-glass process)，來形成第二絕緣層35，但是亦可使用其他可接受的製程。
接下來，如第20A至20D圖所示，蝕刻第二絕緣層35以將其部分地從源極/汲極空間28移除。由於第一絕緣層33與第二絕緣層35是以不同的材料構成，第一絕緣層33會實質上地留在第二半導體層25上。在某些實施例中，第二絕緣層35是留在上述犧牲閘極結構的側表面上(側壁間隔物40)；但是在其他實施例中，在上述犧牲閘極結構的側表面上，並未留下任何第二絕緣層35。
進一步，如第21A至21D圖所示，藉由適當的蝕刻，移除部分的留下來的第二絕緣層35(如果有任何留下來者)以及形成在第二半導體層25上的第一絕緣層33。藉由此一蝕刻，將第一絕緣層33與第二絕緣層35分別留在空穴22中。在某些實施例中，第一絕緣層33的端點是在空穴22中，從第二絕緣層35向著源極/汲極空間28而突出。
後續，類似於第10A至10D圖，如第22A至22D圖所示，在源極/汲極空間28中形成一源極/汲極磊晶層50。源極/汲極磊晶層50包括用於一n通道場效電晶體的Si、SiP、SiC及 SiCP的一或多層或是用於一p通道場效電晶體的Si、SiGe、Ge的一或多層。對於上述p通道場效電晶體，亦可使硼(B)包括於源極/汲極。源極/汲極磊晶層50是藉由一磊晶成長法形成，上述磊晶成長法是使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy；MBE)。如第22A至22D圖所示，源極/汲極磊晶層50是被形成為與第二半導體層25接觸，且被形成為將空氣間隙37形成在源極/汲極磊晶層50與第一及第二絕緣層33及35之間。
然後，如第23A至23D圖所示，在源極/汲極磊晶層50的上方形成一層間介電(interlayer dielectric；ILD)層70。用於層間介電層70的材料包括含Si、O、C及/或H的化合物，例如氧化矽、SiCOH及SiOC。例如聚合物等的有機材料，亦可用於層間介電層70。在形成層間介電層70之後，施行例如化學機械研磨等的一平坦化作業，因此曝露出犧牲閘極電極層42的頂部。
然後，移除犧牲閘極電極層42與犧牲閘介電層41；然後藉由相似或相同於對第12A至12D圖所作說明的作業，移除第一半導體層20，藉此如第24A至24D圖所示，形成上述第二半導體層的半導體線25。
在形成上述第二半導體層的半導體線25之後，如第25A至25D圖所示，藉由相似或相同於對第13A至13D圖所作說明的作業，形成一閘介電層82而使其圍繞每個通道層(上述第二半導體層的半導體線25)，並在閘介電層82上形成一閘極電極層84。
第26A至26C圖是顯示根據本發明實施例的複數個實施例的一源極/汲極區的各種配置。第26A至26C圖與第25D圖類似，是沿著Y方向(閘極延伸方向)的剖面圖。在某些實施例中，源極/汲極磊晶層50是在第二半導體層25上磊晶成長，而如第26A圖所示，分別在第二半導體層25的上方產生一鑽石形狀。在某些實施例中，源極/汲極磊晶層50是在第二半導體層25上磊晶成長，而如第26B圖所示，分別共形地形成在第二半導體層25的上方。在其他實施例中，源極/汲極磊晶層50是在第二半導體層25上磊晶成長，而如第26C圖所示，在複數個第二半導體層25的整體上方，產生一鑽石形狀。在特定的實施例中，源極/汲極磊晶層50在剖面具有六邊形的形狀、其他多邊形的形狀或是半圓形的形狀。
要瞭解的是，上述全環繞式閘極場效電晶體會進一步歷經互補式金屬-氧化物-半導體(CMOS)製程，以形成例如接觸/介層結構、互連金屬層、介電層、鈍化層等的各種構件。
第27A~27D圖至第30A~30D圖是顯示根據本發明實施例的另一實施例的一半導體場效電晶體裝置的製造的各個階段。在第27A~27D圖至第30A~30D圖中，圖號帶「A」的圖式是沿著X方向(源極-汲極方向)的剖面圖，圖號帶「B」的圖式是對應於圖號帶「A」的圖式的剖面線Y1-Y1的剖面圖，圖號帶「C」的圖式是對應於圖號帶「A」的圖式的剖面線Y2-Y2的剖面圖，圖號帶「D」的圖式是對應於圖號帶「A」的圖式的剖面線Y3-Y3的剖面圖。要瞭解的是，可以在第27A~27D圖至第30A~30D圖所示的製程之前、當中與之後加入額外的作業，且後文敘述的某些作業，可以為了本方法的額外實施例而被取代或刪減。上述作業/製程的順序可以互換。與針對第1A至26D圖所敘述的前述的實施例相同或相似的材料、配置、尺寸及/或製程，可應用於第27A~27D圖至第30A~30D圖的實施例，在此省略其詳細敘述。
在如第19A至19D圖所示而形成第二絕緣層35之後，對於第二絕緣層35施行一結構改質作業，以部分地改變第二絕緣層35的結構及/或性質。改質層36顯示於第27A至27C圖，其相較於剛沉積後的第二絕緣層35，具有較低的氧化物密度及/或具有較高的蝕刻速率。在某些實施例中，是對第二絕緣層35施行一離子佈植作業。藉由將例如氮離子等的離子從頂端植入第二絕緣層35，除了在側壁間隔物40的下方之第二絕緣層35的部分之外，第二絕緣層35會在結構方面得到改質。可使用其他離子，例如Ge、P、B及/或As。亦可將上述離子植入在上述源極/汲極區中的第二半導體層25。
然後，如第28A至28D圖所示，藉由適當的蝕刻來移除改質層36(改質後的第二絕緣層)。在某些實施例中，是使用溼蝕刻。由於第一絕緣層33與第二絕緣層35(改質層36)是以不同材料所構成，第一絕緣層33會實質上留在第二半導體層25上。用以對第二絕緣層35作改質的離子佈植與改質層36的移除可重複進行，因此藉由逐步的方式移除第二絕緣層35。
進一步，類似於第21A至21D圖，藉由適當的蝕刻來移除形成在第二絕緣層35上的第一絕緣層33。藉由此一蝕 刻，如第29A至29D圖所示，將第一絕緣層33與第二絕緣層35分別留在空穴22中。在某些實施例中，第一絕緣層33的端點是在空穴22中，從第二絕緣層35向著源極/汲極空間28而突出。
後續，類似於第22A至22D圖，如第30A至30D圖所示，在源極/汲極空間28中形成一源極/汲極磊晶層50，且在源極/汲極磊晶層50的上方形成一層間介電(interlayer dielectric；ILD)層70。如第30A至30D圖所示，源極/汲極磊晶層50是被形成為與第二半導體層25接觸，且被形成為將空氣間隙37形成在源極/汲極磊晶層50與第一及第二絕緣層33及35之間。
然後，移除犧牲閘極電極層42與犧牲閘介電層41；然後藉由相似或相同於對第12A至12D圖及第24A至24D圖所作說明的作業，移除第一半導體層20。在形成上述第二半導體層的半導體線25之後，藉由相似或相同於對第13A至13D圖及第25A至25D圖所作說明的作業，形成一閘介電層82而使其圍繞每個通道層(上述第二半導體層的半導體線25)，並在閘介電層82上形成一閘極電極層84。
要瞭解的是，上述全環繞式閘極場效電晶體會進一步歷經互補式金屬-氧化物-半導體(CMOS)製程，以形成例如接觸/介層結構、互連金屬層、介電層、鈍化層等的各種構件。
第31A至32B圖是顯示根據本發明實施例的複數個實施例的一半導體場效電晶體裝置的各種配置。
在第31A圖中，如對第16A至16D圖所作說明而對第二半導體層25作橫向蝕刻之後，第二半導體層25的寬度W2是小於或等於犧牲閘極電極42的寬度W1。因此，如第31B圖所示，在形成金屬閘極電極84之後，在閘極電極84的底部(在第二半導體層25之間)的閘極長度Lg2(沿著X方向)，是小於或等於在閘極電極84的上部的閘極長度Lg1(沿著X方向)。
在第32A圖中，如對第16A至16D圖所作說明而對第二半導體層25作橫向蝕刻之後，第二半導體層25的寬度W2’是大於或等於犧牲閘極電極42的寬度W1’。在某些實施例中，是形成側壁間隔物40，其厚度大於第31A圖的例子的側壁間隔物40的厚度。在特定的實施例中，側壁間隔物40的厚度是在約5nm至約15nm的範圍，而在其他實施例中則是在約6nm至約10nm的範圍。可調整犧牲閘極電極42的寬度與第二半導體層25的一橫向蝕刻量的至少一個。因此，如第32B圖所示，在形成金屬閘極電極84之後，在閘極電極84的底部的閘極長度Lg2’，是小於或等於在閘極電極84的上部的閘極長度Lg1’(沿著X方向)。在某些實施例中，W2’/W1’是在約1.2至約1.5的範圍，Lg2’/Lg1’是在約1.2至約1.5的範圍。藉由將Lg2’調整為大於Lg1’，有效閘極長度可以變得較大且能夠達成較佳的閘極控制。
在此敘述的各種實施例或範例相對於現有技術提供了許多優點。例如，在本發明實施例中，由於內部間隔物區包括一空氣間隙，而可以減少電容值。再者，藉由使用一第一絕緣層作為一蝕刻停止層，在形成奈米線時可以更精準地控制上述第一半導體層的蝕刻。藉由使用前述的實施例，可以更精準地控制上述內部間隔物的厚度、形狀及/或位置，而因此控 制上述源極/汲極及上述閘極周圍的電容值。
要瞭解的是在此不一定需要討論所有的優點，沒有一個特定的優點是被所有的實施例或範例所需求的，且其他實施例或範例可提供不同的優點。
根據本發明實施例的一態樣，在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。蝕刻上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，藉此形成一源極/汲極空間。經由上述源極/汲極空間來橫向蝕刻上述第一半導體層。在上述源極/汲極空間且至少在被蝕刻後的上述第一半導體層上，形成一第一絕緣層。在上述源極/汲極空間中形成一源極/汲極磊晶層，藉此在上述源極/汲極磊晶層與上述第一半導體層之間形成複數個空氣間隙。在前述或接下來的一或多個實施例中，每個上述空氣間隙是由以下所界定：上述源極/汲極磊晶層；以及置於上述第一半導體層中之一的一橫向端點上且置於二個相鄰的第二半導體層上的上述第一絕緣層。在前述或接下來的一或多個實施例中，上述第一半導體層中之一的上述橫向端點具有一平坦表面。在前述或接下來的一或多個實施例中，上述第一半導體層中之一的上述橫向端點具有一V字形的剖面。在前述或接下來的一或多個實施例中，上述第一絕緣層包括氮化矽與氧化矽的至少一個。在前述或接下來的一或多個實施例中，進一步在上述第一絕緣層上形成一第二絕緣層。每個上述空氣間隙是由上述源極/汲極磊晶層與上述第二絕緣層所界定。在前述或接下來的一或多個實施例中，上述第二絕緣層包括一低介電常數介電材料。在前述或接下來的一或多個實施例中，在形成上述源極/汲極磊晶層之後，移除上述犧牲閘極結構，藉此曝露出上述鰭狀物結構的一部分。從被曝露的上述鰭狀物結構移除上述第一半導體層，藉此形成包括上述第二半導體層的複數個通道層。形成圍繞上述通道層的一閘極介電層與一閘極層。在前述或接下來的一或多個實施例中，藉由上述空氣間隙與上述第一絕緣層，將上述閘極層與上述源極/汲極磊晶層隔離。在前述或接下來的一或多個實施例中，上述第一半導體層是由SiGe所構成；以及上述第二半導體層是由Si所構成。
根據本發明實施例的另一態樣，在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。從上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，移除上述第一半導體層。形成一第一絕緣層，其圍繞在上述源極/汲極區中的上述第二半導體層且在上述第一半導體層的橫向端點上。從上述源極/汲極區中的上述第二半導體層，部份地移除上述第一絕緣層。在上述源極/汲極區上形成一源極/汲極磊晶層，藉此在上述源極/汲極磊晶層與上述第一半導體層的橫向端點之間，形成複數個空氣間隙。在前述或接下來的一或多個實施例中，當移除上述第一半導體層時，上述第一半導體層是在上述犧牲閘極結構的下方被橫向蝕刻。在前述或接下來的一 或多個實施例中，在形成上述第一絕緣層之後且在上述第一絕緣層被部分地移除之前，在上述第一絕緣層上形成一第二絕緣層；以及部份地蝕刻上述第二絕緣層。每個上述空氣間隙是至少被上述源極/汲極磊晶層與上述第二絕緣層所界定。在前述或接下來的一或多個實施例中，在部份地蝕刻上述第二絕緣層之前，對上述第二絕緣層的結構作部分改質。在前述或接下來的一或多個實施例中，藉由離子佈植來對上述第二絕緣層的結構作部分改質。在前述或接下來的一或多個實施例中，上述第二絕緣層包括一低介電常數介電材料。在前述或接下來的一或多個實施例中，上述第一絕緣層包括藉由原子層沉積形成的氮化矽與氧化矽的至少一個。
根據本發明實施例的另一態樣，在一種半導體裝置的製造方法中，形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在上述鰭狀物結構中交互堆疊。在上述鰭狀物結構的上方形成一犧牲閘極結構。從上述鰭狀物結構之未被上述犧牲閘極結構覆蓋的一源極/汲極區，至少移除上述第一半導體層。至少在上述第一半導體層的橫向端點上，形成一第一絕緣層。形成一源極/汲極磊晶層，上述源極/汲極磊晶層與上述第二半導體層接觸。在前述或接下來的一或多個實施例中，在形成上述源極/汲極磊晶層之後，移除上述犧牲閘極結構，藉此曝露上述鰭狀物結構的一部分。從被曝露的上述鰭狀物結構移除上述第一半導體層，藉此形成包括上述第二半導體層的複數個通道層。形成一閘極介電層與一閘極層，其圍繞上述通道層。在前述或接下來的一或多個實施例中，是藉由 上述第一絕緣層與上述第二絕緣層，將上述閘極層與上述源極/汲極磊晶層隔離。
根據本發明實施例的一態樣，一種半導體裝置，包括：複數個半導體線，置於一基底的上方；一源極/汲極區，與上述半導體線接觸；一閘極介電層，置於上述半導體線的每個通道區上且圍繞上述半導體線的每個通道區；一閘極層，置於上述閘極介電層上且圍繞上述通道區；複數個第一絕緣間隔物，分別置於複數個空間中，上述空間是由相鄰的上述半導體線、上述閘極層與上述源極/汲極區所界定；以及複數個空氣間隙，分別置於上述空間中。在前述或接下來的一或多個實施例中，上述半導體裝置更包括：複數個第二絕緣間隔物，分別置於上述空間中。在前述或接下來的一或多個實施例中，上述空氣間隙是與上述源極/汲極區接觸。在前述或接下來的一或多個實施例中，上述第二絕緣間隔物是以一低介電常數介電材料所構成。在前述或接下來的一或多個實施例中，上述第一絕緣間隔物是以選自SiO2與SiN所組成之族群的至少一個所構成。在前述或接下來的一或多個實施例中，上述第一絕緣間隔物的每一個具有一V字形的剖面。在前述或接下來的一或多個實施例中，是藉由上述第一絕緣間隔物、上述空氣間隙及一閘極介電層，將上述源極/汲極區與上述閘極層分離。在前述或接下來的一或多個實施例中，上述源極/汲極區是與上述半導體線的端點接觸。在前述或接下來的一或多個實施例中，上述源極/汲極區圍繞部分的上述半導體線。
根據本發明實施例的另一態樣，一種半導體裝 置，包括：複數個半導體線，置於一基底的上方；一源極/汲極磊晶層，圍繞上述半導體線的源極/汲極區；一閘極介電層，置於上述半導體線的每個通道區之上且圍繞上述半導體線的每個通道區；一閘極層，置於上述閘極介電層上且圍繞每個通道區；複數個第一絕緣間隔物，分別置於複數個空間中，上述空間是由相鄰的上述半導體線、上述閘極層與上述源極/汲極區所界定；以及複數個空氣間隙，分別置於上述空間中。在前述或接下來的一或多個實施例中，上述半導體線是以SiGe或Ge所構成。在前述或接下來的一或多個實施例中，上述半導體裝置更包括：複數個第二絕緣間隔物，分別置於上述空間中。在前述或接下來的一或多個實施例中，上述空氣間隙是與上述源極/汲極區接觸。在前述或接下來的一或多個實施例中，上述第二絕緣間隔物是以一低介電常數介電材料所構成。在前述或接下來的一或多個實施例中，上述第一絕緣間隔物是以選自SiO2與SiN所組成之族群的至少一個所構成。在前述或接下來的一或多個實施例中，上述第一絕緣間隔物的每一個具有一V字形的剖面。在前述或接下來的一或多個實施例中，是藉由上述第一絕緣間隔物、上述空氣間隙及一閘極介電層，將上述源極/汲極區與上述閘極層分離。
根據本發明實施例的另一態樣，一種半導體裝置，包括：複數個半導體線，置於一基底的上方；一源極/汲極磊晶層，圍繞上述半導體線的源極/汲極區；一閘極介電層，置於上述半導體線的每個通道區之上且圍繞上述半導體線的每個通道區；一閘極層，置於上述閘極介電層上且圍繞每個通 道區；複數個第一絕緣間隔物，分別置於複數個空間中，上述空間是由相鄰的上述半導體線、上述閘極層與上述源極/汲極區所界定；以及複數個第二絕緣間隔物，分別置於上述空間中。在前述或接下來的一或多個實施例中，上述第一絕緣間隔物是以選自SiO2與SiN所組成之族群的至少一個所構成。在前述或接下來的一或多個實施例中，上述第二絕緣間隔物是以選自SiOC與SiOCN所組成之族群的至少一個所構成。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10‧‧‧半導體基底
25‧‧‧半導體線(第二半導體層)
31‧‧‧內部間隔物區域
33‧‧‧第一絕緣層
37‧‧‧空氣間隙
40‧‧‧側壁間隔物(覆蓋層)
50‧‧‧源極/汲極磊晶層
70‧‧‧層間介電層
72‧‧‧導體接觸層
75‧‧‧導體插塞(導體接觸插塞)
82‧‧‧閘介電層
84‧‧‧閘極電極層(閘極電極)

Claims (15)

  1. 一種半導體裝置的製造方法，包括：形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在該鰭狀物結構中交互堆疊；在該鰭狀物結構的上方形成一犧牲閘極結構；蝕刻該鰭狀物結構之未被該犧牲閘極結構覆蓋的一源極/汲極區，藉此形成一源極/汲極空間；經由該源極/汲極空間來橫向蝕刻該些第一半導體層；在該源極/汲極空間且至少在被蝕刻後的該些第一半導體層上，形成一第一絕緣層；以及在該源極/汲極空間中形成一源極/汲極磊晶層，藉此在該源極/汲極磊晶層與該些第一半導體層之間形成複數個空氣間隙(air gaps)。
  2. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中每個該些空氣間隙是由以下所界定：該源極/汲極磊晶層；以及置於該些第一半導體層中之一的一橫向端點上且置於二個相鄰的第二半導體層上的該第一絕緣層。
  3. 如申請專利範圍第2項所述的半導體裝置的製造方法，其中該些第一半導體層中之一的該橫向端點具有一平坦表面或一V字形的剖面。
  4. 如申請專利範圍第1項所述的半導體裝置的製造方法，更包括在該第一絕緣層上形成一第二絕緣層；其中每個該些空氣間隙是由該源極/汲極磊晶層與該第二絕 緣層所界定。
  5. 如申請專利範圍第1至4項任一項所述的半導體裝置的製造方法，在形成該源極/汲極磊晶層之後，更包括：移除該犧牲閘極結構，藉此曝露出該鰭狀物結構的一部分；從被曝露的該鰭狀物結構移除該些第一半導體層，藉此形成包括該些第二半導體層的複數個通道層；以及形成圍繞該些通道層的一閘極介電層與一閘極電極層。
  6. 如申請專利範圍第1至4項任一項所述的半導體裝置的製造方法，其中：該些第一半導體層是由SiGe所構成；以及該些第二半導體層是由Si所構成。
  7. 一種半導體裝置的製造方法，包括：形成一鰭狀物結構，其中複數個第一半導體層與複數個第二半導體層在該鰭狀物結構中交互堆疊；在該鰭狀物結構的上方形成一犧性閘極結構；從該鰭狀物結構之未被該犧牲閘極結構覆蓋的一源極/汲極區，移除該些第一半導體層；形成一第一絕緣層，其圍繞在該源極/汲極區中的該些第二半導體層且在該些第一半導體層的橫向端點上；從該源極/汲極區中的該些第二半導體層，部份地移除該第一絕緣層；以及在該源極/汲極區上形成一源極/汲極磊晶層，藉此在該源極/汲極磊晶層與該些第一半導體層的橫向端點之間，形成複數個空氣間隙。
  8. 如申請專利範圍第7項所述的半導體裝置的製造方法，其中當移除該些第一半導體層時，該些第一半導體層是在該犧牲閘極結構的下方被橫向蝕刻。
  9. 如申請專利範圍第7項所述的半導體裝置的製造方法，在形成該第一絕緣層之後且在該第一絕緣層被部分地移除之前，更包括：在該第一絕緣層上形成一第二絕緣層；以及蝕刻該第二絕緣層；其中，每個該些空氣間隙是至少被該源極/汲極磊晶層與該第二絕緣層所界定。
  10. 如申請專利範圍第9項所述的半導體裝置的製造方法，在蝕刻該第二絕緣層之前，更包括對該第二絕緣層的結構作部分改質。
  11. 如申請專利範圍第4或9項所述的半導體裝置的製造方法，其中該第二絕緣層包括一低介電常數介電材料。
  12. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中該第一絕緣層包括氮化矽與氧化矽的至少一個。
  13. 一種半導體裝置，包括：複數個半導體線，置於一基底的上方；一源極/汲極區，與該些半導體線接觸；一閘極介電層，置於該些半導體線的每個通道區上且圍繞該些半導體線的每個通道區；一閘極電極層，置於該閘極介電層上且圍繞上述每個通道區； 複數個第一絕緣間隔物，分別置於複數個空間中，該些空間是由相鄰的該些半導體線、該閘極電極層與該源極/汲極區所界定；以及複數個空氣間隙，分別置於該些空間中。
  14. 如申請專利範圍第13項所述的半導體裝置，更包括：複數個第二絕緣間隔物，分別置於該些空間中。
  15. 如申請專利範圍第13或14項所述的半導體裝置，其中該些空氣間隙是與該源極/汲極區接觸。
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