KR102027037B1 - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물이 형성된다. 희생 게이트 구조물이 핀 구조물 위에 형성된다. 희생 게이트 구조물에 의해 덮히지 않은 핀 구조물의 소스/드레인 영역이 에칭되어 소스/드레인 공간이 형성된다. 제1 반도체층들이 소스/드레인 공간을 통해 횡측으로 에칭된다. 제1 절연층이 적어도 에칭된 제1 반도체층들 상에서 소스/드레인 공간 내에 형성된다. 소스/드레인 에피택셜층이 소스/드레인 공간 내에 형성되고, 소스/드레인 에피택셜층과 제1 반도체층들 사이에 에어 갭들이 형성된다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 출원은 2017년 8월 30일에 출원된 미국 가출원 제62/552,157호의 우선권을 청구하며, 이 가출원의 내용은 참조로서 본 명세서내에 병합된다.
본 발명개시는 반도체 집적 회로를 제조하는 방법에 관한 것이며, 보다 구체적으로는, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 및/또는 게이트 올 어라운드(gate-all-around; GAA) FET을 비롯한 반도체 디바이스들을 제조하는 방법 및 반도체 디바이스들에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 게이트 올 어라운드(GAA) 전계 효과 트랜지스터(field effect transistor; FET) 및 핀 FET(Fin FET)를 비롯한, 다중 게이트 FET와 같은 삼차원 설계들의 개발을 초래시켜왔다. Fin FET에서, 게이트 전극은 채널 영역의 세 개의 측면들에 인접해 있고, 게이트 전극과 채널 영역 사이에는 게이트 유전체층이 개재되어 있다. 게이트 구조물은 세 개 면들 상에서 핀을 둘러싸기(에워싸기)때문에, 트랜지스터는 핀 또는 채널 영역에 흐르는 전류를 제어하는 세 개의 게이트들을 본질적으로 갖는다. 불행하게도, 채널의 4번째 면, 즉, 바닥 부분은 게이트 전극으로부터 멀리 떨어져 있으며 폐쇄형 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서는, 채널 영역의 모든 측면들이 게이트 전극에 의해 둘러싸여 있어서, 채널 영역에서의 완전한 공핍을 가능하게 하고, 가파른 서브 임계 전류 스윙(current swing; SS) 및 보다 작은 드레인 유도 배리어 하강(drain induced barrier lowering; DIBL)으로 인해 덜 짧은 채널 효과를 초래시킨다. 트랜지스터 치수가 10㎚~15㎚ 이하의 기술 노드까지 지속적으로 축소되면서, GAA FET의 추가적인 개선이 필요하다.
본 발명개시의 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물이 형성된다. 희생 게이트 구조물이 핀 구조물 위에 형성된다. 희생 게이트 구조물에 의해 덮히지 않은 핀 구조물의 소스/드레인 영역이 에칭되어 소스/드레인 공간이 형성된다. 제1 반도체층들이 소스/드레인 공간을 통해 횡측으로 에칭된다. 제1 절연층이 적어도 에칭된 제1 반도체층들 상에서 소스/드레인 공간 내에 형성된다. 소스/드레인 에피택셜층이 소스/드레인 공간 내에 형성되고, 소스/드레인 에피택셜층과 제1 반도체층들 사이에 에어 갭들이 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 에어 갭들 각각은 제1 반도체층들 중 하나의 제1 반도체층의 횡측 단부 상에 그리고 두 개의 인접한 제2 반도체층들 상에 배치된 제1 절연층과 소스/드레인 에피택셜층에 의해 규정된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 반도체층들 중 하나의 제1 반도체층의 횡측 단부는 평면을 갖는다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 반도체층들 중 하나의 제1 반도체층의 횡측 단부는 V자형 단면을 갖는다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연층은 실리콘 질화물과 실리콘 산화물 중 적어도 하나를 포함한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연층이 제1 절연층 상에 추가로 형성된다. 에어 갭들 각각은 소스/드레인 에피택셜층과 제2 절연층에 의해 규정된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연층은 저 k 유전체 물질을 포함한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 소스/드레인 에피택셜층이 형성된 후, 희생 게이트 구조물이 제거되어, 핀 구조물의 일부가 노출된다. 노출된 핀 구조물로부터 제1 반도체층들이 제거됨으로써, 제2 반도체층들을 포함하는 채널층들이 형성된다. 채널층들 주위에 게이트 유전체층 및 게이트 전극층이 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 게이트 전극층은 에어 갭들 및 제1 절연층에 의해 소스/드레인 에피택셜층으로부터 격리된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 반도체층들은 SiGe로 제조되고, 제2 반도체층들은 Si로 제조된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물이 형성된다. 희생 게이트 구조물이 핀 구조물 위에 형성된다. 제1 반도체층들은 희생 게이트 구조물에 의해 덮히지 않은 핀 구조물의 소스/드레인 영역으로부터 제거된다. 소스/드레인 영역 내의 제2 반도체층들 주위와 제1 반도체층들의 횡측 단부들 상에 제1 절연층이 형성된다. 제1 절연층은 소스/드레인 영역 내의 제2 반도체층들로부터 부분적으로 제거된다. 소스/드레인 에피택셜층이 소스/드레인 영역 상에 형성되고, 소스/드레인 에피택셜층과 제1 반도체층들의 횡측 단부들 사이에 에어 갭들이 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 반도체층들이 제거될 때, 제1 반도체층들은 희생 게이트 구조물 아래에서 횡측으로 에칭된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연층이 형성된 후 그리고 제1 절연층이 부분적으로 제거되기 전, 제1 절연층 상에 제2 절연층이 형성되며, 제2 절연층이 부분적으로 에칭된다. 에어 갭들 각각은 적어도 소스/드레인 에피택셜층과 제2 절연층에 의해 규정된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연층이 부분적으로 에칭되기 전, 제2 절연층의 구조는 부분적으로 개질된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연층의 구조는 이온 주입에 의해 부분적으로 개질된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연층은 저 k 유전체 물질을 포함한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연층은 원자층 증착에 의해 형성된 실리콘 질화물과 실리콘 산화물 중 적어도 하나를 포함한다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물이 형성된다. 희생 게이트 구조물이 핀 구조물 위에 형성된다. 적어도 제1 반도체층들은 희생 게이트 구조물에 의해 덮히지 않은 핀 구조물의 소스/드레인 영역으로부터 부분적으로 제거된다. 제1 절연층은 적어도 제1 반도체층들의 횡측 단부들 상에 형성된다. 제2 절연층은 제1 반도체층들 상에 형성된다. 소스/드레인 에피택셜층이 제2 반도체층들과 접촉하면서 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 소스/드레인 에피택셜층이 형성된 후, 희생 게이트 구조물이 제거되어, 핀 구조물의 일부가 노출된다. 노출된 핀 구조물로부터 제1 반도체층들이 제거됨으로써, 제2 반도체층들을 포함하는 채널층들이 형성된다. 채널층들 주위에 게이트 유전체층 및 게이트 전극층이 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 게이트 전극층은 제1 및 제2 절연층들에 의해 소스/드레인 에피택셜층으로부터 격리된다.
본 발명개시의 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 반도체 배선들, 반도체 배선들과 접촉하는 소스/드레인 영역, 반도체 배선들의 각각의 채널 영역 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 유전체층, 게이트 유전체층 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 전극층, 공간들 내에 각각 배치된 제1 절연 스페이서들, 및 공간들 내에 각각 배치된 에어 갭들을 포함한다. 공간들은 인접한 반도체 배선들, 게이트 전극층, 및 소스/드레인 영역에 의해 규정된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 반도체 디바이스는 공간들 내에 각각 배치된 제2 절연 스페이서들을 더 포함한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 에어 갭들은 소스/드레인 영역과 접촉한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연 스페이서들은 저 k 유전체 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연 스페이서들은 SiO2와 SiN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연 스페이서들 각각은 V자형 단면을 갖는다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 소스/드레인 영역 및 게이트 전극층은 제1 절연 스페이서들, 에어 갭들, 및 게이트 유전체층에 의해 분리된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 소스/드레인 영역은 반도체 배선들의 단부들과 접촉한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 소스/드레인 영역은 반도체 배선들의 부분들을 감싼다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 반도체 배선들, 반도체 배선들의 소스/드레인 영역들을 감싸는 소스/드레인 에피택셜층, 반도체 배선들의 각각의 채널 영역 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 유전체층, 게이트 유전체층 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 전극층, 및 공간들 내에 각각 배치된 제1 절연 스페이서들, 및 공간들 내에 각각 배치된 에어 갭들을 포함한다. 공간들은 인접한 반도체 배선들, 게이트 전극층, 및 소스/드레인 영역에 의해 규정된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 반도체 배선들은 SiGe 또는 Ge로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 반도체 디바이스는 공간들 내에 각각 배치된 제2 절연 스페이서들을 더 포함한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 에어 갭들은 소스/드레인 영역과 접촉한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연 스페이서들은 저 k 유전체 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연 스페이서들은 SiO2와 SiN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연 스페이서들 각각은 V자형 단면을 갖는다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 소스/드레인 영역 및 게이트 전극층은 제1 절연 스페이서들, 에어 갭들, 및 게이트 유전체층에 의해 분리된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 반도체 배선들, 반도체 배선들의 소스/드레인 영역들을 감싸는 소스/드레인 에피택셜층, 반도체 배선들의 각각의 채널 영역 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 유전체층, 게이트 유전체층 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 전극층, 공간들 내에 각각 배치된 제1 절연 스페이서들, 및 공간들 내에 각각 배치된 제2 절연 스페이서들을 포함한다. 공간들은 인접한 반도체 배선들, 게이트 전극층, 및 소스/드레인 영역에 의해 규정된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 절연 스페이서들은 SiO2와 SiN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 절연 스페이서들은 SiOC와 SiOCN으로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된다.
본 발명개시에서 설명되는 다양한 실시예들 또는 예시들은 기존의 기술에 비해 여러가지 장점들을 제공한다. 예를 들어, 본 발명개시에서는, 내부 공간 영역들이 에어 갭을 포함하기 때문에, 커패시턴스를 감소시킬 수 있다. 또한, 제1 절연층을 에칭 저지층으로서 사용함으로써, 나노배선들이 형성될 때 제1 반도체층들의 애칭을 보다 정확하게 제어하는 것이 가능하다. 전술한 실시예들에 따르면, 내부 스페이서들의 두께, 형상, 및/또는 위치를 보다 정밀하게 제어하여 이에 따라 소스/드레인 및 게이트 주위의 커패시턴스를 제어하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 1a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 1b는 도 1a의 Y1-Y1에 대응하는 단면도이고, 도 1c는 도 1a의 Y2-Y2에 대응하는 단면도이며, 도 1d는 도 1a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 1e 내지 도 1h는 본 발명개시의 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 1e는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 1f는 도 1e의 Y1-Y1에 대응하는 단면도이고, 도 1g는 도 1e의 Y2-Y2에 대응하는 단면도이며, 도 1h는 도 1e의 Y3-Y3에 대응하는 단면도를 도시한다.
도 2a 내지 도 2d는 본 발명개시의 다른 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 2a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 2b는 도 2a의 Y1-Y1에 대응하는 단면도이고, 도 2c는 도 2a의 Y2-Y2에 대응하는 단면도이며, 도 2d는 도 2a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 2e 내지 도 2h는 본 발명개시의 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 2e는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 2f는 도 2e의 Y1-Y1에 대응하는 단면도이고, 도 2g는 도 2e의 Y2-Y2에 대응하는 단면도이며, 도 2h는 도 2e의 Y3-Y3에 대응하는 단면도를 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 본 발명개시의 실시예들에 따른 내부 스페이서 영역들의 다양한 구성들을 도시한다.
도 4a 내지 도 4d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 4a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 4b는 도 4a의 Y1-Y1에 대응하는 단면도이고, 도 4c는 도 4a의 Y2-Y2에 대응하는 단면도이며, 도 4d는 도 4a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 5a 내지 도 5d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 5a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 5b는 도 5a의 Y1-Y1에 대응하는 단면도이고, 도 5c는 도 5a의 Y2-Y2에 대응하는 단면도이며, 도 5d는 도 5a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 6a 내지 도 6d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 6a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 6b는 도 6a의 Y1-Y1에 대응하는 단면도이고, 도 6c는 도 6a의 Y2-Y2에 대응하는 단면도이며, 도 6d는 도 6a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 7a 내지 도 7d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 7a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 7b는 도 7a의 Y1-Y1에 대응하는 단면도이고, 도 7c는 도 7a의 Y2-Y2에 대응하는 단면도이며, 도 7d는 도 7a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 8a 내지 도 8d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 8a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 8b는 도 8a의 Y1-Y1에 대응하는 단면도이고, 도 8c는 도 8a의 Y2-Y2에 대응하는 단면도이며, 도 8d는 도 8a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 9a 내지 도 9d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 9a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 9b는 도 9a의 Y1-Y1에 대응하는 단면도이고, 도 9c는 도 9a의 Y2-Y2에 대응하는 단면도이며, 도 9d는 도 9a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 10a 내지 도 10d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 10a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 10b는 도 10a의 Y1-Y1에 대응하는 단면도이고, 도 10c는 도 10a의 Y2-Y2에 대응하는 단면도이며, 도 10d는 도 10a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 11a 내지 도 11d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 11a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 11b는 도 11a의 Y1-Y1에 대응하는 단면도이고, 도 11c는 도 11a의 Y2-Y2에 대응하는 단면도이며, 도 11d는 도 11a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 12a 내지 도 12d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 12a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 12b는 도 12a의 Y1-Y1에 대응하는 단면도이고, 도 12c는 도 12a의 Y2-Y2에 대응하는 단면도이며, 도 12d는 도 12a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 13a 내지 도 13d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 13a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 13b는 도 13a의 Y1-Y1에 대응하는 단면도이고, 도 13c는 도 13a의 Y2-Y2에 대응하는 단면도이며, 도 13d는 도 13a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 14a 내지 도 14d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 14a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 14b는 도 14a의 Y1-Y1에 대응하는 단면도이고, 도 14c는 도 14a의 Y2-Y2에 대응하는 단면도이며, 도 14d는 도 14a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 15a 내지 도 15d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 15a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 15b는 도 15a의 Y1-Y1에 대응하는 단면도이고, 도 15c는 도 15a의 Y2-Y2에 대응하는 단면도이며, 도 15d는 도 15a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 16a 내지 도 16d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 16a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 16b는 도 16a의 Y1-Y1에 대응하는 단면도이고, 도 16c는 도 16a의 Y2-Y2에 대응하는 단면도이며, 도 16d는 도 16a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 17a 내지 도 17d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 17a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 17b는 도 17a의 Y1-Y1에 대응하는 단면도이고, 도 17c는 도 17a의 Y2-Y2에 대응하는 단면도이며, 도 17d는 도 17a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 18a 내지 도 18d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 18a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 18b는 도 18a의 Y1-Y1에 대응하는 단면도이고, 도 18c는 도 18a의 Y2-Y2에 대응하는 단면도이며, 도 18d는 도 18a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 19a 내지 도 19d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 19a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 19b는 도 19a의 Y1-Y1에 대응하는 단면도이고, 도 19c는 도 19a의 Y2-Y2에 대응하는 단면도이며, 도 19d는 도 19a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 20a 내지 도 20d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 20a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 20b는 도 20a의 Y1-Y1에 대응하는 단면도이고, 도 20c는 도 20a의 Y2-Y2에 대응하는 단면도이며, 도 20d는 도 20a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 21a 내지 도 21d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 21a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 21b는 도 21a의 Y1-Y1에 대응하는 단면도이고, 도 21c는 도 21a의 Y2-Y2에 대응하는 단면도이며, 도 21d는 도 21a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 22a 내지 도 22d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 22a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 22b는 도 22a의 Y1-Y1에 대응하는 단면도이고, 도 22c는 도 22a의 Y2-Y2에 대응하는 단면도이며, 도 22d는 도 22a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 23a 내지 도 23d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 23a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 23b는 도 23a의 Y1-Y1에 대응하는 단면도이고, 도 23c는 도 23a의 Y2-Y2에 대응하는 단면도이며, 도 23d는 도 23a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 24a 내지 도 24d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 24a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 24b는 도 24a의 Y1-Y1에 대응하는 단면도이고, 도 24c는 도 24a의 Y2-Y2에 대응하는 단면도이며, 도 24d는 도 24a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 25a 내지 도 25d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 25a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 25b는 도 25a의 Y1-Y1에 대응하는 단면도이고, 도 25c는 도 25a의 Y2-Y2에 대응하는 단면도이며, 도 25d는 도 25a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 26a, 도 26b, 및 도 26c는 본 발명개시의 실시예들에 따른 소스/드레인 영역의 다양한 구성들을 도시한다.
도 27a 내지 도 27d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 27a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 27b는 도 27a의 Y1-Y1에 대응하는 단면도이고, 도 27c는 도 27a의 Y2-Y2에 대응하는 단면도이며, 도 27d는 도 27a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 28a 내지 도 28d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 28a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 28b는 도 28a의 Y1-Y1에 대응하는 단면도이고, 도 28c는 도 28a의 Y2-Y2에 대응하는 단면도이며, 도 28d는 도 28a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 29a 내지 도 29d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 29a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 29b는 도 29a의 Y1-Y1에 대응하는 단면도이고, 도 29c는 도 29a의 Y2-Y2에 대응하는 단면도이며, 도 29d는 도 29a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 30a 내지 도 30d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다. 도 30a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 30b는 도 30a의 Y1-Y1에 대응하는 단면도이고, 도 30c는 도 30a의 Y2-Y2에 대응하는 단면도이며, 도 30d는 도 30a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 31a 및 도 31b는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 32a 및 도 32b는 본 발명개시의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 33은 본 발명개시의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 34는 본 발명개시의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 35는 본 발명개시의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 36은 본 발명개시의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 37은 본 발명개시의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
도 38은 본 발명개시의 실시예들에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들 중 하나를 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으며, 공정 조건들 및/또는 디바이스들의 희망하는 특성들에 좌우될 수 있다. 뿐만 아니라, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하면서 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 제조된다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다. 본 발명개시에서, "A, B, 및/또는 C 중 하나"의 어구는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 다른 설명이 없는 한, A로부터 하나의 원소, B로부터 하나의 원소, C로부터 하나의 원소를 의미하지는 않는다.
일반적으로, 희생 반도체층들을 선택적으로 에칭함으로써 나노배선(nanowire; NW)이 방출될 때 횡측 에칭량을 제어하는 것은 어렵다. NW 방출 에칭을 위한 횡측 에칭 제어 또는 에칭 버짓은 충분하지 않기 때문에, 더미 폴리 게이트가 제거된 후에 NW 방출 에칭 공정이 수행될 때 NW의 횡측 단부들이 에칭될 수 있다. 에칭 정지층이 없다면, 게이트 전극은 소스/드레인(S/D) 에피택셜층에 닿을 수 있다. 또한, 게이트와 드레인간 커패시턴스(Cgd)에 큰 영향을 미친다. 게이트와 S/D 영역 사이에 유전체막이 존재하지 않으면, Cgd가 커져서 회로 속도를 감소시킬 것이다.
본 발명개시에서는, GAA FET 및 적층 채널 FET의 금속 게이트 전극과 소스/드레인(S/D) 에피택셜층 사이에 내부 스페이서를 제조하는 방법을 제공한다. 보다 구체적으로, 본 발명개시는 나노배선(NW) 형성을 위해 선택적 에칭 공정이 수행될 때 "횡측 에칭 문제"를 극복하기 위한 반도체 디바이스 및 방법에 관한 것이다. 특히, 본 발명개시에서는, 게이트 전극과 S/D 에피택셜층 사이의 커패시턴스를 감소시키기 위해 이들 사이에 하나 이상의 저 k(low-k) 층 및/또는 에어 갭이 제공된다.
본 발명개시에서, 소스/드레인은 소스 및/또는 드레인을 지칭한다. 본 발명개시에서, 소스와 드레인은 상호교환가능하게 사용되고 그 구조물들은 실질적으로 동일하다는 것을 유념한다.
도 1a 내지 도 1d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 1a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 1b는 도 1a의 Y1-Y1에 대응하는 단면도이고, 도 1c는 도 1a의 Y2-Y2에 대응하는 단면도이며, 도 1d는 도 1a의 Y3-Y3에 대응하는 단면도를 도시한다.
도 1a 내지 도 1d에서 도시된 바와 같이, 반도체 배선(25)이 반도체 기판(10) 위에 제공되고, Z방향(기판(10)의 주면(principal surface)의 법선 방향)을 따라 수직으로 배열된다. 일부 실시예들에서, 기판(10)은 적어도 자신의 표면 부분 상에 단결정 반도체층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP와 같은 단결정 반도체 물질을 포함할 수 있으나, 이것들에 국한되는 것은 아니다. 특정 실시예에서, 기판(10)은 결정질 Si로 제조된다.
기판(10)은 자신의 표면 영역에, 하나 이상의 버퍼층(도시되지 않음)을 포함할 수 있다. 버퍼층들은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역들의 격자 상수로 점진적으로 변화시키는 역할을 할 수 있다. 버퍼층들은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질들로부터 형성될 수 있으나, 이것들에 국한되는 것은 아니다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층들을 포함한다. SiGe 버퍼층들의 게르마늄 농도는 최저층 버퍼층에 대한 30원자% 게르마늄에서 최고층 버퍼층에 대한 70원자% 게르마늄까지 증가할 수 있다.
도 1a 내지 도 1c에서 도시된 바와 같이, 채널층들인 반도체 배선(25)이 기판(10) 위에 배치된다. 일부 실시예들에서, 반도체 배선(25)은 기판(10)으로부터 돌출된 핀 구조물(도시되지 않음) 위에 배치된다. 채널층(25) 각각은 게이트 유전체층(82) 및 게이트 전극층(84)에 의해 둘러싸인다. 일부 실시예들에서, 게이트 유전체층(82)은 계면층 및 하이 k 유전체층을 포함한다. 게이트 구조물은 게이트 유전체층(82), 게이트 전극층(84), 및 측벽 스페이서들(40)을 포함한다. 도 1a 내지 도 1c는 네 개의 반도체 배선(25)을 도시하고 있지만, 반도체 배선(25)의 개수는 네 개로 제한되지 않고, 네 개보다 많을 만큼 많을 수 있고, 열 개까지 있을 수 있다.
또한, 소스/드레인 에피택셜층(50)은 기판(10) 위에 배치된다. 소스/드레인 에피택셜층(50)은 채널층(25)과 직접 접촉하고, 내부 스페이서 영역들(31) 및 게이트 유전체층(82)에 의해 분리된다. 일부 실시예들에서, 내부 스페이서 영역들(31) 각각은 제1 절연층(33) 및 에어 갭(37)을 포함한다. 제1 절연층(33)은 인접한 두 개의 반도체 배선(25) 및 게이트 유전체층(82)의 단부들의 부분들을 포함하는 내부 스페이서 영역들(31)의 내면 상에서 컨포멀하게(conformally) 형성된다. 도 1a에서 도시된 바와 같이, 내부 스페이서 영역(31)의 X방향을 따른 단면은 실질적으로 직사각형 형상을 갖는다.
S/D 에피택셜층(50) 위에 층간 유전체(interlayer dielectric; ILD)층(70)이 배치되고, S/D 에피택셜층(50) 상에는 도전성 접촉층(72)이 배치되며, 도전성 접촉층(72) 위에는 ILD층(70)을 관통하는 도전성 플러그(75)가 배치된다. 도전성 접촉층(72)은 하나 이상의 도전성 물질층을 포함한다. 일부 실시예들에서, 도전성 접촉층(72)은 WSi, NiSi, TiSi, 또는 CoSi와 같은 실리사이드층, 또는 다른 적절한 실리사이드 물질을 포함한다.
도 1e 내지 도 1h는 본 발명개시의 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 1e는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 1f는 도 1e의 Y1-Y1에 대응하는 단면도이고, 도 1g는 도 1e의 Y2-Y2에 대응하는 단면도이며, 도 1h는 도 1e의 Y3-Y3에 대응하는 단면도를 도시한다.
본 실시예에서, 소스/드레인 에피택셜층(50)은 소스/드레인 영역들에 배치된 제2 반도체층(25)을 감싼다.
도 2a 내지 도 2d는 본 발명개시의 다른 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 2a는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 2b는 도 2a의 Y1-Y1에 대응하는 단면도이고, 도 2c는 도 2a의 Y2-Y2에 대응하는 단면도이며, 도 2d는 도 2a의 Y3-Y3에 대응하는 단면도를 도시한다. 도 1a 내지 도 1d와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 도 2a 내지 도 2d의 실시예에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
본 실시예에서, 도 2a에서 도시된 바와 같이, 내부 스페이서 영역(31)의 X방향을 따른 단면은 실질적으로 삼각형 형상을 갖는다. 삼각형 형상은 반도체 배선(25)의 (111) 면(facet)에 의해 규정된다.
도 2e 내지 도 2h는 본 발명개시의 실시예에 따른 반도체 FET 디바이스의 다양한 모습들을 도시한다. 도 2e는 X방향(소스-드레인 방향)을 따른 단면도이고, 도 2f는 도 2e의 Y1-Y1에 대응하는 단면도이고, 도 2g는 도 2e의 Y2-Y2에 대응하는 단면도이며, 도 2h는 도 2e의 Y3-Y3에 대응하는 단면도를 도시한다.
본 실시예에서, 소스/드레인 에피택셜층(50)은 소스/드레인 영역들에 배치된 제2 반도체층(25)을 감싼다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 본 발명개시의 실시예들에 따른 내부 스페이서 영역들의 다양한 구성들을 도시한다. 도 3a 내지 도 3c는 사각형 단면을 갖는 내부 스페이서 영역들을 도시하고, 도 3d 내지 도 3f는 삼각형 단면을 갖는 내부 스페이서 영역들을 도시한다.
도 3a 및 도 3d에서 도시된 바와 같이, 일부 실시예들에서, 내부 스페이서 영역(31)은 제1 절연층(33) 및 에어 갭(37)을 포함한다. 제1 절연층(33)은 U자형(90도 회전된) 단면을 갖는다. 에어 갭(37)은 S/D 에피택셜층(50)과 접촉하도록 S/D측에 위치한다.
다른 실시예들에서, 도 3b 및 도 3e에서 도시된 바와 같이, 내부 스페이서 영역(31)은 제1 절연층(33), 제2 절연층(35), 및 에어 갭(37)을 포함한다. 일부 실시예들에서, 에어 갭(37)은 S/D 에피택셜층(50)과 접촉하도록 S/D측에 위치하며, 제2 절연층(35)은 게이트 전극측에 위치하며, S/D 에피택셜층(50)과 접촉하지 않는다. 에어 갭(37)의 폭(Wa)은, 일부 실시예들에서, 약 0.5㎚ 내지 약 2.0㎚의 범위 내에 있고, 다른 실시예들에서는 약 0.8㎚ 내지 약 1.5㎚의 범위 내에 있다.
특정 실시예들에서, 도 3c 및 도 3f에서 도시된 바와 같이, 에어 갭은 내부 스페이서 영역(31)에 형성되지 않는다. 이 경우, 내부 스페이서 영역(31)은 두 개 이상의 절연층들을 포함한다. 일부 실시예들에서, 내부 스페이서 영역(31)은 S/D 에피택셜층(50)과 접촉하는, 제1 절연층(33) 및 제2 절연층(35)을 포함한다.
일부 실시예들에서, 제1 절연층(33)은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2) 중 하나를 포함하며, 약 0.5㎚ 내지 약 3.0㎚의 범위의 두께를 갖는다. 다른 실시예들에서, 제1 절연층(33)은 약 1.0㎚ 내지 약 2.0㎚의 범위의 두께를 갖는다.
일부 실시예들에서, 제2 절연층(35)은 저 k(SiO2의 유전 상수보다 낮은 유전 상수) 물질로 제조된다. 저 k 물질은 SiOC, SiOCN, 유기 물질, 또는 다공성 물질을 포함하거나, 또는 임의의 다른 적합한 물질을 포함한다. 일부 실시예들에서, 제2 절연층(35)은 약 0.5㎚ 내지 약 3.0㎚의 범위의 두께를 가지며, 다른 실시예들에서, 제2 절연층(35)은 약 1.0㎚ 내지 약 2.0㎚의 범위의 두께를 갖는다.
도 4a~도 4d 내지 도 13a~도 13d는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들을 도시한다. 도 4a 내지 도 13d에서, "A" 도면들은 X방향(소스-드레인 방향)을 따른 단면도이고, "B" 도면들은 각각의 "A" 도면의 Y1-Y1에 대응하는 단면도이고, "C" 도면들은 각각의 "A" 도면의 Y2-Y2에 대응하는 단면도이며, "D" 도면들은 각각의 "A" 도면의 Y3-Y3에 대응하는 단면도이다. 추가적인 동작들이 도 4a 내지 도 13d에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 작업들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 3f와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 도 4a 내지 도 13d의 실시예에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 4a 내지 도 4d는 제1 반도체층(20)과 제2 반도체층(25)이 교대로 적층되어 있는 핀 구조물 위에 더미 게이트 구조물이 형성된 후의 구조물을 도시한다. 이 구조물은 도 33 내지 도 38에서 도시된 다음의 작업들에 의해 제조될 수 있다. GAA FET를 제조하는 일반적인 방법은 미국 특허 출원 제15/157,139호, 미국 특허 출원 제15/064,402호, 및/또는 미국 특허 출원 제15,098,073호에서 발견될 수 있으며, 이들 각각의 전체 내용은 본원에서 참고로 인용된다.
도 33에서 도시된 바와 같이, 실리콘 기판(10)에 불순물 이온들(도펀트들)(12)이 주입되어 웰 영역이 형성된다. 이온 주입은 펀치 스루(punch-through) 효과를 방지하기 위해 수행된다. 기판(10)은 적절하게 불순물들(예를 들어, p형 또는 n형 도전성)로 도핑된 다양한 영역들을 포함할 수 있다. 도펀트들(12)은, 예를 들어, n형 Fin FET의 경우는 붕소(BF2)이고, p형 Fin FET의 경우는 인이다.
그 후, 도 34에서 도시된 바와 같이, 적층된 반도체층들이 기판(10) 위에 형성된다. 적층된 반도체층들은 제1 반도체층들(20)과 제2 반도체층들(25)을 포함한다. 또한, 마스크층(16)이 적층된 층들 위에 형성된다.
제1 반도체층들(20) 및 제2 반도체층들(25)은 상이한 격자 상수들을 갖는 물질들로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 또는 InP의 하나 이상의 층을 포함할 수 있다.
일부 실시예들에서, 제1 반도체층들(20) 및 제2 반도체층들(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시예에서, 제1 반도체층들(20)은 Si1-xGex(여기서, x는 약 0.3보다 크다)이거나, 또는 Ge(x=1.0인 경우)이고, 제2 반도체층들(25)은 Si 또는 Si1-yGey이다(여기서, y는 약 0.4 미만이고, x>y이다). 본 발명개시에서, "M" 화합물 "또는 "M계 화합물"은 화합물의 대부분이 M인 것을 의미한다.
다른 실시예에서, 제2 반도체층들(25)은 Si1-yGey(여기서, y는 약 0.3보다 크다)이거나, 또는 Ge이고, 제1 반도체층들(20)은 Si 또는 Si1-xGex이다(여기서, x는 약 0.4 미만이고, x<y이다). 또 다른 실시예들에서, 제1 반도체층(20)은 Si1-xGex(여기서, x는 약 0.3 내지 약 0.8의 범위 내에 있음)로 제조되고, 제2 반도체층들(25)은 Si1-yGey(여기서, y는 약 0.1 내지 약 0.4의 범위 내에 있음)로 제조된다.
도 34에서는, 네 개 층들의 제1 반도체층(20)과 네 개 층들의 제2 반도체층(25)이 배치되어 있다. 그러나, 층들의 개수는 네 개로 제한되지 않고, 1개(각각의 층)만큼 작을 수 있고, 일부 실시예들에서, 제1 및 제2 반도체층들은 각각 2개 내지 10개 층들로 형성된다. 적층된 층들의 개수를 조정함으로써, GAA FET 디바이스의 구동 전류가 조정될 수 있다.
제1 반도체층들(20) 및 제2 반도체층들(25)은 기판(10) 위에 에피택셜방식으로 형성된다. 제1 반도체층들(20)의 두께는 제2 반도체층들(25)의 두께와 같거나 또는 이보다 클 수 있고, 제1 반도체층들(20)의 두께는, 일부 실시예들에서, 약 2㎚ 내지 약 20㎚의 범위 내에 있고, 다른 실시예들에서는 약 5㎚ 내지 약 15㎚의 범위 내에 있다. 제2 반도체층들(25)의 두께는, 일부 실시예들에서, 약 2㎚ 내지 약 20㎚의 범위 내에 있고, 다른 실시예들에서는 약 5㎚ 내지 약 15㎚의 범위 내에 있다. 제1 반도체층들(20) 각각의 두께는 동일할 수 있거나 또는 다를 수 있다.
일부 실시예들에서, 최하위 제1 반도체층(기판(10)에 가장 가까운 층)은 나머지 제1 반도체층들보다 두껍다. 최하위 제1 반도체층의 두께는, 일부 실시예들에서, 약 10㎚ 내지 약 50㎚의 범위 내에 있거나, 또는 다른 실시예들에서는 약 20㎚ 내지 약 40㎚의 범위 내에 있다.
일부 실시예들에서, 마스크층(16)은 제1 마스크층(16A)과 제2 마스크층(16B)을 포함한다. 제1 마스크층(16A)은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물층이다. 제2 마스크층(16B)은 저압 CVD(low pressure CVD; LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 비롯한 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적절한 공정에 의해 형성되는 실리콘 질화물(SiN)로 제조된다. 마스크층(16)은 포토리소그래피 및 에칭을 포함하는 패터닝 작업들을 사용함으로써 마스크 패턴으로 패터닝된다.
다음으로, 도 35에서 도시된 바와 같이, 패터닝된 마스크층(16)을 이용하여 제1 반도체층들(20)과 제2 반도체층들(25)의 적층된 층들이 패터닝되어, X방향으로 연장되는 핀 구조물들(29) 내에 적층된 층들이 형성된다. 도 36에서는, 두 개의 핀 구조물들(29)이 Y방향으로 배열되어 있다. 그러나, 핀 구조물의 개수는 두 개로 제한되지 않고, 한 개만큼 작을 수 있고 세 개 또는 그 이상일 수 있다. 일부 실시예들에서, 패터닝 동작들에서 패턴 충실도를 향상시키기 위해 하나 이상의 더미 핀 구조물이 핀 구조물들(29)의 양 측면들 상에 형성된다. 도 35에서 도시된 바와 같이, 핀 구조물들(29)은 적층된 반도체층들(20, 25)과 웰 부분들(11)로 구성되는 윗부분들을 갖는다.
핀 구조물의 윗부분의 Y방향을 따른 폭(W1)은, 일부 실시예들에서, 약 10㎚ 내지 약 40㎚의 범위 내에 있고, 다른 실시예들에서는 약 20㎚ 내지 약 30㎚의 범위 내에 있다. 핀 구조물의 Z방향을 따른 높이(H1)는 약 100㎚ 내지 약 200㎚의 범위 내에 있다.
적층된 핀 구조물(29)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층은 제거되고, 남아있는 스페이서들은 그 후에 적층된 핀 구조물(29)을 패터닝하는데 사용될 수 있다.
핀 구조물들(29)이 형성된 후, 핀 구조물들이 절연층 내에 완전히 매립되도록 하나 이상의 절연 물질층을 포함하는 절연층이 기판 위에 형성된다. 절연층을 위한 절연 물질은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동가능 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, SiCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 저 K 유전체 물질을 포함할 수 있다. 절연층의 형성 후에 어닐링 작업이 수행될 수 있다. 그 후, 최상위 제2 반도체층(25)의 윗면이 절연 물질층으로부터 노출되도록, 화학적 기계적 폴리싱(CMP) 방법 및/또는 에치 백 방법과 같은 평탄화 작업이 수행된다. 일부 실시예들에서, 절연 물질층을 형성하기 전에 핀 라이너층(13)이 핀 구조물들 위에 형성된다. 핀 라이너층(13)은 SiN 또는 실리콘 질화물계 물질(예컨대, SiON, SiCN, 또는 SiOCN)로 제조된다.
일부 실시예들에서, 핀 라이너층들(13)은 기판(10) 및 핀 구조물들(11)의 바닥부의 측벽들 위에 형성된 제1 핀 라이너층, 및 제1 핀 라이너층 상에 형성된 제2 핀 라이너층을 포함한다. 라이너층들 각각은, 일부 실시예들에서, 약 1㎚ 내지 약 20㎚의 두께를 갖는다. 일부 실시예들에서, 제1 핀 라이너층은 실리콘 산화물을 포함하고 약 0.5㎚와 약 5㎚ 사이의 두께를 갖고, 제2 핀 라이너층은 실리콘 질화물을 포함하고 약 0.5㎚와 약 5㎚ 사이의 두께를 갖는다. 라이너층들은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)과 같은 하나 이상의 공정을 통해 퇴적될 수 있지만, 허용가능한 임의의 공정이 이용될 수 있다.
그 후, 도 36에서 도시된 바와 같이, 절연 물질층이 리세싱되어, 핀 구조물들(29)의 윗부분들이 노출되도록 격리 절연층(15)이 형성된다. 이 작업으로, 핀 구조물들(29)은 얕은 트렌치 격리(Shallow Trench Isolation; STI)라고도 불리우는 격리 절연층(15)에 의해 서로 분리된다. 격리 절연층(15)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소가 도핑된 산화물들과 같은 저 k 유전체, 다공성 탄소가 도핑된 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등으로 제조될 수 있다. 일부 실시예들에서, 격리 절연층(15)은 CVD, 유동가능 CVD(FCVD), 또는 스핀 온 글래스 공정과 같은 공정을 통해 형성되지만, 임의의 허용가능한 공정이 이용될 수 있다.
도 36에서 도시된 실시예에서, 절연 물질층(15)은 핀 구조물(웰층)(11)의 윗부분이 노출될 때까지 리세싱된다. 다른 실시예들에서, 핀 구조물(11)의 윗부분은 노출되지 않는다. 제1 반도체층들(20)은 나중에 부분적으로 제거되는 희생층들이고, 제2 반도체층들(25)은 GAA FET의 채널층들로서 반도체 배선들 내에 형성된다.
격리 절연층(15)이 형성된 후, 도 37에서 도시된 바와 같이, 희생(더미) 게이트 구조물(49)이 형성된다. 도 37은 노출된 핀 구조물들(29) 위에 희생 게이트 구조물(49)이 형성된 후의 구조물을 나타낸다. 희생 게이트 구조물(49)은 채널 영역이 될 핀 구조물들의 일부분 위에 형성된다. 희생 게이트 구조물(49)은 GAA FET의 채널 영역을 규정한다. 희생 게이트 구조물(49)은 희생 게이트 유전체층(41) 및 희생 게이트 전극층(42)을 포함한다. 희생 게이트 유전체층(41)은 실리콘 산화물계 물질과 같은, 하나 이상의 절연 물질층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 일부 실시예들에서, 희생 게이트 유전체층(41)의 두께는 약 1㎚ 내지 약 5㎚의 범위 내에 있다.
희생 게이트 구조물(49)은 핀 구조물들 위에 희생 게이트 유전체층(41)을 먼저 블랭킷 퇴적함으로써 형성된다. 그 후, 핀 구조물들이 희생 게이트 전극층 내에 완전히 매립되도록, 희생 게이트 전극층이 희생 게이트 유전체층 상과 핀 구조물들 위에 블랭킷 퇴적된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 희생 게이트 전극층의 두께는 약 100㎚ 내지 약 200㎚의 범위 내에 있다. 일부 실시예들에서, 희생 게이트 전극층은 평탄화 작업을 거친다. 희생 게이트 유전체층 및 희생 게이트 전극층은 LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 공정을 사용하여 퇴적된다. 이어서, 희생 게이트 전극층 위에 마스크층이 형성된다. 마스크층은 패드 SiN층(43) 및 실리콘 산화물 마스크층(44)을 포함한다.
다음으로, 도 37에서 도시된 바와 같이, 패터닝 작업이 마스크층에 대해 수행되고, 희생 게이트 전극층이 희생 게이트 구조물(49)로 패터닝된다. 희생 게이트 구조물은 희생 게이트 유전체층(41), 희생 게이트 전극층(42)(예를 들어, 폴리실리콘), 패드 SiN층(43), 및 실리콘 산화물 마스크층(44)을 포함한다. 희생 게이트 구조물을 패터닝함으로써, 제1 및 제2 반도체층들의 적층된 층들이, 도 37에서 도시된 바와 같이, 소스/드레인(S/D) 영역들을 규정하도록, 희생 게이트 구조물의 양 측면들 상에서 부분적으로 노출된다. 본 발명개시에서, 소스와 드레인은 상호 교환가능하게 사용되고 그 구조물들은 실질적으로 동일하다. 도 37에서는, 하나의 희생 게이트 구조물이 형성되어 있지만, 희생 게이트 구조물들의 개수는 한 개로 한정되지 않는다. 일부 실시예들에서, 두 개 이상의 희생 게이트 구조물들이 X방향으로 배열된다. 특정 실시예들에서, 패턴 충실도를 향상시키기 위해 하나 이상의 더미 희생 게이트 구조물이 희생 게이트 구조물들의 양 측면들 상에 형성된다.
또한, 도 38에서 도시된 바와 같이, 측벽 스페이서들을 위한 커버층(40)이 희생 게이트 구조물(49) 위에 형성된다. 커버층(40)은 희생 게이트 구조물의 측벽들과 같은 수직면들, 수평면들, 및 최상부 상에서 각각 실질적으로 동일한 두께를 갖도록 형성되도록, 컨포멀 방식으로 퇴적된다. 일부 실시예들에서, 커버층(40)은 제1 커버층보다 큰 두께를 갖고, 약 5㎚ 내지 약 20㎚의 범위의 두께를 갖는다. 커버층(40)은 SiN, SiON, 및 SiCN 중 하나 이상 또는 임의의 다른 적절한 유전체 물질을 포함한다. 커버층(40)은 ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
특정 실시예들에서, 커버층(40)이 형성되기 전에, 노출된 핀 구조물들 및 희생 게이트 구조물(49) 위에 절연 물질로 제조된 추가적인 커버층(47)이 컨포멀하게 형성된다. 이러한 경우, 커버층과 추가적인 커버층 중 하나가 선택적으로 에칭되도록 이들은 상이한 물질들로 제조된다. 추가적인 커버층(47)은 SiOC 및/또는 SiOCN 또는 임의의 다른 적절한 유전체 물질과 같은 저 k 유전체 물질을 포함하고, ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
도 33 내지 도 38에서 설명한 작업들에 의해, 도 4a 내지 도 4d의 구조물이 획득될 수 있다. 도 4a 내지 도 4d에서, 희생 게이트 구조물의 윗부분은 도시되지 않았다.
다음으로, 도 5a 내지 도 5d에서 도시된 바와 같이, 제1 반도체층들(20)과 제2 반도체층(25)의 적층된 구조물이, 하나 이상의 리소그래피 및 에칭 작업들을 이용하여, S/D 영역에서 하방 에칭되어, S/D 공간(27)이 형성된다. 일부 실시예들에서, 기판(10)(또는 핀 구조물들(11)의 바닥부)이 또한 부분적으로 에칭된다.
또한, 도 6a 내지 도 6d에서 도시된 바와 같이, 제1 반도체층들(20)이 S/D 공간(27) 내에서 X방향으로 횡측으로 에칭되어 공동(cavity)(22)이 형성된다. 일부 실시예들에서, 제1 반도체층(20)의 에칭량은 약 2㎚ 내지 약 10㎚의 범위 내에 있다. 제1 반도체층들(20)이 Ge 또는 SiGe이고, 제2 반도체층들(25)이 Si인 경우, 제1 반도체층들(20)은, 비제한적인 예시로서, 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화 칼륨(KOH) 용액과 같은 습식 에천트를 사용하여 선택적으로 에칭될 수 있다.
다른 실시예들에서, 도 7a 내지 도 7d에서 도시된 바와 같이, 제1 반도체층들(20)의 적절한 결정 배향 및 에천트를 선택함으로써, 제1 반도체층들(20)의 횡측 단부들의 에칭된 표면은 (111) 면에 의해 규정된 사변형 공동(23)을 갖는다. X방향을 따른 단면에서, 공동(23)은 도 7a에서 도시된 바와 같이, V자형(또는, 열려진 삼각형 형상)을 갖는다.
아래의 도면들에서는, 도 6a 내지 도 6d에서 도시된 구조물이 형성된 후의 제조 작업들을 설명한다. 그러나, 도 7a 내지 도 7d에서 도시된 구조물에 동일한 작업들이 적용될 수 있다.
도 8a 내지 도 8d에서 도시된 바와 같이, S/D 공간(27) 내의 제1 반도체층(20)의 횡측 단부들 상과 제2 반도체층(25) 상에 제1 절연층(33)이 컨포멀하게 형성된다. 제1 절연층(33)은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2) 중 하나를 포함하며, 약 0.5㎚ 내지 약 3.0㎚의 범위의 두께를 갖는다. 다른 실시예들에서, 제1 절연층(33)은 약 1.0㎚ 내지 약 2.0㎚의 범위의 두께를 갖는다. 제1 절연층(33)은 ALD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 제1 절연층(33)을 컨포멀하게 형성함으로써, 공동(22)의 크기는 감소된다.
제1 절연층(33)이 형성된 후, 도 9a 내지 도 9d에서 도시된 바와 같이, 제1 절연층을 부분적으로 제거하기 위해 에칭 작업이 수행된다. 이 에칭에 의해, 제1 절연층(33)은 실질적으로 공동(22) 내에 남는데, 그 이유는 공동의 체적이 작기 때문이다. 일반적으로, 플라즈마 건식 에칭은 오목한(예를 들어, 구멍, 홈, 및/또는 슬릿) 부분들 내의 층보다는 넓고 편평한 영역들 내의 층을 더 빠르게 에칭한다. 따라서, 제1 절연층(33)은 공동들(22) 내부에 남아있을 수 있다. 일부 실시예들에서, 하나 이상의 추가적인 절연층이 제1 절연층(33) 상에 형성되고, 그 후 에칭 작업들이 수행된다.
이어서, 도 10a 내지 도 10d에서 도시된 바와 같이, S/D 공간 내에서 S/D 에피택셜층(50)이 형성된다. 소스/드레인 에피택셜층(50)은 p채널 FET의 경우, Si, SiGe, Ge의 하나 이상의 층, 또는 n채널 FET의 경우, Si, SiP, SiC 및 SiCP의 하나 이상의 층을 포함한다. p채널 FET의 경우, 붕소(B)가 또한 소스/드레인에 포함될 수 있다. 소스/드레인 에피택셜층(50)은, CVD, ALD, 분자빔 에피택시(molecular beam epitaxy; MBE)를 사용하여 에피택셜 성장 방법에 의해 형성된다. 도 10a 내지 도 10d에서 도시된 바와 같이, 소스/드레인 에피택셜층(50)이 제2 반도체층들(25)과 접촉하면서 형성되고, S/D 에피택셜층(50)과 제1 절연층(33) 사이에 에어 갭(37)이 형성되도록 소스/드레인 에피택셜층(50)은 형성된다.
그 후, 도 11a 내지 도 11d에서 도시된 바와 같이, S/D 에피택셜층(50) 위에 층간 유전체(interlayer dielectric; ILD)층(70)이 형성된다. ILD층(70)을 위한 물질들은 실리콘 산화물, SiCOH, 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 물질들이 ILD층(70)을 위해 사용될 수 있다. ILD층(70)이 형성된 후, 희생 게이트 전극층(42)의 최상부가 노출되도록, CMP와 같은 평탄화 작업이 수행된다.
그 후, 희생 게이트 전극층(42) 및 희생 게이트 유전체층(41)이 제거된다. ILD층(70)은 희생 게이트 구조물들의 제거 동안 S/D 에피택셜층(50)을 보호한다. 희생 게이트 구조물들은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극층(42)이 폴리실리콘이고 ILD층(70)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 희생 게이트 전극층(42)을 선택적으로 제거하는데 사용될 수 있다. 이후, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 희생 게이트 유전체층(41)이 제거된다.
희생 게이트 구조물들이 제거된 후, 도 12a 내지 도 12d에서 도시된 바와 같이, 제1 반도체층들(20)이 제거되어, 제2 반도체층들(25)의 배선들을 형성한다. 제1 반도체층들(20)은, 전술한 바와 같이, 제2 반도체층들(25)에 대해 제1 반도체층들(20)을 선택적으로 에칭할 수 있는 에천트를 이용하여 제거되거나 또는 에칭될 수 있다. 도 12a 내지 도 12d에서 도시된 바와 같이, 제1 절연층(33)이 형성되어 있기 때문에, 제1 반도체층들(20)의 에칭은 제1 절연층(33)에서 중단된다. 달리 말하면, 제1 절연층(33)은 제1 반도체층들(20)을 에칭하기 위한 에칭 저지층으로서 작용한다.
제2 반도체층들(25)의 반도체 배선들이 형성된 후, 도 13a 내지 도 13d에서 도시된 바와 같이, 각각의 채널층들(제2 반도체층들(25)의 배선들) 주위에 게이트 유전체층(82)이 형성되고, 게이트 전극층(84)이 게이트 유전체층(82) 상에 형성된다.
특정 실시예들에서, 게이트 유전체층(82)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 물질, 다른 적절한 유전체 물질, 및/또는 이들의 조합과 같은 하나 이상의 유전체 물질층을 포함한다. 고 k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고 k 유전체 물질들, 및/또는 이들의 조합을 포함한다. 일부 실시예들에서, 게이트 유전체층(82)은 채널층들과 유전체 물질 사이에 형성된 계면층(도시되지 않음)을 포함한다.
게이트 유전체층(82)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층(82)은, 각각의 채널층들 주위에서 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해, ALD와 같은 고도로 컨포멀한 퇴적 공정을 이용하여 형성된다. 일 실시예에서, 게이트 유전체층(82)의 두께는 약 1㎚ 내지 약 6㎚의 범위 내에 있다.
게이트 전극층(84)은 각각의 채널층을 둘러싸도록 게이트 유전체층(82) 상에 형성된다. 게이트 전극층(84)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 물질들, 및/또는 이들의 조합들과 같은 하나 이상의 도전성 물질층을 포함한다.
게이트 전극층(84)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극층은 또한 ILD층(70)의 윗면 상에 퇴적된다. 그 후, ILD층(70)의 최상면이 드러날 때 까지, ILD층(70) 위에 형성된 게이트 유전체층 및 게이트 전극층은, 예를 들어, CMP를 사용하여 평탄화된다. 일부 실시예들에서, 평탄화 작업 후, 게이트 전극층(84)은 리세싱되고, 캡 절연층(도시되지 않음)이 리세싱된 게이트 전극층(84) 위에 형성된다. 캡 절연층은 SiN과 같은, 실리콘 질화물계 물질의 하나 이상의 층을 포함한다. 캡 절연층은 절연 물질을 퇴적하고 그 후 평탄화 작업을 거침으로써 형성될 수 있다.
본 발명개시의 특정 실시예들에서, 하나 이상의 일함수 조정층(도시되지 않음)이 게이트 유전체층(82)과 게이트 전극층(84) 사이에 개재된다. 일함수 조정층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일층, 또는 이들 물질들의 두 개 이상의 다중층들과 같은 도전성 물질로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 증 하나 이상이 일함수 조정층으로서 이용되며, p채널 FET의 경우에서는, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 이용된다. 일함수 조정층은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층은 상이한 금속층들을 이용할 수 있는 n채널 FET과 p채널 FET용으로 개별적으로 형성될 수 있다.
이어서, 건식 에칭을 이용하여 ILD층(70) 내에 콘택트 홀들이 형성됨으로써, S/D 에피택셜층(50)의 윗부분이 노출된다. 일부 실시예들에서, 실리사이드층이 S/D 에피택셜층(50) 위에 형성된다. 실리사이드층은 WSi, CoSi, NiSi, TiSi, MoSi, 및 TaSi 중 하나 이상을 포함한다. 그 후, 도 1a 내지 도 1d에서 도시된 바와 같이 도전성 접촉층(72)이 콘택트 홀들 내에 형성된다. 도전성 접촉층(72)은 Co, Ni, W, Ti, Ta, Cu, Al, TiN, 및 TaN 중 하나 이상을 포함한다. 또한, 도전성 접촉층(72) 상에는 도전성 접촉 플러그(75)가 형성되어 있다. 도전성 접촉 플러그(75)는 Co, Ni, W, Ti, Ta, Cu, Al, TiN, 및 TaN의 하나 이상의 층을 포함한다.
GAA FET들은 추가적인 CMOS 공정 처리를 받아서 콘택트/비아들, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 것이 이해된다.
도 14a~도 14d 내지 도 25a~도 25d는 본 발명개시의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들을 도시한다. 도 14a 내지 도 25d에서, "A" 도면들은 X방향(소스-드레인 방향)을 따른 단면도이고, "B" 도면들은 각각의 "A" 도면의 Y1-Y1에 대응하는 단면도이고, "C" 도면들은 각각의 "A" 도면의 Y2-Y2에 대응하는 단면도이며, "D" 도면들은 각각의 "A" 도면의 Y3-Y3에 대응하는 단면도이다. 추가적인 작업들이 도 14a 내지 도 25d에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 작업들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 작업들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 13d와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 도 14a 내지 도 25d의 실시예에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 14a 내지 도 14d는 도 4a 내지 도 4d와 동일하고, 도 33 내지 도 38에서 설명된 제조 작업들에 의해 제조된 결과적인 구조물이다.
도 5a 내지 도 5d에서 설명된 작업들과는 달리, 소스/드레인 에칭은, 도 15a 내지 도 15d에서 도시된 바와 같이, 제2 반도체층들(25)을 소스/드레인 영역 내에 남겨두도록 제1 반도체층들(20)을 선택적으로 제거하기 위해 수행된다. 에칭은 건식 에칭 및/또는 습식 에칭일 수 있다. 제2 반도체층들(25)과 횡측으로 교차하는 S/D 공간(28)이 형성되어 있다. 일부 실시예들에서, 기판(10)(또는 핀 구조물들(11)의 바닥부)은 실질적으로 에칭되지 않는다.
또한, 도 6a 내지 도 6d에서 설명한 작업들과 마찬가지로, 도 16a 내지 도 16d에서 도시된 바와 같이, 제1 반도체층들(20)은 S/D 공간(28) 내에서 X방향으로 횡측으로 에칭되어 공동들(22)을 형성한다. 일부 실시예들에서, 제1 반도체층(20)의 에칭량은 약 2㎚ 내지 약 10㎚의 범위 내에 있다. 제1 반도체층들(20)이 Ge 또는 SiGe이고, 제2 반도체층들(25)이 Si인 경우, 제1 반도체층들(20)은, 비제한적인 예시로서, 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화 칼륨(KOH) 용액과 같은 습식 에천트를 사용하여 선택적으로 에칭될 수 있다.
다른 실시예들에서, 도 7a 내지 도 7d에서와 마찬가지로, 제1 반도체층들(20)의 적절한 결정 배향 및 에천트를 선택함으로써, 17a 내지 도 17d에서 도시된 바와 같이, 제1 반도체층들(20)의 횡측 단부들의 에칭된 표면은 (111) 면에 의해 규정된 사변형 공동(23)을 갖는다. X방향을 따른 단면에서, 공동(23)은 도 17a에서 도시된 바와 같이, V자형(또는, 열려진 삼각형 형상)을 갖는다.
아래의 도면들에서는, 도 16a 내지 도 16d에서 도시된 구조물이 형성된 후의 제조 작업들을 설명한다. 그러나, 도 17a 내지 도 17d에서 도시된 구조물에 동일한 작업들이 적용될 수 있다.
도 18a 내지 도 18d에서 도시된 바와 같이, S/D 공간(28) 내의 제1 반도체층(20)의 횡측 단부들 상과 제2 반도체층(25) 상에 제1 절연층(33)이 컨포멀하게 형성된다. 본 실시예에서, 제1 절연층(33)은 S/D 공간(28)에서 제2 반도체층(25)을 각각 감싼다. 제1 절연층(33)은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2) 중 하나를 포함하며, 약 0.5㎚ 내지 약 3.0㎚의 범위의 두께를 갖는다. 다른 실시예들에서, 제1 절연층(33)은 약 1.0㎚ 내지 약 2.0㎚의 범위의 두께를 갖는다. 제1 절연층(33)은 ALD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 제1 절연층(33)을 컨포멀하게 형성함으로써, 공동(22)의 크기는 감소된다.
그 후, 도 19a 내지 도 19d에서 도시된 바와 같이, 제2 절연층(35)이 S/D 공간(28) 내의 제1 절연층(33) 상에 형성된다. 제2 절연층(35)은 실리콘 산화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소가 도핑된 산화물들과 같은 저 k 유전체(SiOC, SiOCN), 다공성 탄소가 도핑된 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등으로 제조된다. 일부 실시예들에서, 제2 절연층(35)은 저 k 유전체 물질의 하나 이상의 층을 포함한다. 일부 실시예들에서, 나머지 S/D 공간(28)을 완전히 채우도록 제2 절연층(35)이 형성된다. 특정 실시예들에서, 제2 절연층(35)은 도 19a에서 도시된 바와 같이 (양 측벽들 사이의) 인접한 희생 게이트 구조물들 사이의 공간을 완전히 채우지 않는다. 제2 절연층(35)은 CVD, 유동가능 CVD(FCVD), 또는 스핀 온 글래스 공정과 같은 공정을 통해 형성될 수 있지만, 임의의 허용가능한 공정이 이용될 수 있다.
다음으로, 도 20a 내지 도 20d에서 도시된 바와 같이, 제2 절연층(35)이 S/D 공간(28)으로부터 부분적으로 제거되도록 에칭된다. 제1 절연층(33)과 제2 절연층(35)은 상이한 물질들로 제조되기 때문에, 제1 절연층(33)은 실질적으로 제2 반도체층들(25) 상에 남는다. 일부 실시예들에서, 제2 절연층(35)은 희생 게이트 구조물의 측면들(측벽(40)) 상에 남지만, 다른 실시예들에서, 제2 절연층(35)은 희생 게이트 구조물의 측면들 상에 남지 않는다.
또한, 도 21a 내지 도 21d에서 도시된 바와 같이, 제2 절연층(35)의 일부분이 남아있다면, 제2 절연층(35)의 남아있는 그 일부분과, 제2 반도체층(25) 상에 형성된 제1 절연층(33)의 일부분이 적절한 에칭에 의해 제거한다. 이 에칭에 의해, 제1 절연층(33) 및 제2 절연층(35)이 공동(22) 내에 각각 남는다. 일부 실시예들에서, 제1 절연층(33)의 단부는 공동(22) 내의 S/D 공간(28)쪽으로 제2 절연층으로부터 돌출한다.
이어서, 도 22a 내지 도 22d에서 도시된 바와 같이, S/D 에피택셜층(50)이 도 10a 내지 도 10d에서와 마찬가지로 S/D 공간(28) 내에서 형성된다. 소스/드레인 에피택셜층(50)은 p채널 FET의 경우, Si, SiGe, Ge의 하나 이상의 층, 또는 n채널 FET의 경우, Si, SiP, SiC 및 SiCP의 하나 이상의 층을 포함한다. p채널 FET의 경우, 붕소(B)가 또한 소스/드레인에 포함될 수 있다. 소스/드레인 에피택셜층(50)은, CVD, ALD, 분자빔 에피택시(molecular beam epitaxy; MBE)를 사용하여 에피택셜 성장 방법에 의해 형성된다. 도 22a 내지 도 22d에서 도시된 바와 같이, 소스/드레인 에피택셜층(50)이 제2 반도체층들(25)과 접촉하면서 형성되고, S/D 에피택셜층(50)과 제1 및 제2 절연층들(33, 35) 사이에 에어 갭들(37)이 형성되도록 소스/드레인 에피택셜층(50)은 형성된다.
그 후, 도 23a 내지 도 23d에서 도시된 바와 같이, S/D 에피택셜층(50) 위에 층간 유전체(ILD)층(70)이 형성된다. ILD층(70)을 위한 물질들은 실리콘 산화물, SiCOH, 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 물질들이 ILD층(70)을 위해 사용될 수 있다. ILD층(70)이 형성된 후, 희생 게이트 전극층(42)의 최상부가 노출되도록, CMP와 같은 평탄화 작업이 수행된다.
그 후, 도 12a 내지 도 12d를 참조하여 설명된 것과 유사하거나 또는 동일한 작업들에 의해, 희생 게이트 전극층(42)과 희생 게이트 유전체층(41)이 제거되고, 그 후 제1 반도체층들(20)이 제거됨으로써, 도 24a 내지 도 24d에서 도시된 바와 같은 제2 반도체층들(25)의 배선들이 형성된다.
제2 반도체층들(25)의 반도체 배선들이 형성된 후, 도 13a 내지 도 13d를 참조하여 설명된 것과 유사하거나 또는 동일한 작업들에 의해, 도 25a 내지 도 25d에서 도시된 바와 같이, 각각의 채널층들(제2 반도체층들(25)의 배선들) 주위에 게이트 유전체층(82)이 형성되고, 게이트 전극층(84)이 게이트 유전체층(82) 상에 형성된다.
도 26a 내지 도 26c는 본 발명개시의 실시예들에 따른 소스/드레인 영역의 다양한 구성들을 도시한다. 도 26a 내지 도 26c는 도 25d와 마찬가지로, Y방향(게이트 연장 방향)을 따른 단면도들이다. 일부 실시예들에서, S/D 에피택셜층(50)이 제2 반도체층들(25) 상에서 에피택셜 형성되어, 도 26a에서 도시된 바와 같이, 제2 반도체층들(25) 위에서 다이아몬드 형상을 각각 생성한다. 일부 실시예들에서, S/D 에피택셜층(50)은, 도 26b에서 도시된 바와 같이, 제2 반도체층들(25) 위에서 컨포멀하게 제2 반도체층들(25) 상에 각각 형성된다. 다른 실시예들에서, S/D 에피택셜층(50)이 제2 반도체층들(25) 상에서 에피택셜 형성되어, 도 26c에서 도시된 바와 같이, 제2 반도체층들(25) 위에서 대체적으로 다이아몬드 형상을 생성한다. 특정 실시예들에서, 소스/드레인 에피택셜층(50)은 단면으로 봤을 때, 육각형 형상, 다른 다각형 형상들, 또는 반원 형상을 갖는다.
GAA FET들은 추가적인 CMOS 공정 처리를 받아서 콘택트/비아들, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 것이 이해된다.
도 27a~도 27d 내지 도 30a~도 30d는 본 발명개시의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 단계들을 도시한다. 도 27a 내지 도 30d에서, "A" 도면들은 X방향(소스-드레인 방향)을 따른 단면도이고, "B" 도면들은 각각의 "A" 도면의 Y1-Y1에 대응하는 단면도이고, "C" 도면들은 각각의 "A" 도면의 Y2-Y2에 대응하는 단면도이며, "D" 도면들은 각각의 "A" 도면의 Y3-Y3에 대응하는 단면도이다. 추가적인 작업들이 도 27a 내지 도 30d에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 작업들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 작업들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 26d와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 도 27a 내지 도 30d의 실시예에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 19a 내지 도 19d에서 도시된 바와 같이 제2 절연층(35)이 형성된 후, 제2 절연층(35)의 구조 및/또는 특성을 부분적으로 변경시키기 위해 제2 절연층(35)에 대해 구조 개질 작업이 수행된다. 도 27a 내지 도 27d에서 도시된 개질된 층(36)은 퇴적된 제2 절연층(35)보다 더 낮은 산화물 밀도를 가지며/갖거나 더 높은 에칭율을 갖는다. 일부 실시예들에서, 이온 주입 작업이 제2 절연층(35)에 대해 수행된다. 최상부로부터 제2 절연층(35) 내로 이온들, 예를 들어, 질소 이온들을 주입함으로써, 측벽 스페이서들(40) 아래의 제2 절연층의 부분을 제외한 제2 절연층(35)은 구조가 개질된다. 다른 이온들, 예를 들어, Ge, P, B 및/또는 As가 사용될 수 있다. 이온들은 또한 소스/드레인 영역 내의 제2 반도체층(25) 내로 주입된다.
그 후, 도 28a 내지 도 28d에서 도시된 바와 같이, 개질된 제2 절연층(36)은 적절한 에칭에 의해 제거된다. 일부 실시예들에서, 습식 에칭이 이용된다. 제1 절연층(33)과 제2 절연층(35)(개질된 층(36))은 상이한 물질들로 제조되기 때문에, 제1 절연층(33)은 실질적으로 제2 반도체층들(25) 상에 남는다. 제2 절연층(35)을 개질시키기 위한 이온 주입과 개질된 층(36)의 제거는 반복될 수 있어서, 제2 절연층(35)은 단계적으로 제거된다.
또한, 도 21a 내지 도 21d에서와 마찬가지로, 제2 반도체층(25) 상에 형성된 제1 절연층(33)은 적절한 에칭에 의해 제거된다. 이 에칭 후, 도 29a 내지 도 29d에서 도시된 바와 같이, 제1 절연층(33) 및 제2 절연층(35)은 공동들(22) 내에 각각 남는다. 일부 실시예들에서, 제1 절연층(33)의 단부는 공동(22) 내의 S/D 공간(28)쪽으로 제2 절연층으로부터 돌출한다.
이어서, 도 22a 내지 도 22d와 마찬가지로, 도 30a 내지 도 30d에서 도시된 바와 같이, S/D 공간(28) 내에서 S/D 에피택셜층(50)이 형성되고, S/D 에피택셜층(50) 위에 층간 유전체(ILD)층(70)이 형성된다. 도 30a 내지 도 30d에서 도시된 바와 같이, 소스/드레인 에피택셜층(50)이 제2 반도체층들(25)과 접촉하면서 형성되고, S/D 에피택셜층(50)과 제1 및 제2 절연층들(33, 35) 사이에 에어 갭들(37)이 형성되도록 소스/드레인 에피택셜층(50)은 형성된다.
그 후, 도 12a 내지 도 12d 및 도 24a 내지 도 24d를 참조하여 설명된 것과 유사하거나 또는 동일한 작업들에 의해, 희생 게이트 전극층(42)과 희생 게이트 유전체층(41)이 제거되고, 그 후 제1 반도체층들(20)이 제거된다. 제2 반도체층들(25)의 반도체 배선들이 형성된 후, 도 13a 내지 도 13d 및 도 25a 내지 도 25d를 참조하여 설명된 것과 유사하거나 또는 동일한 작업들에 의해, 각각의 채널층들(제2 반도체층들(25)의 배선들) 주위에 게이트 유전체층이 형성되고, 게이트 전극층이 게이트 유전체층 상에 형성된다.
GAA FET들은 추가적인 CMOS 공정 처리를 받아서 콘택트/비아들, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 것이 이해된다.
도 31a 내지 도 32b는 본 발명개시의 실시예들에 따른 반도체 FET 디바이스의 다양한 구성들을 도시한다.
도 31a에서, 도 16a 내지 도 16d에서 설명한 바와 같은 제2 반도체층(25)의 횡측 에칭 후, 제2 반도체층(25)의 폭(W2)은 희생 게이트 전극(42)의 폭(W1)과 동일하거나 이보다 작다. 따라서, 금속 게이트 전극(84)이 형성된 후, 도 31b에서 도시된 바와 같이, 게이트 전극(84)의 바닥 부분(반도체들(25) 사이)에서의 (X방향을 따른) 게이트 길이 Lg2는 게이트 전극(84)의 윗부분에서의 (X방향을 따른) 게이트 길이 Lg1와 동일하거나 이보다 작다.
도 32a에서, 도 16a 내지 도 16d에서 설명한 바와 같은 제2 반도체층(25)의 횡측 에칭 후, 제2 반도체층(25)의 폭(W2')은 희생 게이트 전극(42)의 폭(W1')보다 크다. 일부 실시예들에서, 측벽 스페이서들(40)은 도 31a의 경우보다 더 큰 두께를 갖도록 형성된다. 특정 실시예들에서, 측벽 스페이서들(40)의 두께는 약 5㎚ 내지 약 15㎚의 범위 내에 있고, 다른 실시예들에서는 약 6㎚ 내지 약 10㎚의 범위 내에 있다. 희생 게이트 전극(42)의 폭과 제2 반도체층들(25)의 횡측 에칭량 중 적어도 하나를 조정하는 것도 가능하다. 따라서, 금속 게이트 전극(84)이 형성된 후, 도 32b에서 도시된 바와 같이, 게이트 전극(84)의 바닥 부분에서의 게이트 길이 Lg2'는 게이트 전극(84)의 윗부분에서의 (X방향을 따른) 게이트 길이 Lg1'보다 크다. 일부 실시예들에서, W2'/W1'는 약 1.2 내지 약 1.5의 범위 내에 있고, Lg2'/Lg1'은 약 1.2 내지 약 1.5의 범위 내에 있다. lg1'보다 크도록 Lg2'를 조정함으로써, 유효 게이트 길이가 더 커질 수 있고, 더 나은 게이트 제어가 가능해진다.
본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예시들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들 또는 예시들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
상기 희생 게이트 구조물에 의해 덮히지 않은, 상기 핀 구조물의 소스/드레인 영역을 에칭하여, 소스/드레인 공간을 형성하는 단계;
상기 소스/드레인 공간을 통해 상기 제1 반도체층들을 횡측으로 에칭하는 단계;
적어도 에칭된 제1 반도체층들 상에서 상기 소스/드레인 공간 내에 제1 절연층을 형성하는 단계; 및
상기 소스/드레인 공간 내에 소스/드레인 에피택셜층을 형성하여, 상기 소스/드레인 에피택셜층과 상기 제1 반도체층들 사이에 에어 갭들을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 에어 갭들 각각은 상기 제1 반도체층들 중 하나의 제1 반도체층의 횡측 단부 상에 그리고 두 개의 인접한 제2 반도체층들 상에 배치된 상기 제1 절연층과 상기 소스/드레인 에피택셜층에 의해 규정된 것인 반도체 디바이스 제조 방법.
실시예 3. 실시예 2에 있어서, 상기 제1 반도체층들 중 하나의 제1 반도체층의 횡측 단부는 평면을 갖는 것인 반도체 디바이스 제조 방법.
실시예 4. 실시예 2에 있어서, 상기 제1 반도체층들 중 하나의 제1 반도체층의 횡측 단부는 V자형 단면을 갖는 것인 반도체 디바이스 제조 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 절연층은 실리콘 질화물과 실리콘 산화물 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 절연층 상에 제2 절연층을 형성하는 단계를 더 포함하며,
상기 에어 갭들 각각은 상기 소스/드레인 에피택셜층과 상기 제2 절연층에 의해 규정된 것인 반도체 디바이스 제조 방법.
실시예 7. 실시예 6에 있어서, 상기 제2 절연층은 저 k 유전제 물질을 포함한 것인 반도체 디바이스 제조 방법.
실시예 8. 실시예 1에 있어서, 상기 소스/드레인 에피택셜층이 형성된 후,
상기 희생 게이트 구조물을 제거함으로써 상기 핀 구조물의 일부분을 노출시키는 단계;
상기 노출된 핀 구조물로부터 상기 제1 반도체층들을 제거함으로써 상기 제2 반도체층들을 포함하는 채널층들을 형성하는 단계; 및
상기 채널층들 주위에 게이트 유전체층 및 게이트 전극층을 형성하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 9. 실시예 8에 있어서, 상기 게이트 전극층은 상기 에어 갭들 및 상기 제1 절연층에 의해 상기 소스/드레인 에피택셜층으로부터 격리된 것인 반도체 디바이스 제조 방법.
실시예 10. 실시예 1에 있어서,
상기 제1 반도체층들은 SiGe로 제조되며,
상기 제2 반도체층들은 Si로 제조된 것인 반도체 디바이스 제조 방법.
실시예 11. 반도체 디바이스를 제조하는 방법에 있어서,
제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
상기 희생 게이트 구조물에 의해 덮히지 않은, 상기 핀 구조물의 소스/드레인 영역으로부터 상기 제1 반도체층들을 제거하는 단계;
상기 소스/드레인 영역 내의 상기 제2 반도체층들 주위와 상기 제1 반도체층들의 횡측 단부들 상에 제1 절연층을 형성하는 단계;
상기 소스/드레인 영역 내의 상기 제2 반도체층들로부터 상기 제1 절연층을 부분적으로 제거하는 단계; 및
상기 소스/드레인 영역 상에 소스/드레인 에피택셜층을 형성함으로써, 상기 소스/드레인 에피택셜층과 상기 제1 반도체층들의 횡측 단부들 사이에 에어 갭들을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 반도체층들이 제거될 때, 상기 제1 반도체층들은 상기 희생 게이트 구조물 아래에서 횡측으로 에칭되는 것인 반도체 디바이스 제조 방법.
실시예 13. 실시예 11에 있어서, 상기 제1 절연층이 형성된 후, 그리고 상기 제1 절연층이 부분적으로 제거되기 전,
상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및
상기 제2 절연층을 에칭하는 단계
를 더 포함하며,
상기 에어 갭들 각각은 적어도 상기 소스/드레인 에피택셜층과 상기 제2 절연층에 의해 규정된 것인 반도체 디바이스 제조 방법.
실시예 14. 실시예 13에 있어서, 상기 제2 절연층이 에칭되기 전, 상기 제2 절연층의 구조를 부분적으로 개질시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 15. 실시예 14에 있어서, 상기 제2 절연층의 구조는 이온 주입에 의해 부분적으로 개질되는 것인 반도체 디바이스 제조 방법.
실시예 16. 실시예 13에 있어서, 상기 제2 절연층은 저 k 유전제 물질을 포함한 것인 반도체 디바이스 제조 방법.
실시예 17. 실시예 16에 있어서, 상기 제1 절연층은 원자층 증착에 의해 형성된, 실리콘 질화물과 실리콘 산화물 중 적어도 하나를 포함한 것인 반도체 디바이스 제조 방법.
실시예 18. 반도체 디바이스에 있어서,
기판 위에 배치된 반도체 배선들;
상기 반도체 배선들과 접촉하는 소스/드레인 영역;
상기 반도체 배선들의 각각의 채널 영역 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 유전체층;
상기 게이트 유전체층 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 전극층;
인접한 반도체 배선들, 상기 게이트 전극층, 및 상기 소스/드레인 영역에 의해 규정된 공간들 내에 각각 배치된 제1 절연 스페이서들; 및
상기 공간들 내에 각각 배치된 에어 갭들
을 포함하는 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 공간들 내에 각각 배치된 제2 절연 스페이서들을 더 포함하는 반도체 디바이스.
실시예 20. 실시예 18에 있어서, 상기 에어 갭들은 상기 소스/드레인 영역과 접촉한 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물에 의해 덮히지 않은, 상기 핀 구조물의 소스/드레인 영역을 에칭하여, 소스/드레인 공간을 형성하는 단계;
    리세스들을 형성하기 위해, 상기 소스/드레인 공간을 통해 상기 제1 반도체층들을 횡측으로 에칭하는 단계;
    적어도 에칭된 제1 반도체층들 상에서 상기 리세스들 내에 제1 절연층을 형성하는 단계;
    상기 제1 절연층이 형성된 다음, 상기 리세스들 내에서 상기 제1 절연층 상에 상기 제1 절연층과 상이한 제2 절연층을 형성하는 단계; 및
    상기 소스/드레인 공간 내에 소스/드레인 에피택셜층을 형성하여, 상기 소스/드레인 에피택셜층과 상기 제1 반도체층들 사이에 에어 갭들을 형성하는 단계
    를 포함하고,
    상기 에어 갭들 각각은 적어도 상기 소스/드레인 에피택셜층과 상기 제2 절연층에 의해 규정된 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 에어 갭들 각각은 상기 리세스들 내에 배치된 상기 제1 및 제2 절연층들과 상기 소스/드레인 에피택셜층에 의해 규정된 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제2 절연층은 저 k 유전체(low-k dielectric) 재료를 포함하는 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 소스/드레인 에피택셜층이 형성된 후,
    상기 희생 게이트 구조물을 제거함으로써 상기 핀 구조물의 일부분을 노출시키는 단계;
    상기 노출된 핀 구조물로부터 상기 제1 반도체층들을 제거함으로써 상기 제2 반도체층들을 포함하는 채널층들을 형성하는 단계; 및
    상기 채널층들 주위에 게이트 유전체층 및 게이트 전극층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 제1 반도체층들은 SiGe로 제조되며,
    상기 제2 반도체층들은 Si로 제조된 것인 반도체 디바이스 제조 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체층들과 제2 반도체층들이 교대로 적층되어 있는 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에, 희생 게이트 전극, 희생 게이트 유전체층 및 측벽 스페이서들을 포함하는 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물에 의해 덮히지 않은, 상기 핀 구조물의 소스/드레인 영역으로부터, 상기 소스/드레인 영역 내의 상기 제2 반도체층들을 남겨두면서 상기 제1 반도체층들을 제거하는 단계;
    상기 소스/드레인 영역 내의 상기 제2 반도체층들 주위와 상기 제1 반도체층들의 횡측 단부들 상에 제1 절연층을 형성하는 단계;
    상기 소스/드레인 영역 내의 상기 제2 반도체층들로부터 상기 제1 절연층을 부분적으로 제거하는 단계;
    상기 제1 절연층이 형성된 후, 그리고 상기 제1 절연층이 부분적으로 제거되기 전,
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층을 에칭하는 단계; 및
    상기 소스/드레인 영역 상에 소스/드레인 에피택셜층을 형성함으로써, 상기 소스/드레인 에피택셜층과 상기 제1 반도체층들의 횡측 단부들 사이에 에어 갭들을 형성하는 단계
    를 포함하고,
    상기 소스/드레인 에피택셜층은 상기 소스/드레인 영역 내의 제2 반도체층들 주위를 감싸고,
    상기 에어 갭들 각각은 적어도 상기 소스/드레인 에피택셜층과 상기 제2 절연층에 의해 규정된 것인 반도체 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 제1 반도체층들이 제거될 때, 상기 제1 반도체층들은 상기 희생 게이트 구조물 아래에서 횡측으로 에칭되는 것인 반도체 디바이스 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 제2 절연층이 에칭되기 전, 상기 제2 절연층의 구조를 부분적으로 개질시키는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 반도체 배선들;
    상기 반도체 배선들과 접촉하는 소스/드레인 에피택셜층;
    상기 반도체 배선들의 각각의 채널 영역 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 유전체층;
    상기 게이트 유전체층 상에 배치되고 상기 각각의 채널 영역을 감싸는 게이트 전극층;
    인접한 반도체 배선들, 상기 게이트 전극층, 및 상기 소스/드레인 에피택셜층에 의해 규정된 공간들 내에 각각 배치된 제1 절연 스페이서들;
    상기 공간들 내에서 상기 제1 절연 스페이서들 상에 배치된 제2 절연 스페이서들로서, 상기 제2 절연 스페이서들은 상기 제1 절연 스페이서들과는 상이한 것인, 상기 제2 절연 스페이서들; 및
    상기 공간들 내에 각각 배치된 에어 갭들
    을 포함하고,
    상기 에어 갭들 각각은 적어도 상기 소스/드레인 에피택셜층과 상기 제2 절연 스페이서들에 의해 규정된 것인 반도체 디바이스.
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