DE102020119428A1 - Gate-all-around-vorrichtungen mit optimierten gateabstandhaltern und gate-ende-dielektrikum - Google Patents

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Abstract

Eine Struktur weist auf: ein Substrat, eine Isolationsstruktur über dem Substrat, eine Finne, die sich von dem Substrat und der Isolationsstruktur benachbart erstreckt, zwei Source/Drain-Merkmale (S/D-Merkmale) über der Finne, Kanalschichten, die über dem Substrat aufgehängt sind und die S/D-Merkmale verbinden, eine erste Gate-Struktur, die jede der Kanalschichten in dem Stapel umgibt, zwei äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der ersten Gate-Struktur, welche an äußeren Oberflächen des Stapels sind, angeordnet sind, innere Abstandhalter, die zwischen den S/D-Merkmalen und den Kanalschichten angeordnet sind, und ein Gate-Ende-Dielektrikummerkmal über der Isolationsstruktur und in direktem Kontakt mit einem Ende der Gate-Struktur. Das Gate-Ende-Dielektrikummerkmal enthält ein erstes Material mit einer Dielektrizitätskonstante, die höher als Dielektrizitätskonstanten von in den äußeren Abstandhaltern und den inneren Abstandhaltern enthaltenen Materialien ist.

Description

  • PRIORITÄT
  • Dies beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/002186 , eingereicht am 30. März 2020, die durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Die Elektronikindustrie erlebt eine ständig wachsende Nachfrage nach kleineren und schnelleren elektronischen Bauteilen, die zugleich in der Lage sind, eine größere Anzahl von immer komplexeren und anspruchsvolleren Funktionen zu unterstützen. Um dieser Nachfrage gerecht zu werden, gibt es in der Branche für integrierte Schaltungen (ICs) einen anhaltenden Trend hin zur Herstellung kostengünstiger, leistungsstarker und energiesparender ICs. Bisher wurden diese Ziele zu einem großen Teil durch Reduzieren der IC-Abmessungen (z.B. der minimalen Größe von IC-Merkmalen) erreicht, wodurch die Fertigungseffizienz verbessert und die damit verbundenen Kosten gesenkt werden konnten. Durch eine derartige Skalierung hat jedoch auch die Komplexität der IC-Herstellungsprozesse zugenommen. Daher erfordert die Realisierung weiterer Fortschritte bei IC-Bauteilen und deren Leistungsstärke ähnliche Fortschritte bei IC-Herstellungsprozessen und -technologien.
  • In letzter Zeit wurden Multi-Gate-Vorrichtungen eingeführt, um die Gate-Steuerung zu verbessern. Es wurde beobachtet, dass Multi-Gate-Vorrichtungen die Gate-Kanal-Kopplung erhöhen, den Strom im AUS-Zustand reduzieren und/oder Kurzkanaleffekte (SCEs) verringern. Eine derartige Multi-Gate-Vorrichtung ist die Gate-All-Around-Vorrichtung (GAA-Vorrichtung), die eine Gate-Struktur aufweist, welche sich um einen Kanalbereich herum erstreckt, um auf mehreren Seiten Zugang zum Kanalbereich zu ermöglichen. GAA-Vorrichtungen ermöglichen aggressives Verkleinern von IC-Technologien, Beibehalten der Gate-Steuerung und Abschwächen von SCEs, während sie sich nahtlos in herkömmliche IC-Fertigungsprozesse integrieren lassen. Angesichts der immer kleiner werdenden Größe von GAA-Vorrichtungen ist es bei der Herstellung einer GAA-Vorrichtung zu Schwierigkeiten gekommen. Zu diesen Schwierigkeiten gehören unter anderem Kurzschlüsse zwischen Source/Drain-Kontakt und Gates und zwischen benachbarten Gate-Enden aufgrund unzureichender Gate-Isolierung, Probleme in Bezug auf die langfristige Zuverlässigkeit im Zusammenhang mit der Metalldiffusion von Metall-Gates und Source/Drain-Kontakten sowie erhöhte Streukapazität zwischen Gates und Source/Drain. Dementsprechend sind die vorhandenen GAA-Vorrichtungen und Verfahren zu deren Herstellung, wenngleich sie im Allgemeinen für ihre beabsichtigten Zwecke ausreichen, nicht in jederlei Hinsicht völlig zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabgetreu dargestellt sind und lediglich Veranschaulichungszwecken dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine Draufsicht eines Layouts einer GAA-Vorrichtung, abschnittsweise, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2, 3, 4 und 5 sind schematische Querschnittansichten der GAA-Vorrichtung in 1, abschnittsweise, gemäß der „Schnitt-1“-Linie, der „Schnitt-2“-Linie, der „Schnitt-3“-Linie bzw. der „Schnitt-4“-Linie in 1, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 1, abschnittsweise, entlang der „Schnitt-5“-Linie in 1, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 1, abschnittsweise, gemäß der „Schnitt-5“-Linie in 1, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 8 ist eine Draufsicht eines Layouts einer GAA-Vorrichtung, abschnittsweise, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 9 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 8, abschnittsweise, entlang der „Schnitt-9“-Linie in 8, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10 ist eine Draufsicht eines Layouts einer GAA-Vorrichtung, abschnittsweise, gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 11, 12, 13, 14 sind schematische Querschnittansichten der GAA-Vorrichtung in 1, abschnittsweise, entlang der „Schnitt-io“-Linie, der „Schnitt-n“-Linie, der „Schnitt-12“-Linie bzw. der „Schnitt-13“-Linie in 10, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 15 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 10, abschnittsweise, entlang der „Schnitt-14“-Linie in 1, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 10, abschnittsweise, entlang der „Schnitt-14“-Linie in 1, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 17A, 17B und 17C sind Flussdiagramme eines Verfahrens zum Herstellen einer GAA-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 18,19, 20, 21A, 21B, 22B, 22C, 238, 23C, 248, 24C, 25B, 25C, 26B, 26C, 27B, 27C, 28B, 28C, 29B, 29C, 30B, 30C sind fragmentarische schematische Querschnittansichten einer GAA-Vorrichtung, abschnittsweise, in verschiedenen Fertigungsstadien (wie etwa den mit dem Verfahren in 17A-17C in Zusammenhang stehenden) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A und 30A sind fragmentarische schematische Draufsichten einer GAA-Vorrichtung, abschnittsweise, in verschiedenen Fertigungsstadien (wie etwa den mit dem Verfahren in 17A-17C in Zusammenhang stehenden) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 31 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer GAA-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 32A, 32B, 32C, 32D, 32E und 32E-1 sind fragmentarische schematische Querschnittansichten einer GAA-Vorrichtung, abschnittsweise, in verschiedenen Fertigungsstadien (wie etwa den mit dem Verfahren in 31 in Zusammenhang stehenden) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgesehenen Gegenstands bereit. Konkrete Beispiele für Bauteile und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich lediglich um Beispiele, die nicht als einschränkend anzusehen sind. Beispielsweise kann in der nachfolgenden Beschreibung die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, derart, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Verständlichkeit und schreibt nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können in diesem Dokument räumlich relative Begriffe wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie sie in den Figuren dargestellt ist, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb mit einschließen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die in diesem Dokument verwendeten räumlich relativen Bezeichnungen können desgleichen dementsprechend ausgelegt werden. Ferner noch umschließt gemäß den Kenntnissen von Fachkundigen bezüglich der in diesem Dokument offenbarten Technologie, wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „annähernd“ und dergleichen beschrieben wird, der Begriff Zahlen, die innerhalb bestimmter Schwankungen (beispielsweise +/- 10% oder anderen Schwankungen) der beschriebenen Zahl liegen, sofern nicht anderes angegeben wird. Beispielsweise kann der Begriff „etwa 5 nm“ den Größenbereich von 4,5 nm bis 5,5 nm, 4,0 nm bis 5,0 nm usw. umschließen.
  • Diese Anmeldung betrifft einen Halbleiterfertigungsprozess und seine Struktur und insbesondere Gate-All-Around-Vorrichtungen (GAA-Vorrichtungen) wie etwa vertikal gestapelte Gate-All-Around-Horizontalnanodraht-MOSFET-Vorrichtungen oder Gate-All-Around-nanoplättchen-MOSFET-Vorrichtungen mit äußerst schmalem zylindrischem oder blattförmigem Kanalkörper. GAA-Vorrichtungen sind aufgrund guter Gate-Steuerbarkeit, geringeren Leckstroms, Verkleinerbarkeit und voller Kompatibilität mit dem FinFET-Vorrichtungslayout vielversprechend, um CMOS zur nächsten Stufe der geplanten Weiterentwicklung zu bringen. Zu den allgemeinen Zwecken der vorliegenden Offenbarung gehört Bereitstellen neuer Gate-Abstandhalter-Bauformen in Kombination mit dielektrischen Finnen (oder dielektrischen Leitungen) für eine selbstjustierende Kontaktanordnung. Dies reduziert auf vorteilhafte Weise die Gefahr von Kurzschlüssen bei weiter zunehmender Vorrichtungsdichte. Was das Gate-Seitenwanddielektrikum betrifft, so sieht die vorliegende Offenbarung eine hochgradig zuverlässige Gate-Ende-Dielektrikumanordnung zwischen dem Gate-Ende und dem Gate-Ende sowie eine Mehrfach-Abstandhalter-Anordnung für Gate-Seitenwände, um Streukapazität zu reduzieren und die Gate-Isolation zu erhöhen, vor.
  • 2-7 sind fragmentarische schematische Ansichten einer GAA-Vorrichtung 200, abschnittsweise, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Insbesondere ist 2 eine Draufsicht der Vorrichtung 200 in einer X-Y-Ebene; 2, 3, 4, 5 sind schematische Querschnittansichten der GAA-Vorrichtung in 1, abschnittsweise, entlang der „Schnitt-1“-Linie, der „Schnitt-2“-Linie, der „Schnitt-3“-Linie bzw. der „Schnitt-4“-Linie in 1, gemäß einigen Ausführungsformen der vorliegenden Ausführungsform; 6 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 1, abschnittsweise, entlang der „Schnitt-5“-Linie in 1, gemäß einer Ausführungsform der vorliegenden Offenbarung; 7 ist eine schematische Querschnittansicht der GAA-Vorrichtung in 1, abschnittsweise, entlang der „Schnitt-5“-Linie in 1, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Bei manchen Ausführungsformen kann die Vorrichtung 200 in einem Mikroprozessor, einem Speicher und/oder einem anderen IC-Bauteil enthalten sein. Bei manchen Ausführungsformen ist die Vorrichtung 200 ein Abschnitt eines IC-Chips, eines System-on-Chip (SoC) oder eines Abschnitts davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFET, Nanoplättchen-FETs, Nanodraht-FETs, andere Arten von Multi-Gate-FETs, Metalloxidhalbleiterfeldeffekttransitoren (MOSFETs), Komplementärmetalloxidhalbleitertransistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), lateral diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, Speichervorrichtungen, andere geeignete Komponenten oder Kombinationen daraus aufweist. 2 bis 7 wurden der Übersichtlichkeit halber vereinfacht, um die Erfindungsgedanken der vorliegenden Offenbarung besser zu verstehen. In der Vorrichtung 200 können zusätzliche Merkmale hinzugefügt werden, und manche der nachstehend beschriebenen Merkmale können bei anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder entfernt werden.
  • Nunmehr auf 1 Bezug nehmend weist die Vorrichtung 200 mehrere Standardzellen (STD-Zellen) auf, wobei jede Standardzelle mehrere Transistoren aufweist. Die Standardzellen sind durch dielektrische Gates 420 und Gate-Ende-Dielektrikummerkmale 404 voneinander getrennt und isoliert. Mit anderen Worten sind die dielektrischen Gates 402 und die Gate-Ende-Dielektrikummerkmale 404 entlang der Grenze der STD-Zellen angeordnet. Die Transistoren werden durch Gate-Stapel 240 (die der Länge nach entlang der „x“-Richtung ausgerichtet sind) gebildet (oder weisen diese auf), die über aktiven Bereichen 204B und 204A (die der Länge nach entlang der „y“-Richtung ausgerichtet sind) angeordnet sind. Die Vorrichtung 200 weist auch Gate-Seitenwand-Abstandhalter 247 auf, die entlang den Seitenwänden der Gate-Stapel 240 entlang der „x“-Richtung angeordnet sind.
  • Auf 2 und 3 Bezug nehmend weist die Vorrichtung 200 ein Substrat 202 auf, über dem die verschiedenen Merkmale einschließlich der Gate-Stacks 240 und der aktiven Bereiche 204A und 204B ausgebildet sind. Bei der dargestellten Ausführungsform enthält das Substrat 202 Silizium, beispielsweise einen Silizium-Wafer. Alternativ oder zusätzlich dazu enthält das Substrat 202 einen anderen elementaren Halbleiter wie etwa Germanium; einen Verbindungshalbleiter wie etwa Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie etwa Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus. Alternativ dazu ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat wie etwa ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Halbleiter-auf-Isolator-Substrate können mittels Trennung durch Implantation von Sauerstoff (SIMOX), Wafer-Bonding und/oder anderer geeigneter Verfahren hergestellt werden. Das Substrat 202 kann je nach den Designanforderungen der Vorrichtung 200 verschiedene dotierte Bereiche aufweisen.
  • Bei der vorliegenden Ausführungsform sind die aktiven Bereiche 204A p-dotierte Bereiche (in der Folge als p-Wanne bezeichnet), welche für n-GAA-Transistoren ausgebildet werden können, und die aktiven Bereiche 204B sind n-dotierte Bereiche (in der Folge als n-Wanne bezeichnet), welche für p-GAA-Transistoren ausgebildet werden können. N-dotierte Bereiche, beispielsweise die n-Wanne 204B, sind mit n-Dotierstoffen wie etwa Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen daraus dotiert. P-dotierte Bereiche, beispielsweise die p-Wanne 204A, sind mit p-Dotierstoffen wie etwa Bor, Indium, einem anderen p-Dotierstoff oder Kombinationen daraus dotiert. Bei manchen Implementierungen umfasst das Substrat 202 dotierte Bereiche, die mit einer Kombination aus p-Dotierstoffen und n-Dotierstoffen ausgebildet sind. Die verschiedenen dotierten Bereiche können direkt auf und/oder in dem Substrat 202 ausgebildet sein, wobei beispielweise eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhabene Struktur oder Kombinationen daraus geschaffen werden. Ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder andere geeignete Dotierprozesse können durchgeführt werden, um die verschiedenen dotierten Bereiche auszubilden.
  • Wie in 3 und 4 dargestellt ist, weist die Vorrichtung 200 ferner Finnen 205A und 205B auf, die über den dotierten Bereichen 204A bzw. 204B angeordnet sind. Bei manchen Ausführungsformen werden die Finnen 205A und 205B durch Strukturieren oberer Abschnitte der dotierten Bereiche 204A bzw. 204B in Form von Finnen ausgebildet. Die Finnen 205A und 205B können mittels eines beliebigen geeigneten Verfahrens strukturiert werden. Beispielsweise können die Finnen 205A und 205B mittels eines oder mehrerer Fotolithografieprozesse, einschließlich Doppelstrukturierungs- oder Multistrukturierungsprozessen, strukturiert werden.
  • Wie in 3 und 4 dargestellt ist, weist die Vorrichtung 200 ferner ein Isolationsmerkmal 230 über dem Substrat 202 auf, welches die Finnen 205A und 205B voneinander isoliert. Die Isolationsmerkmale 230 können Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Isolationsmaterialien (beispielsweise umfassend Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder einen anderen geeigneten Isolationsbestandteil) oder Kombinationen daraus enthalten. Die Isolationsmerkmale 230 können verschiedene Strukturen aufweisen, beispielsweise Flachgrabenisolationsstrukturen (STI-Strukturen), Tiefgrabenisolationsstrukturen (DTI-Strukturen) und/oder Lokaloxidation-von-Silizium-Strukturen (LOCOS-Strukturen). Beispielsweise können die Isolationsmerkmale 230 STI-Merkmale aufweisen, welche die Finnen 205A und 205B von anderen aktiven Vorrichtungsbereichen (wie etwa Finnen) und/oder passiven Vorrichtungsbereichen abgrenzen und elektrisch isolieren. Bei manchen Ausführungsformen weisen STI-Merkmale eine Mehrschichtenstruktur auf, welche die Gräben füllt, wie etwa eine Siliziumnitrid enthaltende Schicht, die über einer thermisches Oxid enthaltenden Liner-Schicht angeordnet ist. Bei einem anderen Beispiel weisen STI-Merkmale eine dielektrische Schicht auf, die über einer dotierten Liner-Schicht (beispielsweise enthaltend Borsilikatglas (BSG) oder Phosphorsilikatglass (PSG)) angeordnet ist. Bei noch einem anderen Beispiel weisen STI-Merkmale eine Massivdielektrikumschicht auf, die über einer Liner-Dielektrikumschicht angeordnet ist, wobei die Massivdielektrikumschicht und die Liner-Dielektrikumschicht von Designanforderungen abhängige Materialien aufweisen.
  • Wie in 2 und 4 dargestellt ist, weist die Vorrichtung 200 ferner n-dotierte Source/Drain-Merkmale 260A, die über den p-dotierten Bereichen 204A und den Finnen 205A angeordnet sind, zum Ausbilden eines NMOSFET sowie p-dotierte Source/Drain-Merkmale 260B, die über den n-dotierten Bereichen 204B und den Finnen 205B angeordnet sind, zum Ausbilden eines PMOSFET auf. Die Source/Drain-Merkmale 260A und 260B können durch epitaktisches Wachstum ausgebildet werden. Beispielsweise wird ein Halbleitermaterial von Abschnitten des Substrats 202, der Finnen 205A/B und den Halbleiterschichten 215 epitaktisch aufgewachsen und bildet epitaktische Source/Drain-Merkmale 260A und 260B aus. Ein Epitaxieprozess kann sich CVD-Abscheidungsmethoden (beispielsweise VPE und/oder UHV-CVD), Molekularstrahlepitaxie, anderer geeigneter epitaktischer Wachstumsprozesse oder Kombinationen daraus bedienen. Der Epitaxieprozess kann sich gasförmiger und/oder flüssiger Präkursoren bedienen, die mit der Zusammensetzung des Substrats 202 und/oder der Halbleiterfinnen 205A/B zusammenwirken. Bei manchen Ausführungsformen können die epitaktischen Source/Drain-Merkmale 260A Silizium enthalten und mit Kohlenstoff, Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen daraus dotiert sein (beispielsweise Ausbildung von epitaktischen Si:C-Source/Drain-Merkmalen, epitaktischen Si:P-Source/Drain-Merkmalen oder epitaktischen Si:C:P-Source/Drain-Merkmalen). Bei manchen Ausführungsformen können die epitaktischen Source/Drain-Merkmale 260B Siliziumgermanium oder Germanium enthalten und mit Bor, einem anderen p-Dotierstoff oder Kombinationen daraus dotiert sein (beispielsweise Ausbildung von epitaktischen Si:Ge:B-Source/Drain-Merkmalen). Bei manchen Ausführungsformen weisen die epitaktischen Source/Drain-Merkmale 260A und/oder 260B mehr als eine epitaktische Halbleiterschicht auf, wobei die epitaktischen Halbleiterschichten dieselben oder verschiedene Materialien und/oder Dotierstoffkonzentrationen aufweisen können. Bei manchen Ausführungsformen weisen die epitaktischen Source/Drain-Merkmale 260A, 260B Materialien und/oder Dotierstoffe, welche eine gewünschte Zugspannung und/oder Druckspannung in entsprechenden Kanalbereichen der GAA-Transistoren erreichen. Bei manchen Ausführungsformen werden die epitaktischen Source/Drain-Merkmale 260A, 260B während der Abscheidung durch Zugeben von Verunreinigungen zu einem Ausgangsmaterial des Epitaxieprozesses (d.h. in situ) dotiert. Bei manchen Ausführungsformen werden die epitaktischen Source/Drain-Merkmale 260A, 260B mittels eines auf einen Abscheidungsprozess folgenden Ionenimplantationsprozesses dotiert. Bei manchen Ausführungsformen werden Temperprozesse (z.B. schnelles thermisches Tempern (RTA) und/oder Lasertempern) durchgeführt, um Dotierstoffe in epitaktischen Source/Drain-Merkmalen 260A, 260B und/oder anderen Source/Drain-Bereichen (beispielsweise stark dotierten Source/Drain-Bereichen und/oder leicht dotierten Source/Drain-Bereichen (LDD-Bereichen)) zu aktivieren. Bei manchen Ausführungsformen werden epitaktische Source/Drain-Merkmale 260A, 260B in getrennten Verarbeitungsabfolgen ausgebildet, welche beispielsweise Maskieren von p-GAA-Transistorbereichen beim Ausbilden von epitaktischen Source/Drain-Merkmalen 260A in n-GAA-Transistorbereichen und Maskieren von n-GAA-Transistorbereichen beim Ausbilden von epitaktischen Source/Drain-Merkmalen 260B in p-GAA-Transistorbereichen umfassen.
  • Wie in 2 und 3 dargestellt ist, weist die Vorrichtung 200 ferner einen Stapel aus Halbleiterschichten 215, die zwischen jedem Paar aus den Source/Drain-Merkmalen 260A aufgehängt sind, und einen anderen Stapel aus Halbleiterschichten 215, die zwischen jedem Paar aus den Source/Drain-Merkmalen 260B aufgehängt sind, auf. Die Stapel aus Halbleiterschichten 215 dienen als Transistorkanäle für die GAA-Vorrichtungen. Dementsprechend werden die Halbleiterschichten 215 auch als Kanalschichten 215 bezeichnet. Die Kanalschichten 215 können einkristallines Silizium enthalten. Alternativ dazu können die Kanalschichten 215 Germanium, Siliziumgermanium oder (ein) andere(s) geeignete(s) Halbleitermaterial(ien) enthalten. Anfangs werden die Kanalschichten 215 als Teil eines Halbleiterschichtenstapels ausgebildet, der die Kanalschichten 215 und andere Halbleiterschichten aus einem anderen Material aufweist. Als Teil des Prozesses zum Ausbilden der Finnen 205A und 205B wird der Halbleiterschichtenstapel auch zu Finnen strukturiert, die oberhalb des Substrats 202 vorstehen. Während eines Gate-Ersetzungsprozesses wird der Halbleiterschichtenstapel selektiv geätzt, um die anderen Halbleiterschichten zu entfernen, wodurch die Kanalschichten 215 über dem Substrat 202 und zwischen den jeweiligen Source/Drain-Merkmalen 260A, 260B aufgehängt zurückbleiben. Dies wird auch als „Channel Release“-Prozess bezeichnet.
  • Wie in 3 dargestellt ist, sind die Kanalschichten 215 für NMOSFET GAA durch einen Abstand S1 entlang der z-Richtung voneinander getrennt, und die Kanalschichten 215 für PMOSFET GAA sind durch einen Abstand S2 entlang der z-Richtung voneinander getrennt. Bei der dargestellten Ausführungsform ist der Abstand S1 etwa gleich S2, wenngleich die vorliegende Offenbarung Ausführungsformen in Erwägung zieht, bei denen der Abstand S1 von dem Abstand S2 verschieden ist. Ferner weisen die Kanalschichten 215 für NMOSFET GAA eine Breite W1 entlang der „x“-Richtung und eine Dicke „Ti“ entlang der „z“-Richtung auf, und die Kanalschichten 215 für PMOSFET GAA weisen eine Breite W2 entlang der „x“-Richtung und eine Dicke „T2“ entlang der „z“-Richtung auf. Bei der dargestellten Ausführungsform ist die Dicke T1 etwa gleich der Dicke T2, wenngleich die vorliegende Offenbarung Ausführungsformen in Erwägung zieht, bei denen die Dicke T1 von der Dicke T2 verschieden ist. Bei einer Ausführungsform ist die Breite W1 etwa gleich der Breite W2. Bei einer anderen Ausführungsform ist die Breite W2 größer als die Breite Wi, um die Leistung der PMOS-Vorrichtung für ausbalancierte CMOS-Designs zu steigern. Beispielsweise kann ein Verhältnis von Breite W2 zu Breite W1 in einem Bereich von 1,05 bis 2 liegen, wenngleich die vorliegende Offenbarung Ausführungsformen in Erwägung zieht, bei denen die Breite W1 und die Breite W2 andere Ausgestaltungen aufweisen, unter anderem, dass W1 größer als W2 ist. Bei manchen Ausführungsformen ist die Breite W1 und/oder die Breite W2 etwa 4 nm bis etwa 10 nm. Bei manchen Ausführungsformen weist jede Kanalschicht 215 Abmessungen im Nanometerbereich auf und kann als „Nanodraht“ bezeichnet werden, was sich im Allgemeinen auf eine Kanalschicht bezieht, die auf eine Weise aufgehängt ist, welche einem Metall-Gate ermöglicht, mindestens zwei Seiten der Kanalschicht physisch zu kontaktieren, und in GAA-Transistoren dem Metall-Gate ermöglicht, mindestens vier Seiten der Kanalschicht physisch zu kontaktieren (d.h. die Kanalschicht zu umgeben). Bei derartigen Ausführungsformen kann ein vertikaler Stapel aus aufgehängten Kanalschichten als Nanostruktur bezeichnet werden. Bei manchen Ausführungsformen können die Kanalschichten 215 zylinderförmig (z.B. Nanodraht), rechteckförmig (z.B. Nanostab), blattförmig (z.B. Nanoplättchen) usw. sein oder andere geeignete Formen aufweisen. Bei der vorliegenden Offenbarung ist der Zweckmäßigkeit der Erörterung halber die oberste Kanalschicht 215 mit 215a gekennzeichnet, während andere Kanalschichten 215 mit 215b gekennzeichnet sind.
  • Wie in 1, 2 und 3 dargestellt ist, weisen die Gate-Stapel 240 eine Gate-Dielektrikumschicht 282 und eine Gate-Elektrodenschicht 350 auf. Der Gate-Stapel 240 für ein PMOSFET GAA ist zwischen einem Paar von Source/Drain-Merkmalen 260B vom p-Typ angeordnet, und der Gate-Stapel 240 für ein NMOSFET GAA ist zwischen einem Paar von Source/Drain-Merkmalen 260A vom n-Typ angeordnet. Manche Gate-Stapel 240 können ein PMOSFET GAA und ein NMOSFET GAA verbinden (oder überspannen). Die Gate-Dielektrikumschicht 282 umgibt jede der Halbleiterschichten 215. Die Gate-Dielektrikumschicht 282 kann ein dielektrisches Material mit hohem k-Wert wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes Material mit hohem k-Wert oder Kombinationen daraus enthalten. Dielektrisches Material mit hohem k-Wert bezieht sich im Allgemeinen auf dielektrische Materialien mit einer hohen Dielektrizitätskonstante, beispielsweise mit einer, die größer als die von Siliziumoxid (k ≈ 3,9) ist. Die Gate-Dielektrikumschicht 282 kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD) und/oder andere geeignete Verfahren ausgebildet werden. Bei manchen Ausführungsformen weist der Gate-Stapel 240 ferner eine Grenzflächenschicht zwischen der Gate-Dielektrikumschicht 282 und den Kanalschichten 215 auf. Die Grenzflächenschicht kann Siliziumdioxid, Siliziumoxynitrid oder andere geeignete Materialien enthalten. Bei manchen Ausführungsformen weist die Gate-Elektrodenschicht 350 eine n-Austrittsarbeitsschicht für eine NMOSFET GAA-Vorrichtung oder eine p-Austrittsarbeitsschicht für eine PMOSFET GAA-Vorrichtung auf und weist ferner eine Metallfüllschicht auf. Beispielsweise kann eine n-Austrittsarbeitsschicht ein Metall mit ausreichend niedriger effektiver Austrittsarbeit wie etwa Titan, Aluminium, Tantalkarbid, Tantalkarbidnitrid, Tantalsiliziumnitrid oder Kombinationen daraus enthalten. Beispielsweise kann eine Metallfüllschicht Aluminium, Wolfram, Kobalt, Kupfer und/oder andere geeignete Materialien enthalten. Die Gate-Elektrodenschicht 350 kann durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet werden. Da der Gate-Stapel 240 eine Dielektrikumschicht mit hohem k-Wert und (eine) Metallschicht(en) aufweist, wird er auch als Metall-Gate mit hohem k-Wert bezeichnet.
  • Wie in 1 und 2 dargestellt ist, weist die Vorrichtung 200 Gate-Abstandhalter 247 an Seitenwänden des Gate-Stapels 240 und über der oberen Kanalschicht 215a auf und weist ferner Gate-Abstandhalter 255 an Seitenwänden des Gate-Stapels 240 und unter der oberen Kanalschicht 215a auf. Bei der vorliegenden Offenbarung werden die Gate-Abstandhalter 247 auch als äußere Abstandhalter 247 oder obere Abstandhalter 247 bezeichnet, und die Gate-Abstandhalter 255 werden auch als innere Abstandhalter 255 bezeichnet. Die inneren Abstandhalter 255 sind seitlich zwischen den Source/Drain-Merkmalen 260A (oder 260B) und den Gate-Stapeln 240 und vertikal zwischen den Kanalschichten 215 angeordnet. Bei der vorliegenden Ausführungsform weist die Vorrichtung 200 ferner leicht dotierte Source/Drain-Bereiche (LDD-Bereiche) 262 auf, die zwischen jeder Kanalschicht 215 und den S/D-Merkmalen (oder stark dotierten S/D) 260A/B sind. Die LDD-Bereiche 262 zwischen den Kanalschichten 215b und den S/D-Merkmalen 260AjB sind von inneren Abstandhaltern 255 umgeben, und die LDD-Bereiche 262 zwischen der Kanalschicht 215a und den S/D-Merkmalen 260AjB sind sowohl von dem inneren Abstandhalter 255 als auch von dem oberen Abstandhalter 247 umgeben. Die LDD-Bereiche 262 verhelfen der GAA-Vorrichtung 200 zu einer weiteren Steigerung der Vorrichtungsleistung (beispielsweise Kurzkanalsteuerung). Bei einer Ausführungsform sind die Materialien für die inneren Abstandhalter 255 und die oberen Abstandhalter 247 verschieden. Die Vorrichtung 200 weist ferner Dummy-Dielektrikum-Gates (oder Isolations-Gates) 402 auf, die der Länge nach parallel zu den Gate-Stapeln 240 ausgerichtet sind. Die Dielektrikum-Gates 402 isolieren benachbarte STD-Zellen entlang der „x“-Richtung. Die oberen Abstandhalter 247 sind ebenfalls über Seitenwänden der Dielektrikum-Gates 402 angeordnet.
  • Wie in 1 und 3 dargestellt ist, weist die Vorrichtung 200 ferner Gate-Ende-Dielektrikummerkmale 404 auf, die zwischen einem Ende eines Gate-Stapels 240 und einem Ende eines anderen Gate-Stapels 240, zwischen einem Ende eines Gate-Stapels 240 und einem Ende eines Dielektrikum-Gates 402 sowie zwischen einem Ende eines Dielektrikum-Gates 402 und einem Ende eines anderen Dielektrikum-Gates 402 angeordnet sind. Die Gate-Ende-Dielektrikummerkmale 404 trennen auch die oberen Abstandhalter 247 entlang der „x“-Richtung. Die oberen Abstandhalter 247, die inneren Abstandhalter 255, die Dielektrikum-Gates 402 und die Gate-Ende-Dielektrikummerkmale 404 sehen gemeinsam Isolationsfunktionen vor - welche die Gate-Stapel 240 voneinander und von nahe liegenden Leitern, einschließlich den Source/Drain-Merkmalen 260A und 260B und den Source/Drain-Kontakten 406 (2), isolieren. Mit zunehmender Bauteilintegration wird eine derartige Isolation zusehends erstrebenswerter. Die Materialien für die oberen Abstandhalter 247, die inneren Abstandhalter 255, die Dielektrikum-Gates 402 und die Gate-Ende-Dielektrikummerkmale 404 werden derart gewählt, dass sie bei kleinen Abmessungen (Dicken) hervorragende Isolation ermöglichen. Ferner werden die Materialien für die oberen Abstandhalter 247, die inneren Abstandhalter 255, die Dielektrikum-Gates 402 und die Gate-Ende-Dielektrikummerkmale 404 derart gewählt, dass sie geringe Streukapazität (oder Koppelkapazität) ermöglichen, um Hochgeschwindigkeitsleistungsanforderungen zu entsprechen.
  • Bei einer Ausführungsform sind die Materialien für die oberen Abstandhalter 247, die inneren Abstandhalter 255 und die Gate-Ende-Dielektrikummerkmale 404 voneinander verschieden, und von den Dreien weisen die Gate-Ende-Dielektrikummerkmale 404 die höchste Dielektrizitätskonstante auf. Bei einer Ausführungsform weisen die Gate-Ende-Dielektrikummerkmale 404 ein Material mit hohem k-Wert auf, beispielsweise ausgewählt aus einer Gruppe bestehend aus Si3N4, stickstoffhaltigem Oxid, kohlenstoffhaltigem Oxid, dielektrischem Metalloxid wie etwa HfO2,HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), einem anderen geeigneten dielektrischen Material mit hohem k-Wert oder aus Kombinationen daraus. Bei einer weiteren Ausführungsform weisen die inneren Abstandhalter 255 eine höhere effektive Dielektrizitätskonstante als die oberen Abstandhalter 247 auf. Beispielsweise können die inneren Abstandhalter 255 ein Material enthälten, das aus einer Gruppe ausgewählt ist, welche SiO2, Si3N4, SiON, SiOC, SiOCN, dielektrisches Material auf Nitridbasis, einen Luftspalt oder eine Kombination daraus umfasst; und die oberen Abstandhalter 247 können ein Material enthalten, das aus einer Gruppe ausgewählt ist, welche SiO2, Si3N4, kohlenstoffdotiertes Oxid, stickstoffdotiertes Oxid, poröses Oxid, einen Luftspalt oder eine Kombination daraus umfasst. Die dielektrischen Gates (oder Isolations-Gates) 402 können ein dielektrisches Material wie etwa SiO2, SiON, Si3N4, ein Dielektrikum mit hohem k-Wert oder eine Kombination daraus enthalten. Beispielhafte Prozesse zum Ausbilden der dielektrischen Gates 402 werden in den US-Patenten US 9,613,953 , US 9,805,985 und US 9,793,273 offenbart, die demselben Anmelder wie die vorliegende Anmeldung zugeordnet sind und welche durch Bezugnahme in dieses Dokument aufgenommen werden.
  • Wie in 2 und 3 dargestellt ist, weist die Vorrichtung 200 ferner eine Gate-Oberseite-Dielektrikumschicht 408 auf, die über jedem der Gate-Stapel 240 und der dielektrischen Gates 402 angeordnet ist. Bei einer Ausführungsform ist die Dicke der Gate-Oberseite-Dielektrikumschicht 408 in einem Bereich von etwa 2 nm bis etwa 60 nm. Die Gate-Oberseite-Dielektrikumschicht 408 kann ein Material enthalten, das aus der Gruppe ausgewählt wird, welche Siliziumoxid, SiOC, SiON, SiOCN, Dielektrikum auf Nitridbasis, dielektrisches Metalloxid wie etwa Hf-Oxid (HfO2), Ta-Oxid (Ta2O5), Ti-Oxid (TiO2), Zr-Oxid (ZrO2), Al-Oxid (Al2O3), Y-Oxid (Y2O3) oder eine Kombination daraus umfasst. Die Gate-Oberseite-Dielektrikumschicht 408 kann durch Vertiefen der Gate-Stapel 240, der dielektrischen Gates 402 und der oberen Abstandhalter 247, um Gräben auszubilden, Füllen der Gräben mit einem oder mehreren dielektrischen Materialien und Durchführen eines CMP-Prozesses, um überschüssige dielektrische Materialien zu entfernen, ausgebildet werden.
  • Wie in 2 und 4 dargestellt ist, weist die Vorrichtung 200 ferner Silizid-Merkmale 261 über den Source/Drain-Merkmalen 260A und 260B sowie Source/Drain-Kontakte 406 über den Silizid-Merkmalen 261 auf. Die Silizid-Merkmale 261 können durch Abscheiden eines oder mehrerer Metalle über den S/D-Merkmalen 260A/B, Durchführen eines Temperprozesses an der Vorrichtung 200, um eine Reaktion zwischen dem einen oder den mehreren Metallen und den S/D-Merkmalen 260A/B zu bewirken, um die Silizid-Merkmale 261 herzustellen, und Entfernen nicht reagierter Abschnitte des einen oder der mehreren Metalle ausgebildet werden. Die Silizid-Merkmale 261 können Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickel-Platin-Silizid (NiPtSi), Nickel-Platin-Germanium-Silizid (NiPtGeSi), Nickel-Germanium-Silizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Kobaltsilizid (CoSi) oder andere geeignete Verbindungen enthalten. Bei einer Ausführungsform können die S/D-Kontakte 406 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht dient dazu, Metallmaterialien der Metallfüllschicht daran zu hindern, in die dielektrischen Schichten, die den S/D-Kontakten 406 benachbart sind, zu diffundieren. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie etwa Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen daraus enthalten und kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse ausgebildet werden. Die Metallfüllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle enthalten und kann durch CVD, PVD, ALD, Plattieren oder andere geeignete Prozesse ausgebildet werden. Bei manchen Ausführungsformen wird die leitfähige Sperrschicht in den S/D-Kontakten 406 weggelassen.
  • Bei einer Ausführungsform werden die Silizid-Merkmale 261 und die Source/Drain-Kontakte 406 durch Ätzen von S/D-Kontaktlöchern mittels eines selbstjustierenden Ätzprozesses und dann Durchführen des oben offenbarten Abscheidens, Temperns und oder anderer Prozesse in den Kontaktlöchern, um die Silizid-Merkmale 261 und die Source/Drain-Kontakte 406 auszubilden, ausgebildet. Der selbstjustierende Ätzprozess verwendet die Gate-Oberseite-Dielektrikumschicht 408, die oberen Abstandhalter 247 und/oder die Gate-Ende-Dielektrikummerkmale 404 als Ätzmaske. Beispielhafte Verfahren zum Ausbilden von selbstjustierenden Source/Drain-Kontakten sind in den US-Patenten US 7,026,689 und US 7,419,898 offenbart, welche demselben Anmelder wie die vorliegende Anmeldung zugeordnet sind und welche durch Bezugnahme in dieses Dokument aufgenommen werden.
  • 5 zeigt ein Beispiel, wo die Source/Drain-Kontakte 406 in einem Raum ausgebildet sind, der mit Seitenwänden der Gate-Oberseite-Dielektrikumschicht 408 und der oberen Abstandhalter 247 selbstjustiert ist. 6 und 7 zeigen Beispiele, wo die Source/Drain-Kontakte 406 in einem Raum ausgebildet sind, der mit Seitenwänden der Gate-Ende-Dielektrikummerkmale 404 selbstjustiert ist. Der selbstjustierende Ätzprozess bringt ein Ätzmittel auf, welches derart abgestimmt ist, dass es eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 270 (unten besprochen) mit keinem (oder minimalem) Ätzen an der Gate-Oberseite-Dielektrikumschicht 408, den oberen Abstandhaltern 247 und den Gate-Ende-Dielektrikummerkmalen 404 ätzt, wodurch Kontaktlöcher ausgebildet werden, die mit den Seitenwänden der Gate-Oberseite-Dielektrikumschicht 408, der oberen Abstandhalter 247 und der Gate-Ende-Dielektrikummerkmale 404 ausgerichtet sind. 5 zeigt auch, dass in dem STI-Bereich (d.h. wo die Gate-Stapel 240 und die dielektrischen Gates 402 direkt auf den Isolationsmerkmalen 230 angeordnet sind) die Seitenwände der Gate-Stapel 240 und der dielektrischen Gates 402 durch die oberen Abstandhalter 247 abgedeckt sind und kein innerer Abstandhalter 255 vorhanden ist.
  • Wie in 2 und 4 dargestellt ist, umfasst die Vorrichtung 200 ferner eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 270. Die ILD-Schicht 270 ist über den Isolationsmerkmalen 230 angeordnet. Die verschiedenen Merkmale, umfassend die S/D-Merkmale 260A/B, die Silizid-Merkmale 261, die Source/Drain-Kontakte 406, die Gate-Stapel 240, die dielektrischen Gates 402, die oberen Abstandhalter 247, die inneren Abstandhalter 255, die Gate-Ende-Dielektrikummerkmale 404 und die Gate-Oberseite-Dielektrikumschicht 408, sind in der ILD-Schicht 270 eingebettet. Bei manchen Ausführungsformen umfasst die Vorrichtung 200 ferner eine Kontaktätzstoppschicht (CESL) zwischen der ILD-Schicht 270 und den S/D-Merkmalen 260A/B, den Gate-Stapeln 240, den dielektrischen Gates 402 und den oberen Abstandhaltern 247. Die CESL kann La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2,Si3N4, Y2O3, A-lON, TaCN, ZrSi oder (ein) andere(s) geeignete(s) Material(ien) enthalten; und kann durch CVD, PVD, ALD oder andere geeignete Verfahren ausgebildet werden. Die ILD-Schicht 270 kann Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid wie etwa Borphosphorsilikatglas (BPSG), fluordotiertes Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG), ein dielektrisches Material mit niedrigem k-Wert, ein anderes geeignetes dielektrisches Material oder Kombinationen daraus enthalten. Die ILD-Schicht 270 kann mittels PECVD (plasmagestützter CVD), FCVD (fließfähiger CVD) oder anderer geeigneter Verfahren ausgebildet werden.
  • Wie in 1 und 3 dargestellt ist, weist die Vorrichtung 200 ferner Gate-Durchkontaktierungen 410 auf, die mit den Gate-Stapeln 240 elektrisch verbunden sind. Wie in 1 und 4 dargestellt ist, weist die Vorrichtung 200 ferner S/D-Kontaktdurchkontaktierungen 412 auf, die mit den S/D-Kontakten 406 elektrisch verbunden sind. Jede der Gate-Durchkontaktierungen 410 und S/D-Kontaktdurchkontaktierungen 412 kann eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht dient dazu, Metallmaterialien der Metallfüllschicht daran zu hindern, in die dielektrischen Schichten, die der Durchkontaktierung benachbart sind, zu diffundieren. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie etwa Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen daraus enthalten und kann mittels CVD, PVD, ALD und/oder anderer geeigneter Prozesse ausgebildet werden. Die Metallfüllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle enthalten und kann mittels CVD, PVD, ALD, Plattierens oder anderer geeigneter Prozesse ausgebildet werden. Bei manchen Ausführungsformen wird die leitfähige Sperrschicht in der Durchkontaktierung weggelassen.
  • 6 zeigt mehr Details der Vorrichtung 200, insbesondere die Gate-Ende-Dielektrikummerkmale 404, gemäß einer Ausführungsform. Wie in 6 dargestellt ist, sind die Gate-Ende-Dielektrikummerkmale 404 direkt an den Isolationsmerkmalen 230 angeordnet. Zwischen den Gate-Ende-Dielektrikummerkmalen 404 und den Isolationsmerkmalen 230 ist kein oberer Abstandhalter 247 vorhanden. Mit anderen Worten trennen bei dieser Ausführungsform die Gate-Ende-Dielektrikummerkmale 404 die oberen Abstandhalter 247, welche entlang der „x“-Richtung ausgerichtet sind (1), zur Gänze.
  • 7 zeigt mehr Details der Vorrichtung, insbesondere die Gate-Ende-Dielektrikummerkmale 404, gemäß einer anderen Ausführungsform. Wie in 7 dargestellt ist, sind die Gate-Ende-Dielektrikummerkmale 404 direkt auf den Isolationsmerkmalen 230 angeordnet. Allerdings ist ein Abschnitt des oberen Abstandhalters 247 zwischen den Gate-Ende-Dielektrikummerkmalen 404 und den Isolationsmerkmalen 230 angeordnet. Mit anderen Worten trennen bei dieser Ausführungsform die Gate-Ende-Dielektrikummerkmale 404 die oberen Abstandhalter 247, welche entlang der „x“-Richtung ausgerichtet sind ( 1), nicht zur Gänze, und einige Abschnitte der oberen Abstandhalter 247 sind an Seitenwänden der Gate-Ende-Dielektrikummerkmale 404 angeordnet. Wie später besprochen wird, wird der Raum, der durch die Gate-Ende-Dielektrikummerkmale 404 eingenommen wird, anfangs durch die Gate-Stapel 240 (oder Opfer-Gate-Stapel, die schließlich durch die Gate-Stapel 240 ersetzt werden) und die oberen Abstandhalter 247 eingenommen. Bei einer Ausführungsform werden die Gate-Ende-Dielektrikummerkmale 404 durch Schneiden der Gate-Stapel 240 (oder der Opfer-Gate-Stapel) und der oberen Abstandhalter 247 gemäß einem Schnittmuster, um Gräben auszubilden, und Füllen der Gräben mit einem oder mehreren dielektrischen Materialien ausgebildet. Der Schneideprozess schneidet die Gate-Stapel 240 zur Gänze gemäß dem Schnittmuster, kann die oberen Abstandhalter 247 jedoch zur Gänze oder zum Teil schneiden. Wenn die oberen Abstandhalter 247 zur Gänze geschnitten werden, werden die Gate-Ende-Dielektrikummerkmale 404 mit der in 6 dargestellten Konfiguration ausgebildet. Wenn die oberen Abstandhalter 247 zum Teil geschnitten werden, werden die Gate-Ende-Dielektrikummerkmale 404 mit der in 7 dargestellten Konfiguration ausgebildet.
  • 8 zeigt eine Draufsicht der Vorrichtung 200, abschnittsweise, gemäß einer anderen Ausführungsform (oder einer zweiten Ausführungsform). 9 zeigt eine Querschnittansicht der Vorrichtung 200, abschnittsweise, entlang der „Schnitt-9“-Linie in 8 gemäß der zweiten Ausführungsform. Die zweite Ausführungsform ist der oben mit Bezugnahme auf 1-7 besprochenen Ausführungsform (der ersten Ausführungsform) ähnlich. Ein Unterschied besteht darin, dass die dielektrischen Gates 402 bei der ersten Ausführungsform bei der zweiten Ausführungsform durch Dummy-Metall-Gates 240IP und 240IN ersetzt sind. Die Dummy-Metall-Gates 240IP und 240IN sind durch Gate-Ende-Dielektrikummerkmale 404 getrennt. Das Dummy-Metall-Gate 240IP weist dieselbe Struktur (z.B. mit einem Gate-Dielektrikum mit hohem k-Wert und einer Metall-Gate-Elektrode) wie das normale, funktionale Metall-Gate 240 für PMOSFET auf, aber seine Gate-Elektrode ist dauerhaft mit einem Spannungspotenzial verbunden, welches den darunter gelegenen Kanal abschaltet. Beispielsweise können die Dummy-Metall-Gates 240IP dauerhaft mit Vdd (positive Energiequelle) verbunden sein. Das Dummy-Metall-Gate 240IN weist dieselbe Struktur (z.B. mit einem Gate-Dielektrikum mit hohem k-Wert und einer Metall-Gate-Elektrode) wie das normale, funktionale Metall-Gate 240 für NMOSFET auf, aber seine Gate-Elektrode ist dauerhaft mit einem Spannungspotenzial verbunden, welches den darunter gelegenen Kanal abschaltet. Beispielsweise können die Dummy-Metall-Gates 240IN dauerhaft mit Vss (negative Energiequelle) oder Masse verbunden sein. Die Dummy-Metall-Gates 240IP und 240IN reduzieren die Rauschkopplung zwischen benachbarten STD-Zellen. Wie in 8 dargestellt ist, sind die Dummy-Metall-Gates 240IP und 240IN und die Gate-Ende-Dielektrikummerkmale 404 entlang der Grenze der STD-Zellen angeordnet. Ferner sind die Gate-Ende-Dielektrikummerkmale 404 zwischen einem Ende eines Gate-Stapels 240 und einem Ende eines anderen Gate-Stapels 240, zwischen einem Ende eines Gate-Stapels 240 und einem Ende eines Dummy-Metall-Gates 240IP oder 240IN und zwischen einem Ende eines Dummy-Metall-Gates 240IP oder 240IN und einem Ende eines anderen Dummy-Metall-Gates 240IP oder 240IN angeordnet. Andere Aspekte der zweiten Ausführungsformen sind dieselben wie bei der ersten Ausführungsform. Beispielsweise können die Gate-Ende-Dielektrikummerkmale 404, die Isolationsmerkmale 230 und die oberen Abstandhalter 247 in einer Ausführungsform wie in 6 dargestellt und in einer anderen Ausführungsform wie in 7 dargestellt angeordnet sein. Bei einem anderen Beispiel sind die Materialien der Gate-Ende-Dielektrikummerkmale 404, der oberen Abstandhalter 247 und der inneren Abstandhalter 255 voneinander verschieden, und die Gate-Ende-Dielektrikummerkmale 404 weisen von den Dreien die höchste Dielektrizitätskonstante auf. Bei einem weiteren Beispiel weisen die inneren Abstandhalter 255 eine höhere effektive Dielektrizitätskonstante als die oberen Abstandhalter 247 auf.
  • 10 zeigt eine Draufsicht der Vorrichtung 200, abschnittsweise, gemäß noch einer anderen Ausführungsform (oder einer dritten Ausführungsform). 11, 12, 13 und 14 zeigen Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Schnitt-10“-Linie, der „Schnitt-11“-Linie, der „Schnitt-12“-Linie bzw. der „Schnitt-13“-Linie in 10, gemäß einigen Ausführungsformen. Die dritte Ausführungsform ist der oben mit Bezugnahme auf 1-7 besprochenen Ausführungsform (der ersten Ausführungsform) ähnlich. Insbesondere entspricht 11 2, und 14 entspricht 5. Ein Unterschied besteht darin, dass die dritte Ausführungsform der Vorrichtung 200 ferner dielektrische Leitungen (oder dielektrische Finnen) 414 aufweist, welche entlang der „y“-Richtung, parallel zu den zuvor besprochenen Finnen 205A/B, ausgerichtet sind. Wie in 10 und 12 dargestellt ist, sind die dielektrischen Leitungen 414 entlang der Grenze der STD-Zellen und unter den Gate-Ende-Dielektrikummerkmalen 404 angeordnet. Ferner sind einige der dielektrischen Leitungen 414 zwischen PMOSFETs und NMOSFETs innerhalb derselben STD-Zelle angeordnet. Wie in 12 dargestellt ist, sind die dielektrischen Leitungen 414 über den Isolationsmerkmalen 230 und zwischen den Finnen 205A und 205B angeordnet. Die dielektrischen Leitungen 414 erstrecken sich oberhalb der Isolationsmerkmale 230. Jedes Gate-Ende-Dielektrikummerkmal 404 ist oberhalb einer dielektrischen Dummy-Leitung 414 angeordnet. Bei manchen Ausführungsformen ist jedes Gate-Ende-Dielektrikummerkmal 404 mit der darunter gelegenen dielektrischen Dummy-Leitung 414 zentriert ausgerichtet. Auch ist die Gate-Elektrode 350, welche einen PMOSFET und einen NMOSFET verbindet, über einer dielektrischen Dummy-Leitung 414 angeordnet, und die Gate-Durchkontaktierung 410 auf der Gate-Elektrode 350 ist mit der darunter gelegenen dielektrischen Dummy-Leitung 414 im Wesentlichen zentriert ausgerichtet. Wie in 13 dargestellt ist, sind die dielektrischen Leitungen 414 zwischen den S/D-Merkmalen 260A und 260B angeordnet. Einige der S/D-Kontakte 406 sind direkt über und in Kontakt mit den dielektrischen Leitungen 414 angeordnet. Die dielektrischen Leitungen 414 erhöhen die Isolation zwischen den S/D-Merkmalen 260A und 260B, zwischen benachbarten STD-Zellen und zwischen benachbarten Gate-Stapeln 240.
  • 15 und 16 zeigen Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Schnitt-14“-Linie in 10, gemäß zwei alternativen Ausführungsformen. Auf 15 Bezug nehmend ist die dielektrische Dummy-Leitung 414 über dem Isolationsmerkmal 230 angeordnet, und die Gate-Ende-Dielektrikummerkmale 404 sind über der dielektrischen Dummy-Leitung 414 angeordnet. Die S/D-Kontakte 406 sind bei der vorliegenden Ausführungsform ebenfalls über der dielektrischen Dummy-Leitung 414 angeordnet. In dieser Querschnittansicht befindet sich über der dielektrischen Dummy-Leitung 414 kein oberer Abstandhalter 247. Auf 16 Bezug nehmend sind die oberen Abstandhalter 247 auf der dielektrischen Dummy-Leitung 414 und dem unteren Abschnitt der Gate-Ende-Dielektrikummerkmale 404 benachbart angeordnet. Die oberen Abstandhalter 247 sind bei dieser Ausführungsform ebenfalls dem unteren Abschnitt der S/D-Kontakte 406 benachbart angeordnet. Wie später besprochen wird, wird der Raum, der durch die Gate-Ende-Dielektrikummerkmale 404 eingenommen wird, anfangs durch die Gate-Stapel 240 (oder Opfer-Gate-Stapel, die schließlich durch die Gate-Stapel 240 ersetzt werden) und die oberen Abstandhalter 247 eingenommen. Bei einer Ausführungsform werden die Gate-Ende-Dielektrikummerkmale 404 durch Schneiden der Gate-Stapel 240 (oder der Opfer-Gate-Stapel) und der oberen Abstandhalter 247 gemäß einem Schnittmuster, um Gräben auszubilden, und Füllen der Gräben mit einem oder mehreren dielektrischen Materialien ausgebildet. Der Schneideprozess schneidet die Gate-Stapel 240 gemäß dem Schnittmuster zur Gänze, kann jedoch die oberen Abstandhalter 247 zur Gänze oder zum Teil schneiden. Wenn die oberen Abstandhalter 247 zur Gänze geschnitten werden, werden die Gate-Ende-Dielektrikummerkmale 404 mit der in 15 dargestellten Konfiguration ausgebildet. Wenn die oberen Abstandhalter 247 zum Teil geschnitten werden, werden die Gate-Ende-Dielektrikummerkmale 404 mit der in 16 dargestellten Konfiguration ausgebildet. Die dielektrischen Leitungen 414 erhöhen die Isolation zwischen den S/D-Kontakten 406 und den Isolationsmerkmalen 230 weiter.
  • Bei verschiedenen Ausführungsformen können die dielektrischen Leitungen 414 eine einzelne Schicht aus einem dielektrischen Material oder mehrere Schichten aus dielektrischen Materialien umfassen. Das(Die) Material(ien) der dielektrischen Leitungen 414 kann(können) SiO2, SiOC, SiON, SiOCN, kohlenstoffhaltiges Oxid, stickstoffhaltiges Oxid, dielektrische Metalloxide wie etwa Hf-Oxid (HfO2), Ta-Oxid (Ta2O5), Ti-Oxid (TiO2), Zr-Oxid (ZrO2), Al-Oxid (Al2O3), Y-Oxid (Y2O3) oder eine Kombination daraus umfassen.
  • 17A, 17B und 17C sind ein Flussdiagramm eines Verfahrens 600 zum Herstellen einer Multi-Gate-Vorrichtung, beispielsweise der Vorrichtung 200, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 600 wird nachstehend in Zusammenhang mit 18-30C kurz beschrieben. Eine zusätzliche Verarbeitung wird von der vorliegenden Offenbarung in Erwägung gezogen. Vor, während und nach dem Verfahren 600 können zusätzliche Schritte vorgesehen werden, und manche der beschriebenen Schritte können für zusätzliche Ausführungsformen des Verfahrens 600 verschoben, ersetzt oder entfernt werden.
  • Bei Arbeitsgang 602 bildet das Verfahren 600 (17A) einen Halbleiterschichtenstapel 201 über einem Substrat 202 aus, wobei der Halbleiterschichtenstapel 201 Halbleiterschichten 210 und Halbleiterschichten 215 aufweist, die vertikal in einer abwechselnden oder verschränkten Konfiguration von einer Oberfläche des Substrats 202 aus aufgestapelt werden. In 18 ist das Substrat 202 in einer Ausführungsform dargestellt und weist die aktiven Bereiche 204A und 204B auf. In 19 ist der Halbleiterschichtenstapel 201 in einer Ausführungsform dargestellt. Die oberste Halbleiterschicht 215 ist zur Vereinfachung der Erörterung mit 215a gekennzeichnet. Bei manchen Ausführungsformen werden die Halbleiterschichten 210 und die Halbleiterschichten 215 in der dargestellten verschränkten und abwechselnden Konfiguration epitaktisch aufgewachsen. Beispielsweise wird eine erste der Halbleiterschichten 210 auf das Substrat epitaktisch aufgewachsen, eine erste der Halbleiterschichten 215 wird auf die erste der Halbleiterschichten 215 epitaktisch aufgewachsen, eine zweite der Halbleiterschichten 210 wird auf die erste der Halbleiterschichten 215 epitaktisch aufgewachsen und so weiter, bis der Halbleiterschichtenstapel 205 eine gewünschte Anzahl von Halbleiterschichten 210 und Halbleiterschichten 215 aufweist. Bei derartigen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 als epitaktische Schichten bezeichnet werden. Bei manchen Ausführungsformen wird das epitaktische Wachstum von Halbleiterschichten 210 und Halbleiterschichten 215 durch einen Molekularstrahlepitaxieprozess (MBE-Prozess), einen chemischen Dampfabscheidungsprozess (CVD-Prozess), einen metallorganischen chemischen Dampfabscheidungsprozess (MOCVD-Prozess), einen anderen geeigneten epitaktischen Wachstumsprozess oder Kombinationen daraus erreicht.
  • Eine Zusammensetzung von Halbleiterschichten 210 unterscheidet sich von einer Zusammensetzung von Halbleiterschichten 215, um Ätzselektivität und/oder verschiedene Oxidationsraten während der nachfolgenden Verarbeitung zu erzielen. Bei manchen Ausführungsformen weisen die Halbleiterschichten 210 eine erste Ätzrate gegenüber einem Ätzmittel auf, und die Halbleiterschichten 215 weisen eine zweite Ätzrate gegenüber dem Ätzmittel auf, wobei die zweite Ätzrate kleiner als die erste Ätzrate ist. Bei manchen Ausführungsformen weisen die Halbleiterschichten 210 eine erste Oxidationsrate und die Halbleiterschichten 215 eine zweite Oxidationsrate auf, wobei die zweite Oxidationsrate kleiner als die erste Oxidationsrate ist. Bei der dargestellten Ausführungsform weisen die Halbleiterschichten 210 und die Halbleiterschichten 215 verschiedene Materialien, Bestandteilatomprozentsätze, Bestandteilgewichtsprozentsätze, Dicken und/oder Eigenschaften auf, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erzielen, beispielsweise während eines Ätzprozesses, der implementiert wird, um aufgehängte Kanalschichten in Kanalbereichen der Vorrichtung 200 auszubilden. Beispielsweise ist in Fällen, in denen die Halbleiterschichten 210 Siliziumgermanium enthalten und die Halbleiterschichten 215 Silizium enthalten, eine Siliziumätzrate der Halbleiterschichten 215 kleiner als eine Siliziumgermaniumätzrate der Halbleiterschichten 210. Bei manchen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 dasselbe Material, aber mit verschiedenen Bestandteilatomprozentsätzen, aufweisen, um die Ätzselektivität und/oder verschiedene Oxidationsraten zu erzielen. Beispielsweise können die Halbleiterschichten 210 und die Halbleiterschichten 215 Siliziumgermanium enthalten, wobei die Halbleiterschichten 210 einen ersten Siliziumatomprozentsatz und/oder einen ersten Germaniumatomprozentsatz aufweisen und die Halbleiterschichten 215 einen zweiten, anderen Siliziumatomprozentsatz und/oder einen zweiten, anderen Germaniumatomprozentsatz aufweisen. Die vorliegende Offenbarung zieht in Erwägung, dass die Halbleiterschichten 210 und die Halbleiterschichten 215 jede beliebige Kombination aus Halbleitermaterialien, welche imstande ist, eine gewünschte Ätzselektivität, gewünschte Oxidationsratenunterschiede und/oder gewünschte Leistungseigenschaften (z.B. Materialien, die den Stromfluss maximieren) bereitzustellen, einschließlich jedweder der in diesem Dokument offenbarten Halbleitermaterialien, aufweisen.
  • Die Halbleiterschichten 215 oder Abschnitte davon bilden Kanalbereiche der Vorrichtung 200. Bei der dargestellten Ausführungsform weist der Halbleiterschichtenstapel 201 drei Halbleiterschichten 210 und drei Halbleiterschichten 215 auf, die dazu ausgebildet sind, drei Halbleiterschichtenpaare zu bilden, welche über dem Substrat 202 angeordnet sind, wobei jedes Halbleiterschichtenpaar eine jeweilige Halbleiterschicht 210 und eine jeweilige Halbleiterschicht 215 aufweist. Nachdem sie nachfolgender Verarbeitung unterzogen wurde, wird aus einer derartigen Konfiguration die (GAA-)Vorrichtung 200 mit drei Kanälen. Allerdings zieht die vorliegende Offenbarung Ausführungsformen in Erwägung, wo der Halbleiterschichtenstapel 201 mehr oder weniger Halbleiterschichten aufweist, beispielsweise je nach einer Anzahl von Kanälen, die für die Vorrichtung 200 (z.B. ein GAA-Transistor) gewünscht ist, und/oder Designanforderungen der Vorrichtung 200. Beispielsweise kann der Halbleiterschichtenstapel 205 zwei bis zehn Halbleiterschichten 210 und zwei bis zehn Halbleiterschichten 215 aufweisen. Bei manchen Ausführungsformen weisen die Halbleiterschichten 210 eine Dicke von etwa 1 nm bis etwa 10 nm je Schicht auf, und die Halbleiterschichten 215 weisen eine Dicke von etwa 1 nm bis etwa 10 nm je Schicht auf, wobei die Dicken basierend auf die Herstellung und/oder die Vorrichtungsleistung betreffenden Überlegungen für die Vorrichtung 200 gewählt werden. 19 zeigt auch eine Hartmaskenschicht 416 über dem Halbleiterschichtenstapel 201 zum Schutz des Halbleiterschichtenstapels 201 während (eines) nachfolgenden Strukturierungsprozess(en).
  • Bei Arbeitsgang 604 strukturiert das Verfahren 600 (17A) den Halbleiterschichtenstapel 201 zu Finnen 211 und die aktiven Bereiche 204A/B zu Finnen 205A/B, wie etwa in 20 dargestellt ist. Die Finnen 211 und 205A/B können mithilfe von jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen durch Verwendung eines oder mehrerer Fotolithografieprozesse, einschließlich von Doppelstrukturierungs- oder Multistrukturierungsprozessen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- und Multistrukturierungsprozesse Fotolithografieprozesse und selbstjustierende Prozesse, was ermöglicht, Strukturen zu schaffen, die beispielsweise Pitches aufweisen, die kleiner sind, als sonst mittels eines einzigen, direkten Fotolithografieprozesses erreichbar ist. Beispielsweise wird bei einer Ausführungsform eine Opferschicht über dem Halbleiterschichtenstapel 201 gebildet und mittels eines Fotolithografieprozesses strukturiert. Durch Verwendung eines selbstjustierenden Prozesses werden entlang der strukturierten Opferschicht Abstandhalter gebildet. Die Opferschicht wird dann entfernt, und die zurückbleibenden Abstandhalter oder Dorne können dann als Maskierelement zum Strukturieren der Finnen verwendet werden. Beispielsweise kann das Maskierelement zum Ätzen von Vertiefungen in den Halbleiterschichtenstapel 201 und das Substrat 202 verwendet werden, wodurch die Finnen 211, 205A und 205B entstehen. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Beispielsweise kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (e.g. HBr und/oder CHBr3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen daraus verwenden. Beispielsweise kann ein Nassätzprozess Ätzen in verdünnter Flusssäure (DHF); Kaliumhydroxid-Lösung (KOH-Lösung); Ammoniak; einer Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthaltenden Lösung; oder in anderen geeigneten Nassätzmitteln umfassen. Zahlreiche andere Ausführungsformen von Verfahren, um die Finnen auszubilden, können geeignet sein.
  • Ferner bildet der Arbeitsgang 604 die Isolationsmerkmale 230 aus. Die Isolationsmerkmale 230 können durch Füllen der Gräben zwischen den Finnen mit einem Isolatormaterial, beispielsweise durch Verwendung eines CVD-Prozesses oder eines Aufschleuderglasprozesses, ausgebildet werden. Ein chemisch-mechanischer Polierprozess (CMP-Prozess) kann durchgeführt werden, um überschüssiges Isolatormaterial zu entfernen und/oder eine obere Oberfläche von Isolationsmerkmalen 230 zu planarisieren. Dann wird ein Rückätzprozess durchgeführt, um die Isolationsmerkmale 230 bis zu einer gewünschten Dicke zu vertiefen, so dass sie beispielsweise einen unteren Abschnitt der Finnen umgeben und einen oberen Abschnitt der Finnen (insbesondere der Finnen 211) oberhalb der Isolationsmerkmale 230 vorstehen lassen. Bei einer Ausführungsform wird die Hartmaskenschicht 416 während des CMP-Prozesses oder des Rückätzprozesses entfernt.
  • Bei Arbeitsgang 606 bildet das Verfahren 600 (17A) Gate-Strukturen über den Finnen 211 aus, wobei jede Gate-Struktur einen Opfer-Gate-Stapel 240' und die oberen Gate-Abstandhalter 247 aufweist. Der Opfer-Gate-Stapel 240' weist eine Opfer-Gate-Dielektrikumschicht 246 und eine Opfer-Gate-Elektrodenschicht 245 auf. Auf 21A und 21B Bezug nehmend (21A ist eine Querschnittansicht der Vorrichtung, abschnittsweise, entlang einer Breitenrichtung der Finnen 211, und 21B ist eine Querschnittansicht der Vorrichtung 200, abschnittsweise, entlang einer Längsrichtung der Finnen 211) wird die Opfer-Gate-Dielektrikumschicht 246 an der Oberseite und an Seitenwänden der Finnen 211 ausgebildet, und die Opfer-Gate-Elektrodenschicht 245 wird an der Opfer-Gate-Dielektrikumschicht 246 ausgebildet. Bei Ausführungsformen kann die Opfer-Gate-Dielektrikumschicht 246 ein dielektrisches Material, beispielsweise Siliziumoxid, Siliziumoxynitrid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material oder Kombinationen daraus enthalten; und die Opfer-Gate-Elektrodenschicht 245 enthält ein geeignetes Dummy-Gate-Material wie etwa eine Polysiliziumschicht. Die Opfer-Gate-Elektrodenschicht 245 und die Opfer-Gate-Dielektrikumschicht 246 können durch CVD, physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD), CVD mit hoher Plasmadichte (HDPCVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmagestützte CVD (PECVD), Niederdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), Plattieren, andere geeignete Verfahren oder Kombinationen daraus aufgebracht werden.
  • Auf 22A, 22B und 22C Bezug nehmend strukturiert der Arbeitsgang 606 die Opfer-Gate-Elektrodenschicht 245 und die Opfer-Gate-Dielektrikumschicht 246 zu Opfer-Gate-Stapeln 240', die der Länge nach im rechten Winkel zu den Finnen 211 ausgerichtet sind. 22A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 22B und 22C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 22A. Beispielsweise kann der Arbeitsgang 606 einen Lithografiestrukturierungs- und Ätzprozess durchführen, um die Opfer-Gate-Elektrodenschicht 245 und die Opfer-Gate-Dielektrikumschicht 246 zu strukturieren. Die Lithografiestrukturierungsprozesse umfassen Resistbeschichten (beispielsweise Aufschleuderbeschichten), Weichbacken, Maskenausrichten, Belichten, Backen nach der Belichtung, Entwickeln des Resists, Spülen, Trocknen (beispielsweise Hartbacken), andere geeignete Lithografieprozesse oder Kombinationen daraus. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzverfahren oder Kombinationen daraus. Daraufhin bildet der Arbeitsgang 606 die oberen Abstandhalter 247 an den Seitenwänden der Opfer-Gate-Stapel 240' durch Abscheidungs- und Ätzprozesse aus.
  • Bei Arbeitsgang 608 ätzt das Verfahren 600 (17A) die Finnen 211, die den oberen Abstandhaltern 247 benachbart sind, um S/D-Gräben (oder Vertiefungen) 250 auszubilden, wie etwa in 23A, 23B und 23C dargestellt ist. 23A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 23B und 23C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 23A. Bei der dargestellten Ausführungsform entfernt ein Ätzprozess den Halbleiterschichtenstapel 201 in Source/Drain-Bereichen der Finnen 211 vollständig und legt dadurch den Substratabschnitt 204A/B in den Source/Drain-Bereichen frei. Bei manchen Ausführungsformen entfernt der Ätzprozess etwas, jedoch nicht alles von dem Halbleiterschichtenstapel 201, derart, dass Source/Drain-Gräben 250 Böden aufweisen, die durch die Halbleiterschicht 210 oder die Halbleiterschicht 215 in Source/Drain-Bereichen definiert werden. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen daraus umfassen. Bei manchen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess. Beispielsweise kann der Ätzprozess Ätzmittel abwechseln, um getrennt und abwechselnd Halbleiterschichten 210 und Halbleiterschichten 215 zu entfernen. Bei manchen Ausführungsformen sind Parameter des Ätzprozesses dazu ausgebildet, den Halbleiterschichtenstapel selektiv bei minimalem (bis keinem) Ätzen der Gate-Stapel 240', der oberen Abstandhalter 247 und der Isolationsmerkmale 230 zu ätzen.
  • Der Arbeitsgang 608 bildet auch Zwischenräume 418 zwischen den Halbleiterschichten 215 aus. Beispielsweise wird ein Ätzprozess durchgeführt, der die Halbleiterschichten 210, welche durch Source/Drain-Gräben 250 freigelegt sind, bei minimalem (bis keinem) Ätzen der Halbleiterschichten 215 selektiv ätzt, derart, dass Zwischenräume 418 zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und dem Substrat 202 unter den oberen Abstandhaltern 247 ausgebildet werden. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder Kombinationen daraus sein.
  • Bei Arbeitsgang 610 bildet das Verfahren 600 (17A) die inneren Abstandhalter 255 in den Zwischenräumen 418 aus, wächst die S/D-Merkmale 260A/B epitaktisch auf und bildet die ILD-Schicht 270 aus, wie etwa in 24A, 24B und 24C dargestellt ist. 24A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 24B und 24C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 24A. Beispielsweise bildet ein Abscheidungsprozess eine Abstandhalter-Schicht über Gate-Strukturen 240' und über Merkmalen, welche Source/Drain-Gräben 250 definieren, aus. Der Abscheidungsprozess kann CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren oder Kombinationen daraus sein. Die Abstandhalter-Schicht füllt die Source/Drain-Gräben 250 zum Teil (und bei manchen Ausführungsformen zur Gänze) aus. Der Abscheidungsprozess ist dazu ausgebildet, sicherzustellen, dass die Abstandhalter-Schicht die Zwischenräume 418 füllt. Daraufhin wird ein Ätzprozess durchgeführt, welcher die Abstandhalter-Schicht selektiv ätzt, um, wie in 24C dargestellt ist, innere Abstandhalter 255 auszubilden, bei minimalem (bis keinem) Ätzen von Halbleiterschichten 215, Dummy-Gate-Stapeln 240' und Gate-Abstandhaltern 247. Bei manchen Ausführungsformen wird die Abstandhalter-Schicht von Seitenwänden der Gate-Abstandhalter 247, Seitenwänden von Halbleiterschichten 215, Dummy-Gate-Stapeln 240' und dem Substrat 202 entfernt. Die Abstandhalter-Schicht (und somit die inneren Abstandhalter 255) weist ein Material auf, welches anders als ein Material der Halbleiterschichten 215 und ein Material der Gate-Abstandhalter 247 ist, um eine gewünschte Ätzselektivität während des zweiten Ätzprozesses zu erzielen. Der Arbeitsgang 610 bildet dann mittels epitaktischer Wachstumsprozesse die S/D-Merkmale 260A und 260B aus. Ein Epitaxieprozess kann sich CVD-Abscheidungsmethoden (beispielsweise VPE und/oder UHV-CVD), Molekularstrahlepitaxie, anderer geeigneter epitaktischer Wachstumsprozesse oder Kombinationen daraus bedienen. Der Epitaxieprozess kann sich gasförmiger und/oder flüssiger Präkursoren bedienen, die mit der Zusammensetzung des Substrats 202, den Halbleiterfinnen 205A/B und den Halbleiterschichten 215 zusammenwirken. Der Arbeitsgang 610 kann die S/D-Merkmale 260A und 260B in-situ oder ex-situ dotieren, wie zuvor besprochen wurde. Nachdem die S/D-Merkmale 260A und 260B epitaktisch aufgewachsen wurden, bildet der Arbeitsgang 610 eine CESL über den S/D-Merkmalen 260A und 260B und den Gate-Strukturen 240' aus und bildet die ILD-Schicht 270 über der CESL aus.
  • Das Verfahren 200 kann zu einer Ausführungsform, die in 17B dargestellt ist, weiter fortschreiten, um die Gate-Strukturen 240' zu schneiden, die Gate-Ende-Dielektrikummerkmale 404 auszubilden und dann die Metall-Gates 240 mit hohem k-Wert auszubilden, oder es kann zu einer Ausführungsform, die in 17C dargestellt ist, weiter fortschreiten, um die Metall-Gates 240 mit hohem k-Wert auszubilden und die Metall-Gates 240 mit hohem k-Wert zu schneiden und dann die Gate-Ende-Dielektrikummerkmale 404 auszubilden. Diese beiden Ausführungsformen werden nachstehend getrennt besprochen.
  • Auf 17B Bezug nehmend schneidet bei Arbeitsgang 612 das Verfahren 600 die Gate-Strukturen 240' und bildet die Gate-Ende-Dielektrikummerkmale 404 aus, wie etwa in 25A, 25B und 25C dargestellt ist. 25A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 25B und 25C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 25A. Beispielsweise kann der Arbeitsgang 612 durch Verwendung von Abscheidungs- und Fotolithografieprozessen eine Ätzmaske ausbilden. Die Ätzmaske bedeckt den Großteil der Vorrichtung 200, legt aber jene Flächen vertikal (entlang der „y“-Richtung) entlang der STD-Zellengrenze (siehe beispielsweise 1) durch Öffnungen in der Ätzmaske frei. Bei einer Ausführungsform sind diese Öffnungen im Wesentlichen rechteckige Strukturen, welche das Herstellen von Fotolithografiemasken und das Belichten vereinfachen. Daraufhin werden die Gate-Struktur 240' und die Gate-Abstandhalter 247 durch diese Öffnungen mittels eines oder mehrerer Ätzprozesse geätzt. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, andere geeignete Ätzprozesse oder Kombinationen daraus umfassen. Der Ätzprozess wird selektiv auf die Materialien in den Gate-Strukturen 240' (der Opfer-Gate-Elektrode 245) abgestimmt, mit keinem (oder minimalem) Ätzen der Isolationsstruktur 230 und der ILD-Schicht 270. Der Ätzprozess entfernt die Opfer-Gate-Elektrode 245, die in den Öffnungen der Ätzmaske freigelegt ist, zur Gänze, wodurch die Opfer-Gate-Elektrode 245 in Segmente geschnitten wird. Der Ätzprozess kann die Gate-Abstandhalter 247, die in den Öffnungen der Ätzmaske freiliegen, zur Gänze oder zum Teil entfernen, wie etwa unter Bezugnahme auf 6, 7, 15 und 16 besprochen wird. Der Ätzprozess führt zur Entstehung von Gräben zwischen den Segmenten der Opfer-Gate-Elektrode 245. Daraufhin bringt der Arbeitsgang 612 eine oder mehrere dielektrische Schichten in den Gräben auf und führt einen CMP-Prozess an der einen oder den mehreren dielektrischen Schichten durch, um die Gate-Ende-Dielektrikummerkmale 404 wie in 25B dargestellt (sowie die Gate-Ende-Dielektrikummerkmale 404 wie in 5 und 6 dargestellt) auszubilden.
  • Bei Arbeitsgang 614 entfernt das Verfahren 600 (17B) die Gate-Strukturen 240', um Gate-Gräben 275 auszubilden, wie etwa in 26A, 26B und 26C dargestellt ist. 26A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 26B und 26C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 26A. Beispielsweise entfernen eine oder mehrere Ätzprozesse die Opfer-Gate-Strukturen 240' (umfassend die Opfer-Gate-Elektrode 245 und die Opfer-Gate-Dielektrikumschicht 246) zur Gänze, um Halbleiterschichten 215 und Halbleiterschichten 210 in Kanalbereichen freizulegen. Der(Die) Ätzprozess(e) kann(können) einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen daraus umfassen. Bei manchen Ausführungsformen sind die Ätzprozesse dazu ausgebildet, die Opfer-Gate-Strukturen 240' bei minimalem (bis keinem) Ätzen anderer Merkmale der Vorrichtung 200 wie etwa der ILD-Schicht 270, der Gate-Abstandhalter 247, der Isolationsmerkmale 230, der Halbleiterschichten 215 und der Halbleiterschichten 210 selektiv zu ätzen.
  • Bei Arbeitsgang 616 entfernt das Verfahren 600 (17B) die Halbleiterschichten 210, wie etwa in 27A, 27B und 27C dargestellt ist. 27A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 27B und 27C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 27A. Beispielsweise ätzt ein Ätzprozess Halbleiterschichten 210 selektiv bei minimalem (bis keinem) Ätzen von Halbleiterschichten 215 und bei, bei manchen Ausführungsformen, minimalem (bis keinem) Ätzen von Gate-Abstandhaltern 247 und/oder inneren Abstandhaltern 255. Verschiedene Ätzparameter können abgestimmt werden, um selektives Ätzen von Halbleiterschichten 210 zu erzielen, beispielsweise Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Quellenleistung, HF-Vorspannung, HF-Vorspannungsleistung, Ätzmitteldurchflussrate, andere geeignete Ätzparameter oder Kombinationen daraus. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen daraus umfassen. Als Folge sind die Halbleiterschichten 215 in den Gate-Gräben 275 aufgehängt. Dieser Prozess wird auch als „Channel Release“-Prozess bezeichnet.
  • Bei Arbeitsgang 618 bildet das Verfahren 600 (17B) die Metall-Gates 240 mit hohem k-Wert in den Gate-Gräben 275 aus, wie etwa in 28A, 28B und 28C dargestellt ist. 28A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 28B und 28C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 28A. Beispielsweise kann der Arbeitsgang 618 die Gate-Dielektrikumschicht 282 mittels chemischer Oxidation, thermischer Oxidation, Atomlagenabscheidung (ALD), chemischer Dampfabscheidung (CVD) und/oder anderer geeigneter Verfahren ausbilden und kann die Gate-Elektrode 350 mittels ALD, CVD, PVD, Plattieren und/oder anderer geeigneter Prozesse ausbilden.
  • Bei Arbeitsgang 620 führt das Verfahren 600 (17B) weitere Fertigungsprozesse an der Vorrichtung 200 durch, wie etwa das Ausbilden des Gate-Oberseite-Dielektrikums 408, das Ausbilden von S/D-Kontakten 406 und so weiter. Insbesondere wird, wie in 28B und 28C dargestellt ist, das Gate-Oberseite-Dielektrikum 408 zwischen den Gate-Abstandhaltern 247 und zwischen den Gate-Ende-Dielektrikummerkmalen 404 ausgebildet.
  • Auf 17C Bezug nehmend entfernt nach dem Arbeitsgang 610 das Verfahren 600 die Opfer-Gate-Stapel 240' bei Arbeitsgang 614, um Gate-Gräben auszubilden, löst bei Arbeitsgang 616 die Kanäle heraus und bildet bei Arbeitsgang 618 die Metall-Gate-Stapel 240 mit hohem k-Wert aus. Diese drei Arbeitsgänge sind den Arbeitsgängen 614, 616 und 618 in 17B ähnlich. Die Vorrichtung 200 nach Abschluss des Arbeitsgangs 618 ist in 29A, 29B und 29C dargestellt. 29A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 29B und 29C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 29A.
  • Dann fährt das Verfahren 600 (17C) mit Arbeitsgang 619 fort, um die Gate-Stapel 240 zu schneiden und um die Gate-Ende-Dielektrikummerkmale 404 auszubilden, wie etwa in 30A, 30B und 30C dargestellt ist. 30A ist eine Draufsicht der Vorrichtung 200, abschnittsweise, und 30B und 30C sind Querschnittansichten der Vorrichtung 200, abschnittsweise, entlang der „Querschnitt-H“-Linie bzw. der „Querschnitt-V“-Linie der 30A. Der Arbeitsgang 619 ist dem oben besprochenen Arbeitsgang 612 ähnlich, abgesehen davon, dass der Schneideprozess in dem Arbeitgang 619 für die Metall-Gates 240 mit hohem k-Wert gilt. Nachdem die Gate-Ende-Dielektrikummerkmale 404 ausgebildet wurden, fährt das Verfahren 600 (17C) mit weiteren Fertigungsprozessen an der Vorrichtung 200 fort.
  • 31 ist ein Flussdiagramm eines Verfahrens 800 zum Ausbilden der dielektrischen Leitungen 414 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 800 wird nachstehend kurz in Zusammenhang mit 32A bis 32E-1 beschrieben. Von der vorliegenden Offenbarung wird zusätzliches Verarbeiten in Erwägung gezogen. Vor, während und nach dem Verfahren 800 können zusätzliche Schritte vorgesehen werden, und manche der beschriebenen Schritte können für zusätzliche Ausführungsformen des Verfahrens 800 verschoben, ersetzt oder entfernt werden.
  • Bei Arbeitsgang 802 bildet das Verfahren 800 (31) einen Halbleiterschichtenstapel 201 über einem Substrat 202 aus und bildet Finnen 211 aus dem Halbleiterschichtenstapel 201 aus. Dies ist den oben besprochenen Arbeitsgängen 602 und 604 (17A) ähnlich. Bei Arbeitsgang 804 bildet das Verfahren 800 (31) eine dielektrische Schicht 230 über den Finnen 211 aus, wie etwa in 32A dargestellt ist. Die dielektrische Schicht 230 kann in einer Dicke von etwa 5 nm bis etwa 40 nm bei manchen Ausführungsformen aufgebracht werden. Die dielektrische Schicht 230 füllt den Zwischenraum zwischen den Finnen 211 nicht zur Gänze aus. Bei Arbeitsgang 806 bildet das Verfahren 800 (31) eine dielektrische Schicht 414 über der dielektrischen Schicht 230 aus und füllt den Zwischenraum zwischen den Finnen 211 zur Gänze aus, wie etwa in 32B dargestellt ist.
  • Bei Arbeitsgang 808 führt das Verfahren (31) einen CMP-Prozess an der dielektrischen Schicht 414 und der dielektrischen Schicht 230 durch, wie etwa in 32C dargestellt ist. Dadurch entstehen die dielektrischen Leitungen 414. Bei Arbeitsgang 810 vertieft das Verfahren 800 (31) die dielektrische Schicht 230 durch Verwendung eines Ätzprozesses, der hinsichtlich der Materialien der dielektrischen Schicht 230 selektiv ist und kein (oder nur minimales) Ätzen der Halbleiterschicht 215 und der dielektrischen Leitungen 414 vorsieht. Dadurch entstehen die Isolationsmerkmale 230.
  • Bei Arbeitsgang 812 bildet das Verfahren 800 (31) die Opfer-Gate-Stapel 240' (umfassend die Opfer-Gate-Dielektrikumschicht 246 und die Opfer-Gate-Elektrode 245) über den dielektrischen Leitungen 414, der dielektrischen Schicht 230 und den Finnen 211 aus. Bei einer Ausführungsform wird die Opfer-Gate-Dielektrikumschicht 246 durch Verwendung eines Oxidationsprozesses durch Oxidieren der Oberflächen der Finnen 211 ausgebildet. Bei einer derartigen Ausführungsform wird die Opfer-Gate-Dielektrikumschicht 246 über den Finnen 211 aufgebracht, jedoch nicht über den dielektrischen Leitungen 414 und der dielektrischen Schicht 230, wie etwa in 32E dargestellt ist. Bei einer anderen Ausführungsform wird die Opfer-Gate-Dielektrikumschicht 246 durch Verwendung eines Abscheidungsprozesses wie etwa ALD ausgebildet. Bei einer derartigen Ausführungsform wird die Opfer-Gate-Dielektrikumschicht 246 über den Finnen 211, den dielektrischen Leitungen 414 und der dielektrischen Schicht 230 aufgebracht, wie etwa in 32E dargestellt ist. Das Verfahren 800 kann mit anderen Arbeitsgängen fortfahren wie etwa dem Schneiden der Opfer-Gate-Stapel 240' oder dem Ersetzen der Opfer-Gate-Stapel 240' durch Metall-Gate-Stapel 240 mit hohem k-Wert, wie oben besprochen wurde.
  • Wenngleich diese nicht als einschränkend beabsichtigt sind, sehen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung zahlreiche Vorteile für eine Halbleitervorrichtung und deren Ausbildung vor. Beispielsweise sehen Ausführungsformen der vorliegenden Offenbarung eine hochgradig zuverlässige Gate-Ende-Dielektrikum-Anordnung zwischen Gate-Ende und Gate-Ende sowie eine Mehrfach-Abstandhalter-Anordnung für Gate-Seitenwände vor, um die Streukapazität zu reduzieren und die Gate-Isolierung zu erhöhen. Die vorliegenden Ausführungsformen lassen sich ohne Weiteres in bestehende CMOS-Fertigungsprozesse einbinden.
  • Bei einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur, welche ein Substrat, eine Isolationsstruktur über dem Substrat, eine Halbleiterfinne, die sich von dem Substrat und der Isolationsstruktur benachbart erstreckt, zwei Source/Drain-Merkmale (S/D-Merkmale) über der Halbleiterfinne, einen Stapel aus Kanalschichten, die über der Halbleiterfinne aufgehängt sind und die S/D-Merkmale verbinden, eine Gate-Struktur, die jede der Kanalschichten in dem Stapel aus Kanalschichten umgibt, zwei äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der Gate-Struktur angeordnet sind, innere Abstandhalter, die zwischen den S/D-Merkmalen und den Kanalschichten angeordnet sind, und ein Gate-Ende-Dielektrikummerkmal über der Isolationsstruktur und in direktem Kontakt mit einem Ende der Gate-Struktur aufweist. Ein Material, das in dem Gate-Ende-Dielektrikummerkmal enthalten ist, weist eine höhere Dielektrizitätskonstante als Materialien auf, die in den äußeren Abstandhaltern und den inneren Abstandhaltern enthalten sind.
  • Bei einer Ausführungsform der Halbleiterstruktur weist das in den inneren Abstandhaltern enthaltene Material eine höhere Dielektrizitätskonstante als das in den äußeren Abstandhaltern enthaltene Material auf. Bei einer Ausführungsform sind Abschnitte der zwei äußeren Abstandhalter auch unterhalb dem Gate-Ende-Dielektrikummerkmal und über der Isolationsstruktur angeordnet. Bei einer anderen Ausführungsform weist das Gate-Ende-Dielektrikummerkmal ein dielektrisches Material mit hohem k-Wert auf.
  • Bei einer Ausführungsform weist die Halbleiterstruktur ferner eine dielektrische Finne auf, die über der Isolationsstruktur angeordnet und der Länge nach parallel zu der Halbleiterfinne ausgerichtet ist, wobei die dielektrische Finne einen unteren Abschnitt des Endes der Gate-Struktur direkt kontaktiert, das Gate-Ende-Dielektrikummerkmal über der dielektrischen Finne angeordnet ist und einen oberen Abschnitt des Endes der Gate-Struktur direkt kontaktiert.
  • Bei einer anderen Ausführungsform weist die Halbleiterstruktur ferner eine Gate-Oberseite-Dielektrikumschicht auf, die über der Gate-Struktur angeordnet ist. Bei manchen Ausführungsformen, wo die Gate-Struktur eine erste Metall-Gate-Struktur mit hohem k-Wert ist, weist die Halbleiterstruktur ferner eine zweite Metall-Gate-Struktur mit hohem k-Wert auf, die der Länge nach mit der ersten Metall-Gate-Struktur mit hohem k-Wert ausgerichtet ist, wobei das Gate-Ende-Dielektrikummerkmal in Kontakt mit einem Ende der zweiten Metall-Gate-Struktur mit hohem k-Wert angeordnet ist.
  • Bei manchen Ausführungsformen, wo die Gate-Struktur eine erste Metall-Gate-Struktur mit hohem k-Wert ist, weist die Halbleiterstruktur ferner eine dielektrische Gate-Struktur auf, die der Länge nach mit der Metall-Gate-Struktur mit hohem k-Wert ausgerichtet ist, wobei das Gate-Ende-Dielektrikummerkmal in Kontakt mit einem Ende der dielektrischen Gate-Struktur angeordnet ist.
  • Bei manchen Ausführungsformen, wo die Gate-Struktur eine erste Gate-Struktur und die zwei äußeren Abstandhalter zwei erste äußere Abstandhalter sind, weist die Halbleiterstruktur ferner auf: eine zweite Gate-Struktur, die der Länge nach parallel zu der ersten Gate-Struktur ist; zwei zweite äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der zweiten Gate-Struktur angeordnet sind, und einen S/D-Kontakt, der über einem der zwei S/D-Merkmale angeordnet ist, wobei der S/D-Kontakt eine Seitenwand von einem der ersten äußeren Abstandhalter und eine Seitenwand von einem der zweiten äußeren Abstandhalter physisch kontaktiert.
  • Bei einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur, die aufweist: ein Substrat; eine Isolationsstruktur über dem Substrat; eine Halbleiterfinne, die sich von dem Substrat und der Isolationsstruktur benachbart erstreckt; eine erste und eine zweite dielektrische Finne, die über der Isolationsstruktur angeordnet und der Länge nach parallel zu der Halbleiterfinne ausgerichtet sind, wobei die Halbleiterfinne zwischen der ersten und der zweiten dielektrischen Finne ist; zwei auf die Halbleiterfinne aufgewachsene Source/Drain-Merkmale (S/D-Merkmale; einen Stapel aus Kanalschichten, die über der Halbleiterfinne aufgehängt sind und die beiden S/D-Merkmale verbinden; eine Gate-Struktur, die jede der Kanalschichten in dem Stapel aus Kanalschichten umgibt, wobei die Gate-Struktur ebenfalls über der ersten dielektrischen Finne angeordnet ist; zwei äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der Gate-Struktur angeordnet sind; innere Abstandhalter, die zwischen den S/D-Merkmalen und den Kanalschichten angeordnet sind; und ein Gate-Ende-Dielektrikummerkmal, das über der zweiten dielektrischen Finne angeordnet ist und ein Ende der Gate-Struktur direkt kontaktiert, wobei das Gate-Ende-Dielektrikummerkmal, die äußeren Abstandhalter und die inneren Abstandhalter verschiedene Materialien aufweisen.
  • Bei manchen Ausführungsformen weist ein Material, das in dem Gate-Ende-Dielektrikummerkmal enthalten ist, eine höhere Dielektrizitätskonstante als Materialien auf, die in den äußeren Abstandhaltern und den inneren Abstandhaltern enthalten sind. Bei manchen Ausführungsformen kontaktiert die zweite dielektrische Finne direkt einen unteren Abschnitt des Endes der Gate-Struktur, und das Gate-Ende-Dielektrikummerkmal kontaktiert direkt einen oberen Abschnitt des Endes der Gate-Struktur.
  • Bei manchen Ausführungsformen sind obere Oberflächen der ersten und der zweiten dielektrische Finne oberhalb einer oberen Oberfläche der S/D-Merkmale. Bei manchen Ausführungsformen sind Abschnitte der äußeren Abstandhalter oberhalb der zweiten dielektrischen Finne und unterhalb des Gate-Ende-Dielektrikummerkmals angeordnet.
  • Bei einer Ausführungsform weist die Halbleiterstruktur ferner einen S/D-Kontakt auf, der an einem der S/D-Merkmale angeordnet ist. Der S/D-Kontakt ist der Länge nach parallel zu der Gate-Struktur ausgerichtet, und ein Abschnitt des S/D-Kontakts ist über der zweiten dielektrischen Finne angeordnet und kontaktiert das Gate-Ende-Dielektrikummerkmal.
  • Bei noch einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren, welches Bereitstellen einer Struktur umfasst, die aufweist: ein Substrat, eine Isolationsstruktur über dem Substrat, eine Halbleiterfinne, die sich von dem Substrat und der Isolationsstruktur benachbart erstreckt, ein Dummy-Gate über der Isolationsstruktur und in Eingriff mit einem Kanalbereich der Halbleiterfinne und äußere Abstandhalter an zwei gegenüberliegenden Seitenwänden des Dummy-Gates, wobei die Halbleiterfinne einen Stapel aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd aufgestapelt sind, aufweist. Das Verfahren umfasst ferner: Ätzen der Halbleiterfinne in der Nähe der zwei gegenüberliegenden Seitenwände des Dummy-Gates, um zwei Source/Drain-Gräben (S/D-Gräben) auszubilden; Ätzen der zweiten Halbleiterschichten von den S/D-Gräben aus, um vertikal zwischen den ersten Halbleiterschichten Zwischenräume auszubilden; Ausbilden von inneren Abstandhaltern in den Zwischenräumen; epitaktisches Aufwachsen von S/D-Merkmalen in den S/D-Gräben; Ausbilden einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über den S/D-Merkmalen, dem Dummy-Gate und den äußeren Abstandhaltern; Ätzen des Dummy-Gates und der äußeren Abstandhalter, um einen Gate-Ende-Graben auszubilden, der von der Halbleiterfinne entfernt und über der Isolationsstruktur ist; und Ausbilden eines Gate-Ende-Dielektrikummerkmals, das den Gate-Ende-Graben füllt, wobei eine Dielektrizitätskonstante des Gate-Ende-Dielektrikummerkmals höher als sowohl eine Dielektrizitätskonstante der äußeren Abstandhalter als auch eine Dielektrizitätskonstante der inneren Abstandhalter ist.
  • Bei einer Ausführungsform des Verfahrens weist die Struktur ferner eine dielektrische Finne auf, die über der Isolationsstruktur angeordnet und der Länge nach parallel zu der Halbleiterfinne ausgerichtet ist, wobei der Gate-Ende-Graben eine obere Oberfläche der dielektrischen Finne freilegt. Bei manchen Ausführungsformen des Verfahrens bleiben in einer Draufsicht gesehen Abschnitte der äußeren Abstandhalter in dem Gate-Ende-Graben. Bei manchen Ausführungsformen des Verfahrens weist das Gate-Ende-Dielektrikummerkmal ein Material auf, dessen Dielektrizitätskonstante größer als 3,9 ist.
  • Bei einer Ausführungsform umfasst das Verfahren ferner Entfernen von zurückbleibenden Abschnitten des Dummy-Gates nach dem Ausbilden des Gate-Ende-Dielektrikummerkmals, wodurch ein Gate-Graben ausgebildet wird; Entfernen der zweiten Halbleiterschichten von dem Gate-Graben, was die ersten Halbleiterschichten über dem Substrat aufgehängt und zwischen den S/D-Merkmalen verbunden zurücklässt; und Ausbilden eines Metall-Gates mit hohem k-Wert in dem Gate-Graben, wobei Abschnitte des Metall-Gates mit hohem k-Wert jede der ersten Halbleiterschichten umgeben.
  • Das Vorhergesagte umreißt Merkmale von mehreren Ausführungsformen, so dass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten erkennen, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Realisieren derselben Zwecke und/oder Erzielen derselben Vorteile der in diesem Dokument vorgestellten Ausführungsformen verwenden können. Fachkundige sollten auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie hierin verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63002186 [0001]
    • US 9613953 [0021]
    • US 9805985 [0021]
    • US 9793273 [0021]
    • US 7026689 [0024]
    • US 7419898 [0024]

Claims (20)

  1. Halbleiterstruktur aufweisend: ein Substrat; eine Isolationsstruktur über dem Substrat; eine Halbleiterfinne, die sich von dem Substrat und benachbart zu der Isolationsstruktur erstreckt; zwei Source/Drain-Merkmale, S/D-Merkmale, über der Halbleiterfinne; einen Stapel von Kanalschichten, die über der Halbleiterfinne aufgehängt sind und die S/D-Merkmale verbinden; eine Gate-Struktur, die um jede der Kanalschichten in dem Stapel von Kanalschichten gewickelt ist; zwei äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der Gate-Struktur angeordnet sind; innere Abstandhalter, die zwischen den S/D-Merkmalen und den Kanalschichten angeordnet sind; und ein Gate-Ende-Dielektrikummerkmal über der Isolationsstruktur und in direktem Kontakt mit einem Ende der Gate-Struktur, wobei ein Material, das in dem Gate-Ende-Dielektrikummerkmal enthalten ist, eine höhere Dielektrizitätskonstante aufweist als Materialien, die in den äußeren Abstandhaltern und den inneren Abstandhaltern enthalten sind.
  2. Halbleiterstruktur nach Anspruch 1, wobei das Material, das in den inneren Abstandhaltern enthalten ist, eine höhere Dielektrizitätskonstante aufweist als das Material, das in den äußeren Abstandhaltern enthalten ist.
  3. Halbleiterstruktur nach Anspruch 1, wobei Abschnitte der zwei äußeren Abstandhalter ferner unterhalb des Gate-End-Dielektrikummerkmals und oberhalb der Isolationsstruktur angeordnet sind.
  4. Halbleiterstruktur nach Anspruch 1, ferner aufweisend eine dielektrische Finne, die über der Isolationsstruktur angeordnet ist und der Länge nach parallel zu der Halbleiterfinne ausgerichtet ist, wobei die dielektrische Finne in direktem Kontakt mit einem unteren Abschnitt des Endes der Gate-Struktur steht, wobei das Gate-Ende-Dielektrikummerkmal über der dielektrischen Finne angeordnet ist und in direktem Kontakt mit einem oberen Abschnitt des Endes der Gate-Struktur steht.
  5. Halbleiterstruktur nach Anspruch 1, wobei das Gate-Ende-Dielektrikummerkmal ein dielektrisches Material mit hohem k-Wert aufweist.
  6. Halbleiterstruktur nach Anspruch 1, ferner aufweisend eine Gate-Oberseite-Dielektrikumschicht, die über der Gate-Struktur angeordnet ist.
  7. Halbleiterstruktur nach Anspruch 1, wobei die Gate-Struktur eine erste Metall-Gate-Struktur mit hohem k-Wert ist, ferner aufweisend eine zweite Metall-Gate-Struktur mit hohem k-Wert, die der Länge nach mit der ersten Metall-Gate-Struktur mit hohem k-Wert ausgerichtet ist, wobei das Gate-Ende-Dielektrikummerkmal in Kontakt mit einem Ende der zweiten Metall-Gate-Struktur mit hohem k-Wert angeordnet ist.
  8. Halbleiterstruktur nach Anspruch 1, wobei die Gate-Struktur eine Metall-Gate-Struktur mit hohem k-Wert ist, ferner aufweisend eine dielektrische Gate-Struktur, die der Länge nach mit der Metall-Gate-Struktur mit hohem k-Wert ausgerichtet ist, wobei das Gate-Ende-Dielektrikummerkmal in Kontakt mit einem Ende der dielektrischen Gate-Struktur angeordnet ist.
  9. Halbleiterstruktur nach Anspruch 1, wobei die Gate-Struktur eine erste Gate-Struktur ist und die zwei äußeren Abstandhalter zwei erste äußere Abstandhalter sind, ferner aufweisend: eine zweite Gate-Struktur, die der Länge nach parallel zu der ersten Gate-Struktur ist; zwei zweite äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der zweiten Gate-Struktur angeordnet sind; und einen S/D-Kontakt, der über einem der zwei S/D-Merkmale angeordnet ist, wobei der S/D-Kontakt eine Seitenwand eines der ersten äußeren Abstandhalter und eine Seitenwand eines der zweiten äußeren Abstandhalter physisch kontaktiert.
  10. Halbleiterstruktur aufweisend: ein Substrat; eine Isolationsstruktur über dem Substrat; eine Halbleiterfinne, die sich von dem Substrat und benachbart zu der Isolationsstruktur erstreckt; eine erste dielektrische Finne und eine zweite dielektrische Finne, die über der Isolationsstruktur angeordnet sind und der Länge nach parallel zu der Halbleiterfinne ausgerichtet sind, wobei die Halbleiterfinne zwischen der ersten dielektrischen Finne und der zweiten dielektrischen Finne liegt; zwei Source/Drain-Merkmale, S/D-Merkmale, die auf die Halbleiterfinne aufgewachsen sind; einen Stapel von Kanalschichten, die über der Halbleiterfinne aufgehängt sind und die zwei S/D-Merkmale verbinden; eine Gate-Struktur, die um jede der Kanalschichten in dem Stapel von Kanalschichten gewickelt ist, wobei die Gate-Struktur ferner über der ersten dielektrischen Finne angeordnet ist; zwei äußere Abstandhalter, die an zwei gegenüberliegenden Seitenwänden der Gate-Struktur angeordnet sind; innere Abstandhalter, die zwischen den S/D-Merkmalen und den Kanalschichten angeordnet sind; und ein Gate-Ende-Dielektrikummerkmal, das über der zweiten dielektrischen Finne angeordnet ist und in direktem Kontakt mit einem Ende der Gate-Struktur steht, wobei das Gate-Ende-Dielektrikummerkmal, die äußeren Abstandhalter und die inneren Abstandhalter verschiedene Materialien enthalten.
  11. Halbleiterstruktur nach Anspruch 10, wobei ein Material, das in dem Gate-Ende-Dielektrikummerkmal enthalten ist, eine höhere Dielektrizitätskonstante aufweist als Materialien, die in den äußeren Abstandhaltern und den inneren Abstandhaltern enthalten sind.
  12. Halbleiterstruktur nach Anspruch 10, wobei die zweite dielektrische Finne einen unteren Abschnitt des Endes der Gate-Struktur direkt kontaktiert und das Gate-Ende-Dielektrikummerkmal einen oberen Abschnitt des Endes der Gate-Struktur direkt kontaktiert.
  13. Halbleiterstruktur nach Anspruch 10, wobei obere Oberflächen der ersten dielektrischen Finne und der zweiten dielektrischen Finne über einer oberen Oberfläche der S/D-Merkmale liegen.
  14. Halbleiterstruktur nach Anspruch 10, wobei Abschnitte der äußeren Abstandhalter über der zweiten dielektrischen Finne und unter dem Gate-Ende-Dielektrikummerkmal angeordnet sind.
  15. Halbleiterstruktur nach Anspruch 10, ferner aufweisend einen S/D-Kontakt, der an einem der S/D-Merkmale angeordnet ist, wobei der S/D-Kontakt der Länge nach parallel zu der Gate-Struktur angeordnet ist, wobei ein Abschnitt des S/D-Kontakts über der zweiten dielektrischen Finne angeordnet ist und das Gate-Ende-Dielektrikummerkmal kontaktiert.
  16. Verfahren umfassend: Bereitstellen einer Struktur aufweisend: - ein Substrat, eine Isolationsstruktur über dem Substrat; - eine Halbleiterfinne, die sich von dem Substrat und benachbart zu der Isolationsstruktur erstreckt; - ein Dummy-Gate über der Isolationsstruktur, das in einen Kanalbereich der Halbleiterfinne eingreift; und - äußere Abstandhalter an zwei gegenüberliegenden Seitenwänden des Dummy-Gates, wobei die Halbleiterfinne einen Stapel von ersten Halbleiterschichten und zweiten Halbleiterschichten aufweist, die abwechselnd gestapelt sind; Ätzen der Halbleiterfinne in der Nähe der zwei gegenüberliegenden Seitenwände des Dummy-Gates, um zwei Source/Drain-Gräben, S/D-Gräben, auszubilden; Ätzen der zweiten Halbleiterschichten von den S/D-Gräben aus, um Zwischenräume vertikal zwischen den ersten Halbleiterschichten auszubilden; Ausbilden innerer Abstandhalter in den Zwischenräumen; epitaktisches Aufwachsen von S/D-Merkmalen in den S/D-Gräben; Ausbilden einer Zwischenschichtdielektrikum-Schicht, ILD-Schicht, über den S/D-Merkmalen, dem Dummy-Gate und den äußeren Abstandhaltern; Ätzen des Dummy-Gates und der äußeren Abstandhalter, um einen Gate-Ende-Graben auszubilden, der von der Halbleiterfinne entfernt ist und über der Isolationsstruktur liegt; und Ausbilden eines Gate-Ende-Dielektrikummerkmals, das den Gate-Ende-Graben füllt, wobei eine Dielektrizitätskonstante des Gate-Ende-Dielektrikummerkmals höher als sowohl eine Dielektrizitätskonstante der äußeren Abstandhalter als auch eine Dielektrizitätskonstante der inneren Abstandhalter ist.
  17. Verfahren nach Anspruch 16, wobei die Struktur ferner eine dielektrische Finne aufweist, die über der Isolationsstruktur angeordnet ist und der Länge nach parallel zu der Halbleiterfinne ausgerichtet ist, wobei der Gate-Ende-Graben eine obere Oberfläche der dielektrischen Finne freilegt.
  18. Verfahren nach Anspruch 16, wobei, in einer Ansicht von oben, Abschnitte der äußeren Abstandhalter in dem Gate-Ende-Graben zurückbleiben.
  19. Verfahren nach Anspruch 16, wobei das Gate-Ende-Dielektrikummerkmal ein Material enthält, dessen Dielektrizitätskonstante größer als 3,9 ist.
  20. Verfahren nach Anspruch 16, ferner umfassend: Entfernen von zurückbleibenden Abschnitten des Dummy-Gates nach dem Ausbilden des Gate-Ende-Dielektrikummerkmals, wodurch ein Gate-Graben ausgebildet wird; Entfernen der zweiten Halbleiterschichten von dem Gate-Graben derart, dass die ersten Halbleiterschichten über dem Substrat aufgehängt und zwischen den S/D-Merkmalen verbunden zurückgelassen werden; und Ausbilden eines Metall-Gates mit hohem k-Wert in dem Gate-Graben, wobei Abschnitte des Metall-Gates mit hohem k-Wert um jede der ersten Halbleiterschichten gewickelt sind.
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