TW202143488A - 半導體結構及其製造方法 - Google Patents

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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Abstract

一種半導體結構，包括一基板、位於上述基板上方的隔離結構、自上述基板延伸並相鄰於隔離結構的半導體鰭片、位於半導體鰭片上的兩個源極/汲極特徵、懸掛於半導體鰭片上方並連接源極/汲極特徵的複數通道層、包裹環繞通道層之堆疊中的每一個通道層的閘極結構、設置於閘極結構的兩側側壁上的兩個外部間隔物、設置於源極/汲極特徵及通道層之間的複數內部間隔物、以及位於隔離結構上並直接接觸閘極結構之末端的閘極末端介電特徵。包含於閘極末端介電特徵中的材料所具有的介電常數，高於包含於外部間隔物及內部間隔物中的材料。

Description

半導體結構及其製造方法
本揭露係有關於一種半導體製造製程及其結構，特別係有關於閘極全環(GAA)裝置的製造製程及結構。
電子工業已經歷了對於更小且更快之電子裝置不斷增長的需求，這些電子裝置能夠同時支援更多日益繁複且精密的功能。為了滿足這些需求，積體電路(integrated circuit, IC)工業中持續追求製造低成本、高性能及低功耗的IC。迄今為止，藉由縮小IC尺寸(例如：最小的IC特徵尺寸)，進而改善生產效率並降低相關成本，在很大程度上實現了這些目標。然而，這種微縮亦增加了IC製造製程的複雜性。因此，為了實現IC裝置及其性能的持續進步，就需要在IC製造製程及技術方面有著相似的進步。
近年來，已導入了多重閘極(multi-gate)裝置以改善閘極控制。已觀察到多重閘極裝置可增加閘極-通道耦合(gate- channel coupling)、減少截止狀態(OFF-state)電流、及/或降低短通道效應(short-channel effect, SCE)。此等多重閘極裝置之一是為閘極全環(gate-all around, GAA)裝置，其包括圍繞通道區域延伸的閘極結構，以提供在多的側面上對通道區域的控制。GAA裝置可允許IC技術的大規模微縮、維持閘極控制並降低SCE，同時與傳統IC製造製程無縫地整合。隨著GAA裝置的不斷發展，在製造GAA裝置時出現了挑戰。這些挑戰包括起因於不充分之閘極隔離的源極/汲極接點與閘極之間和相鄰之閘極末端之間的短路、與來自金屬閘極和源極/汲極接點之金屬擴散有關的長期可靠度議題、閘極與源極/汲極之間的雜散電容(stray capacitance)等。因此，儘管現行之GAA裝置及其製造方法大致上已足以滿足其預期目的，但它們並非在所有方面都是完全令人滿意的。
本揭露實施例提供一種半導體結構。上述半導體結構包括一基板、位於上述基板上方的隔離結構、自上述基板延伸並相鄰於隔離結構的半導體鰭片、位於半導體鰭片上的兩個源極/汲極特徵、懸掛於半導體鰭片上方並連接源極/汲極特徵的複數通道層的一堆疊、包裹環繞複數通道層之上述堆疊中的每一個通道層的閘極結構、設置於閘極結構的兩側側壁上的兩個外部間隔物、設置於源極/汲極特徵及複數通道層之間的複數內部間隔物、以及位於隔離結構上並直接接觸閘極結構之末端的閘極末端介電特徵。包含於閘極末端介電特徵中的材料所具有的介電常數，高於包含於外部間隔物及內部間隔物中的材料。
本揭露實施例提供一種半導體結構。上述半導體結構包括一基板；位於上述基板上方的隔離結構；自上述基板延伸且相鄰於隔離結構的半導體鰭片；設置於隔離結構上方並平行於半導體鰭片呈縱向指向的第一介電鰭片及第二介電鰭片，其中半導體鰭片位於第一介電鰭片與第二介電鰭片之間；生長於半導體鰭片上的兩個源極/汲極特徵；懸掛於半導體鰭片上方且連接兩個源極/汲極特徵的複數通道層的一堆疊；包裹環繞複數通道層之上述堆疊中的每個通道層的閘極結構，其中閘極結構亦被設置於第一介電鰭片上方；設置於閘極結構的兩側側壁上的兩個外部間隔物；設置於源極/汲極特徵及複數通道層之間的複數內部間隔物；以及設置於第二介電鰭片上方並直接接觸閘極結構之末端的閘極末端介電特徵，其中閘極末端介電特徵、外部間隔物、以及內部間隔物包括不同的材料。
本揭露實施例提供一種半導體結構的製造方法。上述半導體結構的製造方法包括提供一結構，上述結構具有一基板、上述基板上方的隔離結構、自上述基板延伸並相鄰於隔離結構的半導體鰭片、位於隔離結構上並接合半導體鰭片之通道區域的虛擬閘極、以及位在虛擬閘極之兩側側壁上的複數外部間隔物，其中半導體鰭片包括由複數第一半導體層與複數第二半導體層所交替堆疊的一堆疊。上述半導體結構的製造方法更包括蝕刻靠近虛擬閘極之兩側側壁的半導體鰭片，以形成兩個源極/汲極溝槽；自源極/汲極溝槽蝕刻複數第二半導體層，以形成垂直位於複數第一半導體層之間的複數間隙；在複數間隙中形成複數內部間隔物；在源極/汲極溝槽中磊晶生長複數源極/汲極特徵；在複數源極/汲極特徵、虛擬閘極以及複數外部間隔物上方形成層間介電層；蝕刻虛擬閘極以及複數外部間隔物，以形成遠離半導體鰭片且位於隔離結構上方的閘極末端溝槽；以及形成填充閘極末端溝槽的閘極末端介電特徵，其中閘極末端介電特徵的介電常數，高於複數外部間隔物的介電常數以及複數內部間隔物的介電常數兩者。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。再進一步來說，當一數字或一數字範圍以「大約」、「大概」或類似之用語描述，該用語涵蓋所述數字的某些變化(例如+/-10％或其他變化)以內的數字，除非另有說明，否則依據本文所揭露之具體技術根據本揭露技術領域具通常知識者的知識進行判斷。舉例來說，用語「約5nm(奈米)」所涵蓋的尺寸範圍，可為4.5nm至5.5nm，或是4.0nm至5.0nm等。
本揭露係有關於一種半導體製造製程及其結構，特別係有關於閘極全環(GAA)裝置，例如具有極窄圓柱狀或片狀之通道體的垂直堆疊閘極全環水平奈米線或奈米片MOSFET裝置。因為具有良好的閘極控制能力、較低的漏電流、微縮能力以及與FinFET裝置完全兼容的佈局，GAA裝置有望將CMOS帶入路線圖(roadmap)的下一個階段。本揭露的一般目的包括提供用於自我對準(self-aligned)接觸方案之與介電鰭片(或介電線路)結合的新的閘極間隔物設計。隨著裝置密度的不斷提高，這有利於降低短路的風險。對於閘極側壁介電質，本揭露在閘極末端與閘極末端之間提供高度可靠的閘極末端介電質方案，以及提供用於閘極側壁的複數間隔物方案，以減少雜散電容並增加閘極隔離。
第2圖至第7圖係根據本揭露實施例所示，GAA之裝置200的一部分的局部示意圖。具體來說，第1圖是裝置200在X-Y平面中的俯視圖；第2圖、第3圖、第4圖及第5圖分別係根據本揭露一些實施例所示，沿著第1圖之「截面-1」線段、「截面-2」線段、「截面-3」線段及「截面-4」線段的第1圖之GAA裝置的一部分的示意截面圖；第6圖係根據本揭露實施例所示，沿著第1圖之「截面-5」線段的第1圖之GAA裝置的一部分的示意截面圖；而第7圖係根據本揭露其他實施例所示，沿著第1圖之「截面-5」線段的第1圖之GAA裝置的一部分的示意截面圖。
在一些實施例中，裝置200可被包括在微處理器、記憶體及/或其他IC裝置中。在一些實施例中，裝置200為下列裝置的一部分：IC晶片、系統單晶片(system on chip, SoC)、或其一部分，它們包括各種被動及主動微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(PFET)、n型場效電晶體(NFET)、FinFET、奈米片FET、奈米線FET、其他類型之多重閘極FET、金屬氧化物半導體場效電晶體(semiconductor field effect transistor, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor, BJT)、橫向擴散MOS(laterally diffused MOS, LDMOS)電晶體、高壓電晶體、高頻電晶體、記憶體裝置、其他合適之組件、或其組合。為使說明清晰易懂，已簡化第2圖至第7圖，以更好地理解本揭露的發明概念。額外的特徵可被加入裝置200中，且在一些其他實施例中，下文所述的一些特徵可被取代、修改或移除。
來到第1圖，裝置200包括複數標準(STD)單元，其中每個標準單元包括複數電晶體。標準單元藉由介電閘極402及閘極末端介電特徵404彼此分隔與隔離。換句話說，介電閘極402及閘極末端介電特徵404是沿著STD單元的邊界設置的。電晶體由閘極堆疊240(沿著「X」方向呈縱向指向(oriented lengthwise))所形成(或包括閘極堆疊240)，閘極堆疊240被設置於主動區(active region)204B及主動區204A(沿著「Y」方向呈縱向指向)上方。裝置200亦包括閘極側壁間隔物247，閘極側壁間隔物247被沿著閘極堆疊240的側壁在「X」方向上設置。
參照第2圖及第3圖，裝置200包括基板202，在基板202上方形成有包括閘極堆疊240和主動區204A及204B在內的各種特徵。在所繪實施例中，基板202包括矽，例如矽晶圓。替代地或附加地，基板202包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。替代性地，基板202為絕緣層上半導體(semiconductor-on-insulator)基板，例如絕緣層上矽(SOI)基板、絕緣層上矽鍺(SGOI)基板、或是絕緣層上鍺(GOI)基板。絕緣層上半導體基板可藉由佈植氧分離(separation by implantation of oxygen, SIMOX)、晶圓接合(wafer bonding)、及/或其他合適的方法來製造。根據裝置200的設計要求，基板202可包括各種摻雜區域。
在本實施例中，主動區204A為p型摻雜區域(下文中可稱為p井(p-well)204A)，可被配置以用於n型GAA電晶體，而主動區204B則是n型摻雜區域(下文中可稱為n井(n-well)204B)，可被配置以用於p型GAA電晶體。諸如n井204B的n型摻雜區域被摻雜以n型摻雜物，例如磷、砷、其他n型摻雜物、或其組合。諸如p井204A的p型摻雜區域被摻雜以p型摻雜物，例如硼、銦、其他p型摻雜物、或其組合。在一些實施方式中，基板202包括由p型摻雜物與n型摻雜物的組合所形成的摻雜區域。各種摻雜區域可被直接形成於基板202之上及/或之中，舉例來說，提供p井結構、n井結構、雙井(dual-well)結構、凸起(raised)結構、或其組合。可執行離子佈植(implantation process)製程、擴散製程、及/或其他合適之摻雜製程，以形成各種摻雜區域。
如第3圖及第4圖所示，裝置200進一步包括分別設置於摻雜區域204A(亦稱為主動區204A或p井204A)及摻雜區域204B(亦稱為主動區204B或p井204B)上方的鰭片205A及鰭片205B。在一些實施例中，藉由將摻雜區域204A及204B的上方部分分別圖案化為鰭片的形狀，來形成鰭片205A及205B。可藉由任何合適的方法來圖案化鰭片205A及205B。舉例來說，可使用一或多種微影(photolithography)製程來圖案化鰭片205A及205B，包括雙重圖案化(double-patterning)或多重圖案化(multi- patterning)製程。
如第3圖及第4圖所示，裝置200進一步包括位在基板202上方的隔離特徵230，隔離特徵230將鰭片205A與205B彼此隔離。隔離特徵230可包括氧化矽、氮化矽、氮氧化矽、其他合適之隔離材料(例如包括矽、氧、氮、碳或其他合適之隔離成份)、或其組合。隔離特徵230可包括不同的結構，例如淺溝槽隔離(shallow trench isolation, STI)結構、深溝槽隔離(deep trench isolation, DTI)結構、及/或矽局部氧化(local oxidation of silicon, LOCOS)結構。舉例來說，隔離特徵230可包括STI特徵，STI特徵定義鰭片205A及205B，並將鰭片205A及205B與其他主動裝置區域(例如：鰭片)及/或被動裝置區域電性隔離。在一些實施例中，STI特徵包括填充溝槽的多層結構，例如設置於包含熱氧化物之襯墊層(liner layer)上方的包含氮化矽的薄層。在另一個範例中，STI特徵包括設置於摻雜之襯墊層(包括：例如硼矽酸鹽玻璃(boron silicate glass, BSG)或磷矽酸鹽玻璃(phosphosilicate glass, PSG)上的介電層。在又一個範例中，STI特徵包括設置於襯墊介電層上的體(bulk)介電層，其中體介電層及襯墊介電層包括根據設計要求的材料。
如第2圖及第4圖所示，裝置200進一步包括n型摻雜之源極/汲極特徵260A，被設置於p型摻雜區域204A(亦稱為主動區204A)及鰭片205A上方以用於形成NMOSFET，以及包括p型摻雜之源極/汲極特徵260B，被設置於n型摻雜區域204B及鰭片205B上方以用於形成PMOSFET。可使用磊晶生長(epitaxial growth)來形成源極/汲極特徵260A及260B。舉例來說，自基板202、鰭片205A/205B及半導體層215的一些部分磊晶生長半導體材料，以形成磊晶的源極/汲極特徵260A及260B。磊晶製程可使用化學氣相沉積(CVD)沉積技術(例如：化學氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶(molecular beam epitaxy, MBE)、其他合適之磊晶生長製程、或其組合。磊晶製程可使用氣態及/或液態的前驅物(precursor)，前驅物與基板202及/或半導體之鰭片205A/205B的成份相互作用。在一些實施例中，磊晶的源極/汲極特徵260A可包括矽，且可被碳、磷、砷、其他n型摻雜物或其組合所摻雜(舉例來說，形成Si：C磊晶源極/汲極特徵、Si：P磊晶源極/汲極特徵、或是Si：C：P磊晶源極/汲極特徵)。在一些實施例中，磊晶的源極/汲極特徵260B可包括矽鍺或鍺，且可被硼、其他p型摻雜物或其組合所摻雜(舉例來說，形成Si：Ge：B磊晶源極/汲極特徵)。在一些實施例中，磊晶源極/汲極特徵260A及/或260B包括一個以上的磊晶半導體層，其中磊晶半導體層可包括相同或不同的材料及/或摻雜濃度。在一些實施例中，磊晶之源極/汲極特徵260A及260B包括在GAA電晶體的各別通道區域中，達成所期望之張應力(tensile stress)及/或壓應力(compressive stress)的材料及/或摻雜物。在一些實施例中，磊晶之源極/汲極特徵260A及260B藉由在沉積期間將雜質添加到磊晶製程的源材料中來進行摻雜(即：原位(in- situ))。在一些實施例中，磊晶之源極/汲極特徵260A及260B在沉積製程之後，藉由離子佈植製程來進行摻雜。在一些實施例中，執行退火(annealing)製程(例如：快速熱退火(rapid thermal annealing, RTA)及/或雷射退火)以活化磊晶的源極/汲極特徵260A、260B及/或其他源極/汲極區域(舉例來說，重度摻雜之源極/汲極區域及/或輕度摻雜之源極/汲極(lightly doped source/ drain, LDD)區域)。在一些實施例中，磊晶之源極/汲極特徵260A、260B是由分開的製程順序所形成的，舉例來說，包括當在n型GAA電晶體區域中形成磊晶之源極/汲極特徵260A時，遮蔽p型GAA電晶體區域，以及當在p型GAA電晶體區域中形成磊晶之源極/汲極特徵260B時，遮蔽n型GAA電晶體區域。
如第2圖及第3圖所示，裝置200進一步包括懸掛(suspend)在每一對源極/汲極特徵260A之間的半導體層215的堆疊，以及包括懸掛在每一對源極/汲極特徵260B之間的半導體層215的另一個堆疊。半導體層215的堆疊被用作GAA裝置的電晶體通道。因此，半導體層215亦被稱為通道層215。通道層215可包括單晶矽。替代性地，通道層215可包括鍺、矽鍺或其他合適的半導體材料。在一開始，通道層215被形成為半導體層堆疊的一部分，半導體層堆疊包括通道層215與不同材料的其他半導體層。作為形成鰭片205A及205B之製程的一部分，半導體層堆疊亦被圖案化而成為在基板202上方突出的鰭片。在閘極替換製程期間，半導體層堆疊被選擇性地蝕刻以移除其他半導體層，留下懸掛在基板202上方以及對應之源極/汲極特徵260A、260B之間的通道層215。這亦被稱為通道釋放(release)製程。
如第3圖所示，用於NMOSFET GAA的通道層215以間隔S1沿著Z方向彼此分隔，而用於PMOSFET GAA的通道層215則以間隔S2沿著Z方向彼此分隔。在所繪實施例中，間隔S1約等於間隔S2，然而本揭露亦思及了間隔S1不同於間隔S2的實施例。進一步地，用於NMOSFET GAA的通道層215具有沿著「X」方向的寬度W1以及沿著「Z」方向的厚度「T1」，且用於PMOSFET GAA的通道層215具有沿著「X」方向的寬度W2以及沿著「Z」方向的厚度「T2」。在所繪實施例中，厚度T1約等於厚度T2，然而本揭露亦思及了厚度T1不同於厚度T2的實施例。在一個實施例中，寬度W1約等於寬度W2。在另一個實施例中，寬度W2大於寬度W1，以提高PMOS裝置在平衡CMOS設計中的性能。舉例來說，寬度W2對寬度W1的比，可處於1.05至2的範圍中，儘管本揭露思及了寬度W1與寬度W2具有其他配置的實施例，包括寬度W1大於寬度W2的實施例。在一些實施例中，寬度W1及/或寬度W2為約4nm至約10nm。在一些實施例中，每個通道層215具有奈米尺度的尺寸，且可被稱為「奈米線(nanowire)」，這一般是指通道層以允許金屬閘極物理地接觸通道層之至少兩個側面的方式懸掛，且在GAA電晶體中，允許金屬閘極物理地接觸通道層的至少四個側面(即：環繞通道層)。在此等實施例中，懸掛之通道層的垂直堆疊可被稱為奈米結構。在一些實施例中，通道層215可為圓柱狀的(例如：奈米線)、矩形的(例如：奈米棒)、片狀的(例如：奈米片)等，或具有其他合適的形狀。在本揭露中，為了便於討論，最頂層之通道層215被標記為215a(稱為頂部通道層215a)，而其他通道層215則標記為215b(稱為通道層215b)。
如第1圖、第2圖及第3圖所示，閘極堆疊240包括閘極介電層282以及閘極電極層350。用於PMOSFET GAA的閘極堆疊240被設置於一對p型的源極/汲極特徵260B之間，而用於NMOSFET GAA的閘極堆疊240被設置在一對n型的源極/汲極特徵260A之間。一些閘極堆疊240可連接(或跨越)PMOSFET GAA與NMOSFET GAA。閘極介電層282包裹環繞每個半導體層215。閘極介電層282可包括高k值介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba, Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適之高k值介電材料、或其組合。高k值介電材料通常是指具有高介電常數的介電材料，舉例來說，介電常數大於氧化矽的介電常數(k≈3.9)。可藉由化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、原子層沉積(atomic layer deposition, ALD)、化學氣相沉積(chemical vapor deposition, CVD)、及/或其他合適的方法來形成閘極介電層282。在一些實施例中，閘極堆疊240進一步包括位在閘極介電層282與通道層215之間的界面層(interfacial layer)。界面層可包括二氧化矽、氮氧化矽、或其他合適的材料。在一些實施例中，閘極電極層350包括用於NMOSFET GAA裝置的n型功函數(work function)層，或是用於PMOSFET GAA裝置的p型功函數層，且進一步包括金屬填充層。舉例來說，n型功函數層可包括具有夠低之有效功函數的金屬，例如鈦、鋁、碳化鉭、氮碳化鉭(tantalum carbide nitride)、氮化鉭矽(tantalum silicon nitride)、或其組合。舉例來說，p型功函數層可包括具有夠大之有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑、或其組合。舉例來說，金屬填充層可包括鋁、鎢、鈷、銅及/或其他合適的材料。可藉由CVD、物理氣相沉積(PVD)、電鍍及/或其他合適的製程，來形成閘極電極層350。因為閘極堆疊240包括高k值介電層與金屬層，因此它亦被稱為高k值金屬閘極240。
如第1圖及第2圖所示，裝置200包括位在閘極堆疊240之側壁上且位在頂部通道層215a上方的閘極間隔物247，以及進一步包括位在閘極堆疊240之側壁上且位在頂部通道層215a下方的閘極間隔物255。在本揭露中，閘極間隔物247亦被稱為外部間隔物247或頂部間隔物247，而閘極間隔物255亦被稱為內部間隔物255。內部間隔物255被設置為橫向地位在源極/汲極特徵260A(或260B)與閘極堆疊240之間，以及垂直地位在通道層215之間。在本實施例中，裝置200進一步包括位在每個通道層215與源極/汲極特徵(或重度摻雜S/D)260A/260B之間的輕度摻雜源極/汲極(LDD)區域262。通道層215b與源極/汲極特徵260A/260B之間的LDD區域262被內部間隔物255所圍繞，而頂部通道層215a與源極/汲極特徵260A/260B之間的LDD區域262，則被內部間隔物255與頂部間隔物247所圍繞。LDD區域262向GAA裝置200提供進一步的裝置性能增強(例如：短通道控制)。在一個實施例中，用於內部間隔物255與頂部間隔物247的材料是不同的。裝置200進一步包括虛擬的(dummy)介電閘極(或隔離閘極)402，介電閘極402平行於閘極堆疊240呈縱向指向。介電閘極402沿著「X」方向隔離相鄰的STD單元。頂部間隔物247亦被設置於介電閘極402的側壁上方。
如第1圖及第3圖所示，裝置200進一步包括閘極末端介電特徵404，閘極末端介電特徵404被設置於閘極堆疊240的一端與另一個閘極堆疊240的一端之間、閘極堆疊240的一端與介電閘極402的一端之間、以及介電閘極402的一端與另一個介電閘極402的一端之間。閘極末端介電特徵404亦沿著「X」方向分隔頂部間隔物247。頂部間隔物247、內部間隔物255、介電閘極402、以及閘極末端介電特徵404共同提供隔離功能，將閘極堆疊240彼此隔離，並將閘極堆疊240與附近的導體隔離，其中附近的導體包括源極/汲極特徵260A與260B以及源極/汲極接點406(第2圖)。隨著裝置整合度不斷地增加，這種隔離變得越來越需要。用於頂部間隔物247、內部間隔物255、介電閘極402及閘極末端介電特徵404的材料經過選擇，以在小尺寸(厚度)下提供優異的隔離。進一步地，用於頂部間隔物247、內部間隔物255、介電閘極402及閘極末端介電特徵404的材料經過選擇，以提供低雜散(或耦合)電容以滿足高速性能。
在一個實施例中，用於頂部間隔物247、內部間隔物255、以及閘極末端介電特徵404的材料彼此不同，且閘極末端介電特徵404在這三者中具有最高的介電常數。在一個實施例中，閘極末端介電特徵404包括高k值材料，例如選自包含下列材料的群組：Si3N4、含氮氧化物、含碳氧化物、介電金屬氧化物，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba, Sr)TiO3 (BST)、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適之高k值介電材料、或其組合。在另進一步的實施例中，內部間隔物255具有高於頂部間隔物247的有效介電常數。舉例來說，內部間隔物255所包括的材料可選自由下列材料所組成的群組：SiO2 、Si3 N4 、SiON、SiOC、SiOCN、氮基(nitride base)介電材料、氣隙(air gap)、或其組合；而頂部間隔物247所包括的材料可選自由下列材料所組成的群組：SiO2 、Si3 N4 、碳摻雜的氧化物、氮摻雜的氧化物、多孔氧化物、氣隙、或其組合。介電閘極(或隔離閘極)402可包括介電材料，例如SiO2 、SiON、Si3 N4 、高k值介電材料、或它們的組合。用於形成介電閘極402的範例性製程揭露於美國專利US 9,613,953、US 9,805,985、以及US 9,793,273中，這些專利轉讓予與本揭露相同之受讓人，且藉由引用而導入本文中。
如第2圖及第3圖所示，裝置200進一步包括閘極頂部介電層408，設置於每個閘極堆疊240與介電閘極402上方。在一個實施例中，閘極頂部介電層408的厚度處於約2nm至約60nm的範圍內。閘極頂部介電層408所包括的材料可選自由下列材料所組成的群組：氧化矽、SiOC、SiON、SiOCN、氮基介電質、介電金屬氧化物，例如鉿氧化物(HfO2 )、鉭氧化物(Ta2 O5 )、鈦氧化物(TiO2 ）、鋯氧化物(ZrO2 )、鋁氧化物(Al2 O3 )、釔氧化物(Y2 O3 )、或其組合。可藉由下列方式形成閘極頂部介電層408：掘入(recess)閘極堆疊240、介電閘極402以及頂部間隔物247以形成溝槽、以一或多種介電材料填充溝槽、以及執行化學機械研磨(CMP)製程以移除多餘的介電材料。
如第2圖及第4圖所示，裝置200進一步包括位在源極/汲極特徵260A及260B上方的矽化特徵261，以及位在矽化特徵261上方的源極/汲極接點406。可藉由下列方式形成矽化特徵261：在源極/汲極特徵260A/260B上沉積一或多種金屬、對裝置200執行退火製程以引起一或多種金屬與源極/汲極特徵260A/ 260B之間的反應來形成矽化特徵261、以及移除一或多種金屬的未反應部分。矽化特徵261可包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、或是其他合適的化合物。在一個實施例中，源極/汲極接點406可包括導電阻障(barrier)層以及導電阻障層上方的金屬填充層。導電阻障層用於防止金屬填充層的金屬材料擴散到與源極/汲極接點406相鄰的介電層中。導電阻障層可包括鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或是導電氮化物，例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)、或其組合，且可藉由CVD、PVD、ALD及/或其他合適的製程形成。金屬填充層可包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、或其他金屬，且可藉由CVD、PVD、ALD、電鍍、或其他合適的製程形成。在一些實施例中，在源極/汲極接點406中省略了導電阻障層。
在一個實施例中，以下列方式形成矽化特徵261及源極/汲極接點406：藉由使用自我對準蝕刻製程蝕刻S/D接點孔洞，並接著在接點孔洞中執行前文所揭露的沉積、退火及其他製程，以形成矽化特徵261及源極/汲極接點406。自我對準蝕刻製程使用閘極頂部介電層408、頂部間隔物247、及/或閘極末端介電特徵404作為蝕刻遮罩。形成自我對準源極/汲極接點的範例性方法揭露於美國專利US 7,026,689以及US 7,419,898中，這些專利轉讓予與本揭露相同之受讓人，且藉由引用而導入本文中。
第5圖顯示源極/汲極接點406形成在與閘極頂部介電層408及頂部間隔物247的側壁自我對準的空間中的範例。第6圖及第7圖顯示源極/汲極接點406形成在與閘極末端介電特徵404的側壁自我對準的空間中的範例。自我對準蝕刻製程所施加的蝕刻劑經過調整，以蝕刻層間介電(inter-layer dielectric, ILD)層270(敘述於下文)，且不會(或最小化)蝕刻閘極頂部介電層408、頂部間隔物247、以及閘極末端介電特徵404，進而形成對準閘極頂部介電層408、頂部間隔物247、以及閘極末端介電特徵404之側壁的接觸孔洞。第5圖亦顯示了在STI區域中(即：閘極堆疊240及介電閘極402直接設置於隔離特徵230上的位置)，閘極堆疊240及介電閘極402的側壁被頂部間隔物247所覆蓋，且不存在內部間隔物255。
如第2圖及第4圖所示，裝置200進一步包括層間介電(ILD)層270。ILD層270被設置在隔離特徵230上方。包括源極/汲極特徵260A/260B、矽化特徵261、源極/汲極接點406、閘極堆疊240、介電閘極402、頂部間隔物247、內部間隔物255、閘極末端介電特徵404、以及閘極頂部介電層408的各種特徵，被嵌入ILD層270中。在一些實施例中，裝置200進一步包括位在ILD層270與源極/汲極特徵260A/260B、閘極堆疊240、介電閘極402還有頂部間隔物247之間的接觸蝕刻停止層(contact etch stop layer, CESL)。接觸蝕刻停止層可包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi、或其他合適的材料，且可藉由CVD、PVD、ALD或其他合適的方法形成。ILD層270可包括正矽酸乙酯(TEOS)氧化物、未摻雜之矽酸鹽玻璃或摻雜之氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜之矽玻璃(BSG)、低k值介電材料、其他合適之介電材料、或其組合。可藉由PECVD(電漿增強型CVD)、FCVD (流動式CVD)、或其他合適的方法形成ILD層270。
如第1圖及第3圖所示，裝置200進一步包括電性連接至閘極堆疊240的閘極通孔410。如第1圖及第4圖所示，裝置200進一步包括電性連接至源極/汲極接點406的源極/汲極接點通孔412。閘極通孔410及源極/汲極接點通孔412中的每一者，可包括導電阻障層以及位在導電阻障層上方的金屬填充層。導電阻障層用於防止金屬填充層的金屬材料擴散到與通孔相鄰的介電層中。導電阻障層可包括鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或是導電氮化物，例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)、或其組合，且可藉由CVD、PVD、ALD及/或其他合適的製程形成。金屬填充層可包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、或其他金屬，且可藉由CVD、PVD、ALD、電鍍、或其他合適的製程形成。在一些實施例中，在通孔中省略了導電阻障層。
第6圖根據一個實施例顯示裝置200的更多細節，特別是閘極末端介電特徵404。如第6圖所示，閘極末端介電特徵404被直接設置在隔離特徵230上。閘極末端介電特徵404與隔離特徵230之間不存在頂部間隔物247。換句話說，在此實施例中，閘極末端介電特徵404完全分隔沿著「X」方向對準的頂部間隔物247(第1圖)。
第7圖根據另一個實施例顯示裝置200的更多細節，特別是閘極末端介電特徵404。如第7圖所示，閘極末端介電特徵404被直接設置在隔離特徵230上。但是有一部分的頂部間隔物247位在閘極末端介電特徵404與隔離特徵230之間。換句話說，在此實施例中，閘極末端介電特徵404並未與沿著「X」方向對準的頂部間隔物247(第1圖)完全分離，且頂部間隔物247的一些部分被設置在閘極末端介電特徵404的側壁上。如同將於下文所討論的，由閘極末端介電特徵404所佔據的空間，最初是由閘極堆疊240(或是最終由閘極堆疊240所取代的犧牲閘極堆疊)及頂部間隔物247所佔據的。在一個實施例中，閘極末端介電特徵404是由下列方式形成：根據切割圖案切割(cut)閘極堆疊240(或是犧牲閘極堆疊)以及頂部間隔物247以形成溝槽，並以一或多種介電材料填充溝槽。切割製程根據切割圖案完全切割閘極堆疊240，但可能完全或部分地切割頂部間隔物247。當頂部間隔物247被完全切割時，閘極末端介電特徵404被形成為如第6圖所示的構造。當頂部間隔物247被部分切割時，閘極末端介電特徵404被形成為如第7圖所示的構造。
第8圖係根據另一實施例(或第二實施例)所示，裝置200之一部分的俯視圖。第9圖係根據第二實施例所示，沿著第8圖之「截面-9」線段的裝置200的一部分的截面圖。第二實施例與前文參照第1圖至第7圖所述之實施例(第一實施例)相似。其中一個差異是，第一實施例中的介電閘極402，在第二實施例中被虛擬(dummy)金屬閘極240IP及虛擬金屬閘極240IN所取代。虛擬金屬閘極240IP與虛擬金屬閘極240IN被閘極末端介電特徵404所分隔。虛擬金屬閘極240IP與用於PMOSFET之常規、功能性的金屬閘極240具有相同的結構(例如：具有高k值閘極介電質及金屬閘極電極)，但虛擬金屬閘極240IP的閘極電極永久性地連接到關閉下層之通道的電壓電位(voltage potential)。舉例來說，虛擬金屬閘極240IP可永久性地連接到Vdd(正電源)。虛擬金屬閘極240IN與用於NMOSFET之常規、功能性的金屬閘極240具有相同的結構(例如：具有高k值閘極介電質及金屬閘極電極)，但虛擬金屬閘極240IN的閘極電極永久性地連接到關閉下層之通道的電壓電位。舉例來說，虛擬金屬閘極240IN可永久性地連接到Vss(負電源)或接地。虛擬金屬閘極240IP與240IN減少了相鄰之STD單元之間的雜訊耦合(noise coupling)。如第8圖所示，虛擬金屬閘極240IP與240IN以及閘極末端介電特徵404被沿著STD單元的邊界設置。進一步地，閘極末端介電特徵404被設置在閘極堆疊240的一端與另一個閘極堆疊240的一端之間、閘極堆疊240的一端與虛擬金屬閘極240IP或240IN的一端之間、以及虛擬金屬閘極240IP或240IN的一端與另一個虛擬金屬閘極240IP或240IN的一端之間。第二實施例的其他態樣與第一實施例相同。舉例來說，對閘極末端介電特徵404、隔離特徵230以及頂部間隔物247而言，在一個實施例中，可被設置為如第6圖所示，而在另一個實施例中，則可被設置為如第7圖所示。再舉例來說，閘極末端介電特徵404、頂部間隔物247以及內部間隔物255的材料彼此間並不相同，且閘極末端介電特徵404具有三者中最高的介電常數。又舉例來說，內部間隔物255具有比頂部間隔物247還高的有效介電常數。
第10圖係根據又一個實施例(或第三實施例)所示，裝置200的一部分的俯視圖。第11圖、第12圖、第13圖及第14圖分別係根據一些實施例所示，沿著第10圖之「截面-10」線段、「截面-11」線段、「截面-12」線段及「截面-13」線段的裝置200的一部分的截面圖。第三實施例與前文參照第1圖至第7圖所述之實施例(第一實施例)相似。具體來說，第11圖與第2圖相同，而第14圖與第5圖相同。其中一個差異是，裝置200的第三實施例進一步包括介電線(或介電鰭片)414，介電線414沿著「Y」方向指向並與先前所述之鰭片205A/205B平行。如第10圖及第12圖所示，介電線414被沿著STD單元的邊界設置，且被設置於閘極末端介電特徵404下方。進一步地，有一些介電線414被設置於相同STD單元中的PMOSFET與NMOSFET之間。如第12圖所示，介電線414被設置於隔離特徵230上方以及鰭片205A與205B之間。介電線414在隔離特徵230上方延伸。每個閘極末端介電特徵404被設置在虛擬的介電線414上方。在一些實施例中，每個閘極末端介電特徵404與下方之虛擬的介電線414中心對準(center-aligned)。而且，連接PMOSFET與NMOSFET的閘極電極350(亦稱為閘極電極層350)被設置於虛擬的介電線414上方，且閘極電極350上的閘極通孔410與下方之虛擬的介電線414實質上中心對準。如第13圖所示，介電線414被設置在源極/汲極特徵260A與260B之間。一些源極/汲極接點406被直接設置在介電線414上方，並與介電線414接觸。介電線414進一步增強了源極/汲極特徵260A與260B之間、相鄰的STD單元之間、以及相鄰的閘極堆疊240之間的隔離。
第15圖及第16圖係根據兩個替代性實施例所示，沿著第10圖之「截面-14」線段的裝置200的一部分的截面圖。參照第15圖，虛擬的介電線414被設置在隔離特徵230上方，而閘極末端介電特徵404被設置在虛擬的介電線414上方。在此實施例中，源極/汲極接點406亦被設置在虛擬的介電線414上方。在此截面圖中，虛擬的介電線414上方並沒有頂部間隔物247。參照第16圖，頂部間隔物247被設置在虛擬的介電線414上方，並相鄰於閘極末端介電特徵404的下方部分。在此實施例中，頂部間隔物247亦被設置為相鄰於源極/汲極接點406的下方部分。如同將於後續所討論的，由閘極末端介電特徵404所佔據的空間，最初是由閘極堆疊240(或最終將由閘極堆疊240所取代的犧牲閘極堆疊)以及頂部間隔物247所佔據的。在一個實施例中，藉由根據切割圖案切割閘極堆疊240(或是犧牲閘極堆疊)及頂部間隔物247以形成溝槽，並以一或多種介電材料填充溝槽來形成閘極末端介電特徵404。切割製程根據切割圖案完全切割閘極堆疊240，但可完全地或部分地切割頂部間隔物247。當頂部間隔物247被完全切割時，閘極末端介電特徵404被形成為如第15圖所示的配置。當頂部間隔物247被部分切割時，閘極末端介電特徵404被形成為如第16圖所示的配置。介電線414進一步增強源極/汲極接點406與隔離特徵230之間的隔離。
在各個實施例中，介電線414可包括單層的介電材料或是多層的介電材料。介電線414的材料可包括SiO2 、SiOC、SiON、SiOCN、含碳氧化物、含氮氧化物、介電金屬氧化物，例如鉿氧化物(HfO2 )、鉭氧化物(Ta2 O5 )、鈦氧化物(TiO2 )、鋯氧化物(ZrO2 )、鋁氧化物(Al2 O3 )、釔氧化物(Y2 O3 )、或其組合。
第17A圖、第17B圖及第17C圖係根據本揭露各種態樣所示，用於製造諸如裝置200之多重閘極裝置的方法600的流程圖。下文結合第18圖至第30C圖簡要地描述方法600。本揭露思及附加製程。對於方法600的附加實施例，附加的操作可被提供於方法600之前、之中或之後，且一些操作可被移動、置換或取消。
在操作602中，方法600(第17A圖)在基板202上形成半導體層堆疊201，其中半導體層堆疊201包括以交替或交錯的配置，自基板202的表面垂直堆疊的半導體層210與半導體層215。在一個實施例中，基板202顯示於第18圖，且包括主動區204A及204B。在一個實施例中，半導體層堆疊201顯示於第19圖。為了便於討論，最頂部的半導體層215被標記為215a。在一些實施例中，以所繪的交錯及交替配置磊晶生長半導體層210與半導體層215。舉例來說，在基板上磊晶生長半導體層210中第一者，在半導體層210的第一者上磊晶生長半導體層215的第一者，在半導體層215的第一者上磊晶生長半導體層210的第二者，依此類推，直到半導體層堆疊201具有期望數量的半導體層210與半導體層215。在此等實施例中，半導體層210與半導體層215可被稱為磊晶層。在一些實施例中，半導體層210與半導體層215的磊晶生長是藉由下列製程達成的：分子束磊晶(MBE)製程、化學氣相沉積(CVD)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程，其他合適之磊晶生長製程、或其組合。
半導體層210的成份不同於半導體層215的成份，以在後續製程期間達到蝕刻選擇性及/或不同的氧化速率。在一些實施例中，半導體層210對一蝕刻劑具有第一蝕刻速率，而半導體層215對該蝕刻劑具有第二蝕刻速率，其中第二蝕刻速率小於第一蝕刻速率。在一些實施例中，半導體層210具有第一氧化速率，而半導體層215具有第二氧化速率，其中第二氧化速率小於第一氧化速率。在所繪實施例中，半導體層210與半導體層215包括不同的材料、組成原子百分率、組成重量百分率、厚度及/或特性，以在蝕刻製程(例如：被實施以在裝置200的通道區域中形成懸掛之通道的蝕刻製程)中達到期望的蝕刻選擇性。舉例來說，在半導體層210包括矽鍺且半導體層215包括矽的情況下，半導體層215的矽蝕刻速率小於半導體層210的矽鍺蝕刻速率。在一些實施例中，半導體層210與半導體層215可包括相同的材料，但具有不同的組成原子百分率，以達到蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層210與半導體層215可包括矽鍺，其中半導體層210具有第一矽原子百分率及/或第一鍺原子百分率，而半導體層215具有不同的第二矽原子百率及/或不同的第二鍺原子百分率。本揭露考慮了半導體層210與半導體層215包括任何半導體材料的組合，這些組合可提供所期望的蝕刻選擇性、所期望的氧化速率差、及/或所期望的性能特性(例如：使電流最大化的材料)，包括本文所揭露的任何半導體材料。
半導體層215或半導體層215的一部分形成裝置200的通道區。在所繪實施例中，半導體層堆疊201包括三個半導體層210及三個半導體層215，被配置以形成設置於基板202上方的三對半導體層，每一對半導體層具有各自的半導體層210與各自的半導體層215。在經歷後續的製程之後，此配置將產生具有三個通道的(GAA)裝置200。然而，本揭露考慮了半導體層堆疊201包括更多或較少的半導體層的實施例，舉例來說，取決於裝置200(例如：GAA電晶體)及/或裝置200之設計要求所期望的通道數量。舉例來說，半導體層堆疊201可包括兩個到十個的半導體層210，以及兩個到十個的半導體層215。在一些實施例中，半導體層210具有每層約1nm至約10nm的厚度，而半導體層215具有每層約1nm至約10nm的厚度，其中厚度的選擇是基於對裝置200的製造及/或裝置性能的考量。第19圖亦顯示了半導體層堆疊201上的硬遮罩層416，用於在後續的一或多個圖案化製程期間保護半導體層堆疊201。
在操作604中，方法600(第17A圖)將半導體層堆疊201圖案化為鰭片211，並將主動區204A/204B圖案化為鰭片205A/205B，如第20圖所示。可藉由任何合適的方法圖案化鰭片211及205A/205B。舉例來說，可使用一或多種微影製程來圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影製程與自我對準製程，舉例來說，允許創建的圖案所具有的間距，小於另外使用單一、直接之微影製程所能獲得的間距。舉例來說，在一個實施例中，在半導體層堆疊201上形成犧牲層，並使用微影製程將犧牲層圖案化。使用自我對準製程沿著圖案化之犧牲層的側邊形成間隔物。接著移除犧牲層，而剩餘的間隔物，或心軸(mandrel)，可接著被用作遮罩元件以用於圖案化鰭片。舉例來說，遮罩元件可被用於將凹槽(recess)蝕刻到半導體層堆疊201及基板202之中，以產生鰭片211、205A及205B。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻(reactive ion etching, RIE)、及/或其他合適的製程。舉例來說，乾式蝕刻可施加含氧氣體、含氟氣體(例如：CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氯氣體(例如：Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如：HBr及/或CHBr3 )、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。舉例來說，濕式刻蝕製程可包括在下列蝕刻劑中進行蝕刻：稀氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨、含氫氟酸(HF)溶液、硝酸(HNO3 )、及/或乙酸(CH3 COOH)、或其他合適的濕式蝕刻劑。形成鰭片的方法的許多其他實施例可能是合適的。
操作604進一步形成隔離特徵230。可藉由以絕緣材料填充鰭片之間的溝槽來形成隔離特徵230，例如藉由使用CVD製程或旋塗式玻璃(spin-on glass)製程進行。可執行化學機械研磨(chemical mechanical polishing, CMP)製程，以移除過量的絕緣材料及/或平坦化隔離特徵230的頂部表面。接著執行回蝕刻(etching back)製程，以將隔離特徵230掘入(recess)至期望的厚度，例如圍繞鰭片的下方部分，並保留鰭片(特別是鰭片211)突出到隔離特徵230上方的上方部分。在一個實施例中，硬遮罩層416在CMP製程或回蝕刻製程期間被移除。
在操作606中，方法600(第17A圖)在鰭片211上方形成閘極結構，其中每個閘極結構包括犧牲閘極堆疊240’以及頂部閘極間隔物247。犧牲閘極堆疊240’包括犧牲閘極介電層246及犧牲閘極電極層245。參照第21A圖及第21B圖(第21A圖是沿著鰭片211之寬度方向的裝置200的一部分的截面圖，而第21B圖是沿著鰭片211之長度方向的裝置200的一部分的截面圖)，犧牲閘極介電層246被形成在鰭片211的頂部及側壁上，且犧牲閘極電極層245被形成在犧牲閘極介電層246上。在實施例中，犧牲閘極介電層246可包括介電材料，例如氧化矽、氮氧化矽、高k值介電材料，其他合適的介電材料，或其組合，而犧牲閘極電極層245包括合適的虛擬閘極材料，例如多晶矽層。犧牲閘極電極層245以及犧牲閘極介電層246可使用下列方法沉積：CVD、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(ALD)、高密度電漿CVD(high density plasma CVD, HDPCVD)、金屬有機CVD(MOCVD)、遠程電漿CVD(remote plasma CVD, RPCVD)、電漿增強型CVD (plasma enhanced CVD, PECVD)、低壓CVD(low-pressure CVD, LPCVD)、原子層CVD(ALCVD)、常壓CVD(atmospheric pressure CVD, APCVD)、電鍍，其他合適的方法、或其組合。
參照第22A圖、第22B圖及第22C圖，操作606將犧牲閘極電極層245及犧牲閘極介電層246圖案化為犧牲閘極堆疊240’， 犧牲閘極堆疊240’垂直於鰭片211呈縱向指向。第22A圖是裝置200的一部分的俯視圖，而第22B圖及第22C圖分別是沿著第22A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。舉例來說，操作606可執行微影圖案化及蝕刻製程，以圖案化犧牲閘極電極層245以及犧牲閘極介電層246。微影圖案化製程包括光阻(resist)塗佈(例如：自旋塗佈)、軟烤、光罩對準、曝光、曝後烤、顯影光阻、清洗(rinsing)、乾燥(例如：硬烤)、其他合適之微影製程、或其組合。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻方法、或其組合。接著，操作606藉由沉積及蝕刻製程在犧牲閘極堆疊240’的側壁上形成頂部間隔物247。
在操作608中，方法600(第17A圖)蝕刻相鄰於頂部間隔物247的鰭片211，以形成源極/汲極溝槽(或凹槽)250，如第23A圖、第23B圖及第23C圖所示。第23A圖是裝置200的一部分的俯視圖，而第23B圖及第23C圖分別是沿著第23A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。在所繪實施例中，蝕刻製程完全移除了鰭片211之源極/汲極區域中的半導體層堆疊201，因而曝露了源極/汲極區域中的主動區204A/204B。在一些實施例中，蝕刻製程移除了半導體層堆疊201的一些部分，但並非全部，使得源極/汲極溝槽250在源極/汲極區域中具有由半導體層210或半導體層215所定義的底部。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。在一些實施例中，蝕刻製程是多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別且交替地移除半導體層210與半導體層215。在一些實施例中，蝕刻製程的參數被配置以在最小化(到沒有)對犧牲閘極堆疊240’、頂部間隔物247及隔離特徵230的蝕刻的情況下，選擇性地蝕刻半導體層堆疊。
操作608亦在半導體層215之間形成間隙418。舉例來說，執行在最小化(到沒有)對半導體層215的蝕刻的情況下，選擇性地蝕刻藉由源極/汲極溝槽250所曝露之半導體層210的蝕刻製程，使得間隙418被形成在頂部間隔物247下方的半導體層215之間還有半導體層215與基板202之間。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。
在操作610中，方法600(第17A圖)在間隙418中形成內部間隔物255、磊晶生長源極/汲極特徵260A/260B、以及形成ILD層270，如第24A圖、24B圖及第24C圖所示。第24A圖是裝置200的一部分的俯視圖，而第24B圖及第24C圖分別是沿著第24A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。舉例來說，沉積製程在犧牲閘極堆疊240’上方以及定義源極/汲極溝槽250的特徵上方形成間隔物層。沉積製程可為CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合適的方法、或其組合。間隔物層部分地(且在一些實施例中，完全地)填充源極/汲極溝槽250。沉積製程被配置以確保間隔物層填充間隙418。接著執行在最小化(到沒有)對半導體層215、犧牲閘極堆疊240’及閘極間隔物247的蝕刻的情況下，選擇性地蝕刻間隔物層的蝕刻製程，以形成內部間隔物255。在一些實施例中，間隔物層自閘極間隔物247的側壁、半導體層215的側壁、犧牲閘極堆疊240’、以及基板202被移除。間隔物層(並因此包含內部間隔物255)包括與半導體層215的材料以及閘極間隔物247的材料不同的材料，以在第二蝕刻製程期間達到所期望的蝕刻選擇性。接著，操作610使用磊晶生長製程形成源極/汲極特徵260A及260B。磊晶製程可使用CVD沉積技術(例如：VPE及/或UHV- CVD)、分子束磊晶、其他合適之磊晶生長製程、或其組合。磊晶製程可使用氣態及/或液態前驅物，它們與基板202、半導體鰭片205A/205B、以及半導體層215的成份相互作用。操作610可原位或移地(ex-situ)摻雜源極/汲極特徵260A及260B，如同先前所述。在磊晶生長源極/汲極特徵260A及260B後，操作610在源極/汲極特徵260A及260B還有犧牲閘極堆疊240’上方形成CESL，並在CESL上方形成ILD層270。
方法200可前進到第17B圖所示的實施例，以切割犧牲閘極堆疊240’、形成閘極末端介電特徵404、以及接著形成高k值金屬閘極240，或者，方法200可前進到第17C圖所示的實施例，以形成高k值金屬閘極240、切割高k值金屬閘極240，以及接著形成閘極末端介電特徵404。這兩個實施例分別於下文進行討論。
參照第17B圖，在操作612中，方法600切割犧牲閘極堆疊240’，並形成閘極末端介電特徵404，如第25A圖、第25B圖及第25C圖所示。第25A圖是裝置200的一部分的俯視圖，而第25B圖及第25C圖分別是沿著第25A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。舉例來說，操作612可使用沉積及微影製程以形成蝕刻遮罩。蝕刻遮罩覆蓋了大部分的裝置200，但經由蝕刻遮罩中的開口曝露了垂直(沿著「Y」方向)沿著STD單元邊界(例如：見第1圖)的那些區域。在一個實施例中，這些開口基本上是矩形的圖案，使得微影光罩的製造與曝光更加容易。接著，使用一或多種蝕刻製程經由這些開口蝕刻犧牲閘極堆疊240’以及閘極間隔物247。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。蝕刻製程對犧牲閘極堆疊240’(犧牲閘極電極245)中的材料進行選擇性調整，且不會(或最小化)對隔離特徵230及ILD層270進行蝕刻。蝕刻製程完全移除蝕刻遮罩的開口中所曝露的犧牲閘極電極245，因而將犧牲閘極電極245切割成段。蝕刻製程可完全地或部分地移除蝕刻遮罩的開口中所曝露的閘極間隔物247，例如參照第6圖、第7圖、第15圖及第16圖所討論的。蝕刻製程在犧牲閘極電極245的分段(segment)之間產生溝槽。之後，操作612將一或多個介電層沉積到溝槽中，並對一或多個介電層執行CMP製程，以形成如第25B圖所示的閘極末端介電特徵404(還有如第5圖及第6圖所示的閘極末端介電特徵404)。
在操作614中，方法600(第17B圖)移除犧牲閘極堆疊240’以形成閘極溝槽275，如第26A圖、第26B圖及第26C圖所示。第26A圖是裝置200的一部分的俯視圖，而第26B圖及第26C圖分別是沿著第26A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。舉例來說，一或多個蝕刻製程完全移除犧牲閘極堆疊240’(包括犧牲閘極電極245以及犧牲閘極介電層246)，以曝露通道區域中的半導體層215與半導體層210。(一或多個)蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。在一些實施例中，蝕刻製程被配置為對犧牲閘極堆疊240’具有選擇性，且最小化(至不具有)對裝置200之其他特徵的蝕刻，其他特徵例如ILD層270、閘極間隔物247、隔離特徵230、半導體層215、以及半導體層210。
在操作616中，方法600(第17B圖)移除半導體層210，如第27A圖、第27B圖及第27C圖所示。第27A圖是裝置200的一部分的俯視圖，而第27B圖及第27C圖分別是沿著第27A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。舉例來說，蝕刻製程選擇性地蝕刻半導體層210，同時最小化(至沒有)對半導體層215的蝕刻，並且在一些實施例中，最小化(至沒有)對閘極間隔物247及/或內部間隔物255的蝕刻。各種蝕刻參數可被調整以達成半導體層210的選擇性蝕刻，例如蝕刻劑成份、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率(source power)、RF偏壓電壓、PF偏壓功率、蝕刻劑流率(flow rate)、其他合適之蝕刻參數、或其組合。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。如此一來，半導體層215可懸掛在閘極溝槽275中。此製程亦被稱為通道釋放製程。
在操作618中，方法600(第17B圖)在閘極溝槽275中形成高k值金屬閘極240，如第28A圖、第28B圖及第28C圖所示。第28A圖是裝置200的一部分的俯視圖，而第28B圖及第28C圖分別是沿著第28A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。舉例來說，操作618可使用化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他合適的方法來形成閘極介電層282，且可使用ALD、CVD、PVD、電鍍、及/或其他合適的製程來形成閘極電極350。
在操作620中，方法600(第17B圖)對裝置200執行進一步的製造製程，例如形成閘極頂部介電層408、形成源極/汲極接點406等。具體來說，如第28B圖及第28C圖所示，在閘極間隔物247之間以及閘極末端介電特徵404之間形成閘極頂部介電層408。
參照第17C圖，接續在操作610之後，方法600在操作614中移除犧牲閘極堆疊240’以形成閘極溝槽、在操作616中釋放通道、以及在操作618中形成高k值金屬的閘極堆疊240。這三個操作與第17B圖中的操作614、616及618相似。在完成操作618之後，裝置200如第29A圖、第29B圖及第29C圖所示。第29A圖是裝置200的一部分的俯視圖，而第29B圖及第29C圖分別是沿著第29A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。
接著，方法600(第17C圖)進入操作619，以切割閘極堆疊240並形成閘極末端介電特徵404，如第30A圖、第30B圖及第30C圖所示。第30A圖是裝置200的一部分的俯視圖，而第30B圖及第30C圖分別是沿著第30A圖之「截面H」線段及「截面V」線段的裝置200的一部分的截面圖。操作619與上述操作612相似，不同之處在於操作619中的切割製程是施加於高k值金屬閘極240的。在形成閘極末端介電特徵404後，方法600(第17C圖)進行到裝置200的進一步製造製程。
第31圖係根據本揭露各種態樣所示，用於形成介電線414之方法800的流程圖。下文結合第32A圖至第32E-1圖簡要地描述方法800。本揭露思及附加製程。對於方法800的附加實施例，附加的操作可被提供於方法800之前、之中或之後，且一些操作可被移動、置換或取消。
在操作802中，方法800(第31圖)在基板202上方形成半導體層堆疊201，並自半導體層堆疊201形成鰭片211。這與上述操作602及604(第17A圖)相似。在操作804中，方法800(第31圖)在鰭片211上方形成介電層230(此時介電層230尚未被形成為隔離特徵230，但為使說明清晰易懂，故使用相同的參考符號230)，如第32A圖所示。在一些實施例中，介電層230可被沉積至約5nm至約40nm的厚度。介電層230並未完全填充鰭片211之間的空間。在操作806中，方法800(第31圖)在介電層230上方形成介電層414(此時介電層414尚未被形成為介電線414，但為使說明清晰易懂，故使用相同的參考符號414)，並完全填充鰭片211之間的空間，如第32B圖所示。
在操作808中，方法800(第31圖)對介電層414以及介電層230執行CMP製程，例如第32C圖所示。這產生了介電線414。在操作810中，方法800(第31圖)使用蝕刻製程掘入介電層230，該蝕刻製程對介電層230的材料具有選擇性，且不會(或最小化)對半導體層215及介電線414進行蝕刻。這產生了隔離特徵230。
在操作812中，方法800(第31圖) 在介電線414、介電層230、以及鰭片211上方形成犧牲閘極堆疊240’(包括犧牲閘極介電層246以及犧牲閘極電極245。在一個實施例中，使用氧化製程藉由氧化鰭片211的表面來形成犧牲閘極介電層246。在此實施例中，犧牲閘極介電層246被設置於鰭片211上方，但並未被設置在介電線414及介電層230上方，如第32E圖所示。在另一個實施例中，使用諸如ALD的沉積製程形成犧牲閘極介電層246。在此實施例中，犧牲閘極介電層246被設置於鰭片211、介電線414以及介電層230上方，如第32E-1圖所示。方法800可進入到其他操作，例如如上所述之切割犧牲閘極堆疊240’或是以高k值金屬的閘極堆疊240取代犧牲閘極堆疊240’。
儘管並非旨於進行限制，但本揭露的一或多個實施例為半導體裝置及其形成方法提供了許多益處。舉例來說，本揭露實施例在閘極末端與閘極末端之間提供了高度可靠的閘極末端介電質方案，以及提供用於閘極側壁的複數間隔物方案，以減少雜散電容並增強閘極隔離。這些實施例可輕易地整合到現行的CMOS製造製程當中。
在一個範例性態樣中，本揭露直指一種半導體結構。上述半導體結構包括一基板、位於上述基板上方的隔離結構、自上述基板延伸並相鄰於隔離結構的半導體鰭片、位於半導體鰭片上的兩個源極/汲極特徵、懸掛於半導體鰭片上方並連接源極/汲極特徵的複數通道層的一堆疊、包裹環繞複數通道層之上述堆疊中的每一個通道層的閘極結構、設置於閘極結構的兩側側壁上的兩個外部間隔物、設置於源極/汲極特徵及複數通道層之間的複數內部間隔物、以及位於隔離結構上並直接接觸閘極結構之末端的閘極末端介電特徵。包含於閘極末端介電特徵中的材料所具有的介電常數，高於包含於外部間隔物及內部間隔物中的材料。
在半導體結構的一個實施例中，包含於內部間隔物中的材料所具有的介電常數，高於包含於外部間隔物中的材料。在一個實施例中，兩個外部間隔物的一些部分，亦被設置於閘極末端介電特徵之下以及隔離結構之上。在另一個實施例中，閘極末端介電特徵包括高k值介電材料。
在一個實施例中，上述半導體結構更包括介電鰭片，設置於隔離結構上且平行於半導體鰭片呈縱向指向，其中介電鰭片直接接觸閘極結構之末端的下方部分，閘極末端介電特徵設置於介電鰭片上方並直接接觸閘極結構之末端的上方部分。
在另一個實施例中，上述半導體結構更包括設置於閘極結構上方的閘極頂部介電層。在一些實施例中，閘極結構為第一高k值金屬閘極結構，上述半導體結構更包括縱向對準第一高k值金屬閘極結構的第二高k值金屬閘極結構，其中閘極末端介電特徵被設置為與第二高k值金屬閘極結構的末端接觸。
在一些實施例中，閘極結構為高k值金屬閘極結構，上述半導體結構更包括縱向對準高k值金屬閘極結構的介電閘極結構，其中閘極末端介電特徵被設置為與介電閘極結構的末端接觸。
在一些實施例中，閘極結構為第一閘極結構且兩個外部間隔物為兩個第一外部間隔物，上述半導體結構更包括縱向平行於第一閘極結構的第二閘極結構；設置於第二閘極結構的兩側側壁上的兩個第二外部間隔物；以及設置於兩個源極/汲極特徵的一者上方的源極/汲極接點，其中源極/汲極接點物理地接觸第一外部間隔物的一者的側壁，以及物理地接觸第二外部間隔物的一者的側壁。
在另一個範例性態樣中，本揭露直指一種半導體結構。上述半導體結構包括一基板；位於上述基板上方的隔離結構；自上述基板延伸且相鄰於隔離結構的半導體鰭片；設置於隔離結構上方並平行於半導體鰭片呈縱向指向的第一介電鰭片及第二介電鰭片，其中半導體鰭片位於第一介電鰭片與第二介電鰭片之間；生長於半導體鰭片上的兩個源極/汲極特徵；懸掛於半導體鰭片上方且連接兩個源極/汲極特徵的複數通道層的一堆疊；包裹環繞複數通道層之上述堆疊中的每個通道層的閘極結構，其中閘極結構亦被設置於第一介電鰭片上方；設置於閘極結構的兩側側壁上的兩個外部間隔物；設置於源極/汲極特徵及複數通道層之間的複數內部間隔物；以及設置於第二介電鰭片上方並直接接觸閘極結構之末端的閘極末端介電特徵，其中閘極末端介電特徵、外部間隔物、以及內部間隔物包括不同的材料。
在一些實施例中，包含於閘極末端介電特徵中的材料所具有的介電常數，高於包含於外部間隔物及內部間隔物中的材料。在一些實施例中，第二介電鰭片直接接觸閘極結構之末端的下方部分，而閘極末端介電特徵直接接觸閘極結構之末端的上方部分。
在一些實施例中，第一介電鰭片及第二介電鰭片的頂部表面，位在源極/汲極特徵的頂部表面之上。在一些實施例中，外部間隔物的一些部分，被設置於第二介電鰭片之上以及閘極末端介電特徵之下。
在一個實施例中，上述半導體結構更包括源極/汲極接點，設置於源極/汲極特徵的一者上。源極/汲極接點平行於閘極結構呈縱向指向，且源極/汲極接點的一部分被設置於第二介電鰭片上方並接觸閘極末端介電特徵。
在又一個範例性態樣中，本揭露直指一種半導體結構的製造方法。上述半導體結構的製造方法包括提供一結構，上述結構具有一基板、上述基板上方的隔離結構、自上述基板延伸並相鄰於隔離結構的半導體鰭片、位於隔離結構上並接合半導體鰭片之通道區域的虛擬閘極、以及位在虛擬閘極之兩側側壁上的複數外部間隔物，其中半導體鰭片包括由複數第一半導體層與複數第二半導體層所交替堆疊的一堆疊。上述半導體結構的製造方法更包括蝕刻靠近虛擬閘極之兩側側壁的半導體鰭片，以形成兩個源極/汲極溝槽；自源極/汲極溝槽蝕刻複數第二半導體層，以形成垂直位於複數第一半導體層之間的複數間隙；在複數間隙中形成複數內部間隔物；在源極/汲極溝槽中磊晶生長複數源極/汲極特徵；在複數源極/汲極特徵、虛擬閘極以及複數外部間隔物上方形成層間介電層；蝕刻虛擬閘極以及複數外部間隔物，以形成遠離半導體鰭片且位於隔離結構上方的閘極末端溝槽；以及形成填充閘極末端溝槽的閘極末端介電特徵，其中閘極末端介電特徵的介電常數，高於複數外部間隔物的介電常數以及複數內部間隔物的介電常數兩者。
在上述半導體結構的製造方法的一個實施例中，上述結構更包括介電鰭片，設置於隔離結構上且平行於半導體鰭片呈縱向指向，其中閘極末端溝槽曝露介電鰭片的頂部表面。在上述半導體結構的製造方法的一些實施例中，以俯視圖來看，複數外部間隔物的一些部分留在閘極末端溝槽中。在上述半導體結構的製造方法的一些實施例中，閘極末端介電特徵所包括的材料其介電常數大於3.9。
在一個實施例中，在上述半導體結構的製造方法更包括在形成閘極末端介電特徵之後，移除虛擬閘極的剩餘部分，進而形成閘極溝槽；自閘極溝槽移除複數第二半導體層，留下懸掛於上述基板上方且在複數源極/汲極特徵之間連接的複數第一半導體層；以及在閘極溝槽中形成高k值金屬閘極，其中高k值金屬閘極的一些部分包裹環繞複數第一半導體層的每一者。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露的態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
200:裝置 204A:主動區 204B:主動區 240:閘極堆疊 247:頂部間隔物 402:介電閘極 404:閘極末端介電特徵 410:閘極通孔 412:源極/汲極接點通孔 202:基板 205B:鰭片 230:隔離特徵 215:半導體層 215a:頂部通道層 215b:通道層 255:內部間隔物 260B:源極/汲極特徵 261:矽化特徵 262:LDD區域 282:閘極介電層 350:閘極電極 406:源極/汲極接點 408:閘極頂部介電層 205A:鰭片 W1:寬度 W2:寬度 T1:厚度 T2:厚度 S1:間隔 S2:間隔 260A:源極/汲極特徵 270:ILD層 412:源極/汲極接點通孔 240IN:虛擬金屬閘極 240IP:虛擬金屬閘極 414:介電線 600:方法 602~620:操作 201:半導體層堆疊 210:半導體層 416:硬遮罩層 211:鰭片 245:犧牲閘極電極層 246:犧牲閘極介電層 240’:犧牲閘極堆疊 250:源極/汲極溝槽 418:間隙 275:閘極溝槽 800:方法 802~812:操作
本揭露自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖係根據本揭露實施例所示，GAA裝置之佈局的一部分的俯視圖。 第2圖、第3圖、第4圖及第5圖分別係根據本揭露一些實施例所示，沿著第1圖之「截面-1」線段、「截面-2」線段、「截面-3」線段及「截面-4」線段的第1圖之GAA裝置的一部分的示意截面圖。 第6圖係根據本揭露實施例所示，沿著第1圖之「截面-5」線段的第1圖之GAA裝置的一部分的示意截面圖。 第7圖係根據本揭露其他實施例所示，沿著第1圖之「截面-5」線段的第1圖之GAA裝置的一部分的示意截面圖。 第8圖係根據本揭露其他實施例所示，GAA裝置之佈局的一部分的俯視圖。 第9圖係根據本揭露實施例所示，沿著第8圖之「截面-9」線段的第8圖之GAA裝置的一部分的示意截面圖。 第10圖係根據本揭露又一些實施例所示，GAA裝置之佈局的一部分的俯視圖。 第11圖、第12圖、第13圖及第14圖分別係根據本揭露一些實施例所示，沿著第10圖之「截面-10」線段、「截面-11」線段、「截面-12」線段及「截面-13」線段的第10圖之GAA裝置的一部分的示意截面圖。 第15圖係根據本揭露實施例所示，沿著第10圖之「截面-14」線段的第10圖之GAA裝置的一部分的示意截面圖。 第16圖係根據本揭露其他實施例所示，沿著第10圖之「截面-14」線段的第10圖之GAA裝置的一部分的示意截面圖。 第17A圖、第17B圖及第17C圖係根據本揭露一些實施例所示，用於製造GAA裝置之方法的流程圖。 第18圖、第19圖、第20圖、第21A圖、第21B圖、第22B圖、第22C圖、第23B圖、第23C圖、第24B圖、第24C圖、第25B圖、第25C圖、第26B圖、第26C圖、第27B圖、第27C圖、第28B圖、第28C圖、第29B圖、第29C圖、第30B圖及第30C圖係根據本揭露各種態樣所示，GAA裝置的一部分在各種製造階段(例如那些與第17A圖至第17C圖之方法有關的階段)的局部示意截面圖。 第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖及第30A圖係根據本揭露各種態樣所示，GAA裝置的一部分在各種製造階段(例如那些與第17A圖至第17C圖之方法有關的階段)的局部示意俯視圖。 第31圖係根據本揭露一些實施例所示，用於製造GAA裝置之方法的流程圖。 第32A圖、第32B圖、第32C圖、第32D圖、第32E圖及第32E-1圖係根據本揭露各種態樣所示，GAA裝置的一部分在各種製造階段(例如那些與第31圖之方法有關的階段)的局部示意截面圖。
200:裝置
204A:主動區
204B:主動區
240:閘極堆疊
247:頂部間隔物
402:介電閘極
404:閘極末端介電特徵
406:源極/汲極接點
410:閘極通孔
412:源極/汲極接點通孔

Claims (20)

  1. 一種半導體結構，包括： 一基板； 一隔離結構，位於上述基板上方； 一半導體鰭片，自上述基板延伸並相鄰於上述隔離結構； 兩個源極/汲極特徵，位於上述半導體鰭片上； 複數通道層的一堆疊，懸掛於上述半導體鰭片上方並連接上述源極/汲極特徵； 一閘極結構，包裹環繞上述通道層之上述堆疊中的每一個通道層； 兩個外部間隔物，設置於上述閘極結構的兩側側壁上； 複數內部間隔物，設置於上述源極/汲極特徵及上述通道層之間；以及 一閘極末端介電特徵，位於上述隔離結構上並直接接觸上述閘極結構的一末端，其中包含於上述閘極末端介電特徵中的材料所具有的介電常數，高於包含於上述外部間隔物及上述內部間隔物中的材料。
  2. 如請求項1之半導體結構，其中包含於上述內部間隔物中的材料所具有的介電常數，高於包含於上述外部間隔物中的材料。
  3. 如請求項1之半導體結構，其中上述外部間隔物的一些部分，亦被設置於上述閘極末端介電特徵之下以及上述隔離結構之上。
  4. 如請求項1之半導體結構，更包括一介電鰭片，設置於上述隔離結構上且平行於上述半導體鰭片呈縱向指向，其中上述介電鰭片直接接觸上述閘極結構的上述末端的一下方部分，上述閘極末端介電特徵設置於上述介電鰭片上方並直接接觸上述閘極結構的上述末端的一上方部分。
  5. 如請求項1之半導體結構，其中上述閘極末端介電特徵包括一高k值介電材料。
  6. 如請求項1之半導體結構，更包括一閘極頂部介電層，設置於上述閘極結構上方。
  7. 如請求項1之半導體結構，其中上述閘極結構為一第一高k值金屬閘極結構，上述半導體結構更包括縱向對準上述第一高k值金屬閘極結構的一第二高k值金屬閘極結構，其中上述閘極末端介電特徵被設置為與上述第二高k值金屬閘極結構的一末端接觸。
  8. 如請求項1之半導體結構，其中上述閘極結構為一高k值金屬閘極結構，上述半導體結構更包括縱向對準上述高k值金屬閘極結構的一介電閘極結構，其中上述閘極末端介電特徵被設置為與上述介電閘極結構的一末端接觸。
  9. 如請求項1之半導體結構，其中上述閘極結構為一第一閘極結構且上述外部間隔物為兩個第一外部間隔物，上述半導體結構更包括： 一第二閘極結構，縱向平行於上述第一閘極結構； 兩個第二外部間隔物，設置於上述第二閘極結構的兩側側壁上；以及 一源極/汲極接點，設置於上述源極/汲極特徵的一者上方，其中上述源極/汲極接點物理地接觸上述第一外部間隔物的一者的一側壁，以及物理地接觸上述第二外部間隔物的一者的一側壁。
  10. 一種半導體結構，包括： 一基板； 一隔離結構，位於上述基板上方； 一半導體鰭片，自上述基板延伸且相鄰於上述隔離結構； 一第一介電鰭片及一第二介電鰭片，設置於上述隔離結構上方並平行於上述半導體鰭片呈縱向指向，其中上述半導體鰭片位於上述第一介電鰭片與上述第二介電鰭片之間； 兩個源極/汲極特徵，生長於上述半導體鰭片上； 複數通道層的一堆疊，懸掛於上述半導體鰭片上方且連接上述源極/汲極特徵； 一閘極結構，包裹環繞上述通道層的上述堆疊中的每個通道層，其中上述閘極結構亦被設置於上述第一介電鰭片上方； 兩個外部間隔物，設置於上述閘極結構的兩側側壁上； 複數內部間隔物，設置於上述源極/汲極特徵及上述通道層之間；以及 一閘極末端介電特徵，設置於上述第二介電鰭片上方並直接接觸上述閘極結構的一末端，其中上述閘極末端介電特徵、上述外部間隔物、以及上述內部間隔物包括不同的材料。
  11. 如請求項10之半導體結構，其中包含於上述閘極末端介電特徵中的材料所具有的介電常數，高於包含於上述外部間隔物及上述內部間隔物中的材料。
  12. 如請求項10之半導體結構，其中上述第二介電鰭片直接接觸上述閘極結構之上述末端的一下方部分，而上述閘極末端介電特徵直接接觸上述閘極結構之上述末端的一上方部分。
  13. 如請求項10之半導體結構，其中上述第一介電鰭片及上述第二介電鰭片的頂部表面，位在上述源極/汲極特徵的頂部表面之上。
  14. 如請求項10之半導體結構，其中上述外部間隔物的一些部分，被設置於上述第二介電鰭片之上以及上述閘極末端介電特徵之下。
  15. 如請求項10之半導體結構，更包括一源極/汲極接點，設置於上述源極/汲極特徵的一者上，其中上述源極/汲極接點平行於上述閘極結構呈縱向指向，且上述源極/汲極接點的一部分被設置於上述第二介電鰭片上方並接觸上述閘極末端介電特徵。
  16. 一種半導體結構的製造方法，包括： 提供一結構，上述結構具有一基板、上述基板上方的一隔離結構、自上述基板延伸並相鄰於上述隔離結構的一半導體鰭片、位於上述隔離結構上並接合上述半導體鰭片的一通道區域的一虛擬閘極、以及位在上述虛擬閘極之兩側側壁上的複數外部間隔物，其中上述半導體鰭片包括由複數第一半導體層與複數第二半導體層所交替堆疊的一堆疊； 蝕刻靠近上述虛擬閘極之兩側側壁的上述半導體鰭片，以形成兩個源極/汲極溝槽； 自上述源極/汲極溝槽蝕刻上述第二半導體層，以形成垂直位於上述第一半導體層之間的複數間隙； 在上述間隙中形成複數內部間隔物； 在上述源極/汲極溝槽中磊晶生長複數源極/汲極特徵； 在上述源極/汲極特徵、上述虛擬閘極以及上述外部間隔物上方形成一層間介電層； 蝕刻上述虛擬閘極以及上述外部間隔物，以形成遠離上述半導體鰭片且位於上述隔離結構上方的一閘極末端溝槽；以及 形成填充上述閘極末端溝槽的一閘極末端介電特徵，其中上述閘極末端介電特徵的介電常數，高於上述外部間隔物的介電常數以及上述內部間隔物的介電常數兩者。
  17. 如請求項16之半導體結構的製造方法，其中上述結構更包括一介電鰭片，設置於上述隔離結構上且平行於上述半導體鰭片呈縱向指向，其中上述閘極末端溝槽曝露上述介電鰭片的頂部表面。
  18. 如請求項16之半導體結構的製造方法，其中以俯視圖來看，上述外部間隔物的一些部分留在上述閘極末端溝槽中。
  19. 如請求項16之半導體結構的製造方法，其中上述閘極末端介電特徵所包括的材料其介電常數大於3.9。
  20. 如請求項16之半導體結構的製造方法，更包括： 在形成上述閘極末端介電特徵之後，移除上述虛擬閘極的剩餘部分，以形成一閘極溝槽； 自上述閘極溝槽移除上述第二半導體層，留下懸掛於上述基板上方且在上述源極/汲極特徵之間連接的上述第一半導體層；以及 在上述閘極溝槽中形成一高k值金屬閘極，其中上述高k值金屬閘極的一些部分包裹環繞上述第一半導體層的每一者。
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