TWI841101B

TWI841101B - 半導體結構

Info

Publication number: TWI841101B
Application number: TW111146946A
Authority: TW
Inventors: 謝賀捷; 其輝池; 蔡行易
Original assignee: 聯發科技股份有限公司
Priority date: 2021-12-07
Filing date: 2022-12-07
Publication date: 2024-05-01

Abstract

本發明公開一種半導體結構，包括：半導體基板；第一阱區；第二阱區；以及邏輯單元，包括：至少一個第一電晶體，在該第一阱區上方的第一有源區中，並且包括在第一方向上延伸的第一閘電極；至少一個第二電晶體；第二閘電極和第三閘電極；以及第一隔離結構和第二隔離結構，在該第二有源區的相對邊緣上，其中，該第一隔離結構與該第二閘極結構在該第一方向上對齊，該第二隔離結構與該第三閘極結構在該第一方向上對齊。

Description

半導體結構

本發明涉及半導體技術領域，尤其涉及一種半導體結構。

積體電路(integrated circuit，IC)變得越來越重要。使用IC的應用程式被數百萬人使用。這些應用包括手機、智慧手機、平板電腦、膝上型電腦、筆記型電腦、PDA、無線電子郵件終端、MP3音訊和視頻播放機、可擕式無線網路流覽器等。積體電路越來越多地包括用於訊號控制和處理的強大和高效的板載(on-board)資料存儲和邏輯電路。

隨著積體電路的不斷縮小，積體電路已經變得更加緊湊。對於積體電路中經常使用的標準單元(standard cell)，當標準單元的數量增加時，晶片面積就會增加。因此，需要一種面積更小、效率更高的標準單元。

有鑑於此，本發明提供一種半導體結構，以解決上述問題。

根據本發明的第一方面，公開一種半導體結構，包括：半導體基板；第一阱區，具有第一導電類型，並且在該半導體基板上方；第二阱區，具有第二導電類型，並且在該半導體基板上方，其中該第一導電類型不同於該第二導電類型；以及邏輯單元，包括：至少一個第一電晶體，在該第一阱區上方的第一有源區中，並且該至少一個第一電晶體包括在第一方向上延伸的第一閘電極；至少一個第二電晶體，在該第二阱區上方的第二有源區中，其中該至少一個第二電晶體和該至少一個第一電晶體共用該第一閘電極；第二閘電極和第三閘電極，位於該第一電晶體的相對兩側並沿該第一方向延伸；以及第一隔離結構和第二隔離結構，在該第二有源區的相對邊緣上，並沿該第一方向延伸，其中，該第一隔離結構與該第二閘極結構在該第一方向上對齊，該第二隔離結構與該第三閘極結構在該第一方向上對齊。

根據本發明的第二方面，公開一種半導體結構，包括：半導體基板；邏輯單元，包括：在該半導體基板上方的第一有源區中的至少一個第一電晶體，並且該至少一個第一電晶體包括在第一方向上延伸的第一閘電極；在該半導體基板上方的第二有源區中的至少一個第二電晶體，其中該至少一個第二電晶體和該至少一個第一電晶體共用該第一閘電極；第二閘電極和第三閘電極，位於該第一電晶體的相對兩側並沿該第一方向延伸；以及第四閘電極和第五閘電極，位於該第二電晶體的相對兩側並沿該第一方向延伸；第一電源線，沿第二方向延伸，其中該第二方向垂直於第一方向；第二電源線，沿該第二方向延伸，其中該邏輯單元由該第一電源線和該第二電源線包圍，該第一電源線與該第二電源線電性分離；以及第一附加電源線，在該第二方向上延伸並位於該第一有源區上方，其中該第四閘極結構與該第二閘極結構電性分離，該第五閘極結構與該第三閘極結構電性分離，其中，該第二閘電極和該第三閘電極透過該第一附加電源線電連接到該第一電源線。

根據本發明的第三方面，公開一種半導體結構，包括：半導體基板；以及單元陣列，包括：第一邏輯單元，包括：在該半導體基板上方的第一有源區中的至少一個第一電晶體，並且該至少一個第一電晶體包括在第一方向上延伸的第一閘電極；以及在該半導體基板上方的第二有源區中的至少一個第二電晶體，其中該至少一個第二電晶體和該至少一個第一電晶體共用該第一閘電極；第二邏輯單元，包括：在該第一有源區中的至少一個第三電晶體，並且該至少一個第三電晶體包括沿該第一方向延伸的第二閘電極；在該半導體基板上方的第三有源區中的至少一個第四電晶體，其中該至少一個第三電晶體和該至少一個第四電晶體共用該第二閘電極；第三閘電極、第四閘電極和第五閘電極，沿該第一方向延伸；以及第一隔離結構、第二隔離結構和第三隔離結構，沿該第一方向延伸；其中該第三閘電極和該第四閘電極設置在該第一電晶體的相對兩側，該第四閘電極和該第五閘電極設置在該第三電晶體的相對兩側，其中，該第一隔離結構和該第二隔離結構設置在該第二有源區的相對邊緣，該第二隔離結構和該第三隔離結構設置在該第三有源區的相對邊緣，其中，該第二有源區透過該第二隔離結構與該第三有源區分隔開。

本發明的半導體結構由於包括：半導體基板；第一阱區，具有第一導電類型，並且在該半導體基板上方；第二阱區，具有第二導電類型，並且在該半導體基板上方，其中該第一導電類型不同於該第二導電類型；以及邏輯單元，包括：至少一個第一電晶體，在該第一阱區上方的第一有源區中，並且該至少一個第一電晶體包括在第一方向上延伸的第一閘電極；至少一個第二電晶體，在該第二阱區上方的第二有源區中，其中該至少一個第二電晶體和該至少一個第一電晶體共用該第一閘電極；第二閘電極和第三閘電極，位於該第一電晶體的相對兩側並沿該第一方向延伸；以及第一隔離結構和第二隔離結構，在該第二有源區的相對邊緣上，並沿該第一方向延伸，其中，該第一隔離結構與該第二閘極結構在該第一方向上對齊，該第二隔離結構與該第三閘極結構在該第一方向上對齊。採用這種方式，可以將在電線源/接地線上的連接閘電極特徵取消，取消這些連接閘電極特徵之後，電線源/接地線無需設置的過寬，因此相較於先前技術中的電源線，本發明實施例中的電源線/接地線的寬度更小，並且面積也更小，這樣也就降低了邏輯單元的高度和面積，也降低了半導體結構的整體高度和整體的面積。

100:單元陣列

10,10A,10A_1,10A_2,10B_1,10B_2,10C_1,10C_2,10C_3,10C_4:邏輯單元

110,120,120_1,120_2:有源區

220a,220c,220d,210a,220b,230c,230d,210_1,210_2,210_3,220_1,220_2,220_3,220_4,220_5,220_6:閘極結構

250a,225b,250b,255a,255c,255d,240_1,240_2,240_3,240_4,240_5,240_6,240_7,240_8,240_9,240_10,250_1,250_2,250_3,250_4,250_5,250_6,255_1,255_2,255_3,255_4,360_1,360_2,360_3,360_4:連接特徵

230a,230b,230c,230d,230_1,230_2,230_3,230_4,230_5,230_6:隔離結構

310:電源線

320:接地線

330:附加電源線

40:界面

350a,350c,350b,350d,350_1,350_2,350_3,350_4,350_5:訊號線

PH1,PH2:間距

W1,W2:寬度

H1:單元高度

ROW1,ROW2,ROW(x-1),ROWx,ROWn:列

NW:N型阱區

PW:P型阱區

370_1,370_1:金屬線

105:半導體基板

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：

圖1示出了說明根據本發明一些實施例的IC的單元陣列(cell array)的簡化圖。

圖2示出了說明根據本發明一些實施例的邏輯單元的簡化圖。

圖3示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列的一列(row)中的圖2的邏輯單元的簡化圖。

圖4A示出了根據本發明的一些實施例的沿圖3中的線A-AA的列的半導體結構的截面圖。

圖4B示出了根據本發明的一些實施例的沿圖3中的線B-BB的列的半導體結構的截面圖。

圖5示出了說明根據本發明一些實施例的邏輯單元的簡化圖。

圖6示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列的一列(row)中的圖5的邏輯單元的簡化圖。

圖7示出了說明根據本發明一些實施例的邏輯單元的簡化圖。

圖8示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列的一列中的圖7的邏輯單元的簡化圖。

圖9示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列的一列中的圖7的邏輯單元的簡化圖。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、元件、區域、層或部分可以稱為第二或次要元件、元件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該設備可以以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20%、或所述規定值的±10%、或所述規定值的±5%、或所述規定值的±3%、或規定值的±2%、或規定值的±1%、或規定值的±0.5%的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。

注意：(i)在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且(ii)一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

圖1示出了說明根據本發明一些實施例的IC(半導體結構或半導體裝置)的單元陣列100(例如位於半導體結構或半導體裝置中的單元陣列)的簡化圖。本發明實施例中IC的單元陣列100可以是位於半導體結構之中，例如半導體結構包括單元陣列100或半導體結構包括IC，IC包括單元陣列100。單元陣列100包括佈置在多列(多排)ROW1至ROWx中的複數個邏輯單元10。在一些實施例中，邏輯單元10可以是標準單元(例如，INV(inverter，反相器或其他功能裝置等)、AND、OR、NAND、NOR、觸發器(Flip-Flop)、SCAN等)、它們的組合或特定的邏輯功能單元。此外，同一列(row)或同一排的邏輯單元10的邏輯功能可以相同也可以不同。此外，每個邏輯單元10包括複數個電晶體。在一些實施例中，對應於相同功能或操作(operation)的邏輯單元10可以具有相同的電路配置，該相同的電路配置可以具有不同的半導體結構和/或不同的佈局。在圖1中，同一列中的邏輯單元10在佈局中具有相同的單元高度(例如，在Y方向上)。此外，邏輯單元10在佈局中可以具有相同或不同的單元寬度(例如，在X方向上)。需要說明的是，邏輯單元10的數量和配置僅作為示例，並非用於限制本發明。

在一些實施例中，邏輯單元10中的電晶體可以選自平面電晶體、鰭式場效應電晶體(fin field effect transistor，FinFET)、垂直閘全環繞(gate all around，GAA)、水平GAA、納米線(nano wire)、納米片(nano sheet)或它們的組合。

圖2示出了說明根據本發明一些實施例的邏輯單元10A的簡化圖。邏輯單元10A能夠提供具有小單元延遲的特定邏輯功能，邏輯單元10A僅用於舉例說明根據本發明一些實施例中的單元結構，對邏輯單元10A的功能並不限制。邏輯單元10A佈置在電源線310(例如，VDD線、第一電源線或第一電源線)和接地線(或地線)320(例如，VSS線、第二電源線或第二電源線)之間，並且具有單元高度H1。此外，邏輯單元10A的外邊界使用虛線示出，具體來書，定義邏輯單元10A邊界可以包括沿閘極結構220a、隔離結構230a和230b、閘極結構220b延伸的虛線(點狀虛線)，以及在電源線310和接地線(或地線)320上延伸的虛線(點狀虛線)共同來界定。沿X方向延伸的電源線310和接地線(或地線)320是單元陣列100中的邏輯單元的主要電源線。此外，邏輯單元10A被電源線310和接地線(或地線)320包圍。

邏輯單元10A包括在N型阱區NW上方的P型電晶體P和在P型阱區PW上方的N型電晶體N。在該實施例中，N型阱區NW和P型阱區PW之間的界面被標記為40。P型電晶體P和N型電晶體N被配置為執行邏輯單元10A的特定邏輯功能，例如反相器或其他功能等。需注意的是，邏輯單元10A中電晶體的數量僅是舉例說明，並非用以限制本發明。邏輯單元10A可以包括更多的P型電晶體和更多的N型電晶體以執行特定功能或其他功能。

在邏輯單元10A中，沿Y方向延伸的閘極結構210a在N型阱區NW的有源區110中形成P型電晶體P。此外，閘極結構210a在P型阱區PW的有源區120中形成N型電晶體N。沿Y方向延伸的閘極結構220a和220b佈置在N型阱區NW上方的邏輯單元10A的邊界中。在一些實施例中，閘極結構210a、220a和220b具有相同的結構。為了簡化起見，將省略閘極結構210a、220a和220b的細節，例如閘電極電介質、閘電極(閘電極電極)等，以及對應的源極/漏極區(或區域)。閘極結構220a和220b可以是虛設閘極結構，用於關斷對應的電晶體，從而使P型電晶體P與相鄰的電晶體分隔開。

沿Y方向延伸的隔離結構230a和230b佈置在P型阱區PW上方的邏輯單元10A的邊界中。換言之，閘極結構220a與220b設置於P型電晶體P的相對側，而隔離結構230a與230b設置於N型電晶體N的相對側。值得注意的是，閘極結構220a和220b以及隔離結構230a和230b比閘極結構210a短。在一些實施例中，閘極結構220a和220b以及隔離結構230a和230b在Y方向上具有相同的長度。

在一些實施例中，隔離結構230a和230b是透過對具有與閘極結構210a相同長度的閘極結構220a和220b執行切割金屬閘電極極(cut metal gate， CMG)製程或切割多晶矽(cut poly，CPO)製程來形成的。接下來，將P型阱區上方的閘極結構220a和220b的閘電極特徵替換為介電基(dielectric-base)材料以形成隔離結構230a和230b。

在邏輯單元10A中，閘極結構210a、220a和220b以固定間距PH1排列。例如，閘極結構220a、210a和220b按照間距PH1依次排列。

電源線310和接地線(或地線)320形成在同一金屬層(例如最低金屬層)中，電源線310和接地線320具有相同的寬度W1。有源區(active region)110和120佈置在電源線310和接地線320之間。在一些實施例中，單元高度H1等於從電源線310的中心到地線(或接地線)320的中心的距離。在另一些實施例中，單元高度H1等於閘極結構210a的長度(在Y方向上的長度)，或者單元高度H1等於閘極結構220a(或者220b)的長度加上隔離結構230a(或者230b)的長度。沿X方向延伸的複數個訊號線350a至350d和附加電源線330以固定間距PH2佈置在電源線310和接地線320之間。此外，訊號線350a至350d和附加電源線330、電源線310和接地線320形成在同一金屬層中。在一些實施例中，訊號線350a至350d和附加電源線330具有相同的寬度W2。應該注意的是，訊號線350a至350d和附加電源線330比電源線310和接地線320窄，即寬度W2小於寬度W1(W2<W1)。應該注意的是，寬度W1小於傳統邏輯單元的傳統電源/接地線，傳統邏輯單元在傳統的電源/接地線上設置了連接閘電極(tie-gate)特徵(或部件)。因此，單元高度H1小於傳統邏輯單元的單元高度。

訊號線350b形成在N型阱區NW和P型阱區PW之間的界面(interface)40上方(從圖2中看，在圖2中界面40之上)。閘極結構210a透過對應的連接特徵(未示出)電連接到訊號線350a至350d之一。此外，P型電晶體P和N型電晶體N的源極/漏極區可以連接到對應的訊號線，即訊號線350a到350d，而不是連接到閘極結構210a的訊號線。例如，閘極結構210a可以電性連接到訊號線 350b，以接收閘極電壓；當然閘極結構210a也可以連接到前臺的訊號線以接收閘極電壓，閘極結構210a電性連接到的訊號線可以不同於閘極結構220a和220b電性連接的訊號線。

附加電源線330是金屬線，其可以是專用於連接電源線310的訊號線。具體來說，附加電源線330的電位與電源線310的電位相等，例如附加電源線330與電源線310均設置在金屬層M0，然後附加電源線330與電源線310透過設置在金屬層M0之上的金屬層M1中的佈線電性連接；當然這僅為舉例，本發明實施例中也可以以其他的方式將附加電源線330與電源線310電性連接。附加電源線330分別透過連接特徵255a和225b電連接到閘極結構220a和220b。此外，附加電源線330透過互連結構(未示出)電連接到電源線310。在一些實施例中，連接特徵(或部件)255a(即，連接閘電極連接特徵(tie-gate connection feature)或連接閘電極特徵(tie-gate feature))和閘極結構220a形成第一連接閘電極裝置，並且連接特徵255b和閘極結構220b形成第二連接閘電極裝置。如上所述，第一和第二連接閘裝置佈置在邏輯單元10A的邊界中。此外，N型電晶體N被第一和第二連接閘裝置包圍。與傳統的邏輯單元相比，邏輯單元10A中的電源線310和接地線320的正上方沒有形成連接閘電極特徵(或連接閘電極連接特徵)。先前技術中，連接閘電極特徵(或連接閘電極部件)均設置在電源線310和接地線320的正上方(也即與電源線310和接地線320的投影重疊)，這種直接連接到電源線和接地線方便製造並且連接路徑較短，因此先前技術得到廣泛的應用，技術人員也並沒有對先前技術的上述方案提出什麼異議。然而本發明的發明人立志創新，發明人想要進一步降低半導體結構或邏輯單元的面積，以優化半導體結構或邏輯單元性能。發明人經過研究，發現了可以降低半導體結構或邏輯單元的面積的方法，也即本發明實施例中的方案。如圖2所示，發明人所提出的本發明實施例中，將先前技術中設置在電線源310上的連接閘電極特徵(例如用於將閘極結構220a或/和閘極結構220b電性連接到電線源310)取消，並且將位於電線源310與接地線320之間的其中一條訊號線(例如訊號線330)作為提供給閘極結構220a或/和閘極結構220b閘極電壓的附加電源線(其電位等於電源線310)。採用這種方式，可以將在電線源310上的連接閘電極特徵(或部件)取消，取消這些連接閘電極特徵(或部件)之後，電線源310無需設置的那麼寬，因此相較於先前技術中的電源線，本發明實施例中的電源線310的寬度(例如寬度W1)更小(甚至大大減小)並且面積也更小，這樣也就降低了邏輯單元的高度(例如高度H1)和面積，也降低了邏輯單元和電源線的整體高度和整體的面積。因此，本發明實施例提出的半導體結構或單元具有更小的面積，更高的能效比，也可以用於密度更高的積體電路或半導體結構中，提高了設計的靈活性和設計彈性。此外，本發明實施例的上述描述僅為舉例，在其他實施例中，也可以是將位於接地線320上的連接閘電極特徵取消，也可以減小半導體結構或單元的面積；或者，同時將在電線源310上的連接閘電極特徵和位於接地線320上的連接閘電極特徵均取消，從而進一步減小半導體結構或單元的面積。因此，透過本發明實施例的方案，實現了對半導體裝置或半導體結構的進一步的改進，優化了半導體裝置或半導體結構能效比，提高了半導體結構的整合度，並且佈局設計更加合理和可靠，提高了半導體裝置運行的穩定性。

連接部件(或連接特徵)250a被配置為將P型電晶體P的源極/漏極區(未示出)連接到電源線310。連接部件250b被配置為將N型電晶體N的源極/漏極區(未示出)連接到地線(或接地線)320。在一些實施例中，連接特徵250a和250b中的每一個是用於連接電晶體的源極/漏極區(圖未示)的觸點。

隔離結構230a和閘極結構220a沿Y方向的同一直線設置，並且隔離結構230b和閘極結構220b沿Y方向的同一直線設置。換言之，在Y方向上，隔離結構230a與閘極結構220a對齊，且隔離結構230b與閘極結構220b對齊。在一些實施例中，隔離結構230a與閘極結構220a接觸，並且隔離結構230b與閘極結構220b接觸。在一些實施例中，隔離結構230a與閘極結構220a透過介電材料分開(分隔開)，並且隔離結構230b與閘極結構220b透過介電材料分開(分隔開)。

在邏輯單元10A中，有源區110由連續的氧化物擴散區形成，有源區120由擴散中斷(diffusion break，DB)區形成。因此，N型電晶體N對應的有源區120透過隔離結構230a和230b與相鄰邏輯單元的N型電晶體對應的有源區分開(隔開)。在一些實施例中，隔離結構230a和230b可以是DB結構。在一些實施例中，隔離結構230a和230b可以是淺溝槽隔離(shallow trench isolation，STI)。在一些實施例中，隔離結構230a和230b可以是電介質基虛設閘電極(dielectric-base dummy gate)。因此，本發明實施例中，有源區110是連續有源區，有源區120是不連續有源區。連續有源區可以是指在未設置任何介電材料插入到有源區中，不連續有源區可以是指設置有介電材料插入到有源區中。由於有源區110是連續有源區，因此需要將閘極結構220a和220b連接到電源線310，以將虛設電晶體(例如由閘極結構220a和對應的源極/漏極組成，或/和由閘極結構220b和對應的源極/漏極組成)由電源線310關斷。有源區120是不連續有源區，已經由隔離結構230a和230b進行電性分隔。在本發明另一個實施例中，有源區120也可以是連續有源區，從而將另一個訊號線作為額外的接地線，以連接到有源區120上的兩側的閘極結構。

圖3示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列100的列(或排)ROWn(或稱為第ROWn排)中的圖2的邏輯單元10A的簡化圖。邏輯單元10A_1和10A_2被佈置在列ROWn中並且位於電源線310和接地線320之間。此外，邏輯單元10A_1和10A_2中的每一個的外邊界使用虛線示出。在圖3中，邏輯單元10A_1和10A_2具有單元高度H1。

圖4A示出了根據本發明一些實施例的沿圖3中的線A-AA的列 ROWn的半導體結構的截面圖。圖4B示出了根據本發明一些實施例的沿圖3中的線B-BB的列ROWn的半導體結構的截面圖。

一起參考圖3和圖4A和4B，N型阱區NW和P型阱區PW形成在半導體基板105上方。在一些實施例中，半導體基板105是矽(Si)基板。在一些實施例中，半導體基板105的材料例如可以選自塊狀矽(bulk-Si)、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料或其組合。

在邏輯單元10A_1中，沿Y方向延伸的閘極結構210_1在N型阱區NW的有源區110中形成P型電晶體P1和P型阱區PW的有源區120_1中的N型電晶體N1。在邏輯單元10A_2中，沿Y方向延伸的閘極結構210_2和210_3分別形成N型阱區NW的有源區110中的P型電晶體P2和P3，並且分別在P型阱區PW的有源區120_2中形成N型電晶體N2和N3。為了簡化起見，省略了P型電晶體P1至P3和N型電晶體N1至N3的源極/漏極區。

沿Y方向延伸的閘極結構220_1和220_2佈置在邏輯單元10A_1在N型阱區NW上方的邊界中，並且在Y方向上延伸的閘極結構220_2和220_3佈置在邏輯單元10A_2的邊界中的N型阱區NW之上。閘極結構220_2由邏輯單元10A_1和10A_2共用。此外，有源區110是沿X方向延伸的連續氧化物擴散區。

沿Y方向延伸的隔離結構230_1和230_2佈置在P型阱區PW上方的邏輯單元10A_1邊界中，並且沿Y方向延伸的隔離結構230_2和230_3佈置在P型阱區PW上方的邏輯單元10A_2的邊界。隔離結構230_2由邏輯單元10A_1和10A_2共用。

P型電晶體P1和N型電晶體N1被配置為對邏輯單元10A_1執行第一邏輯功能。P型電晶體P2和P3以及N型電晶體N2和N3被配置為對邏輯單元10A_2執行第二邏輯功能。在一些實施例中，第一和第二邏輯功能是不同的。例如，邏輯單元10A_1為反相器(NOT gate)，邏輯單元10A_2為NAND門(閘)或NOR門(閘)。在一些實施例中，第一和第二邏輯功能是相同的。例如，邏輯單元10A_1和10A_2是具有不同驅動強度的反相器。當然上述均未舉例，邏輯單元10A_1和10A_2實現的功能不限於上述功能，可以根據設計需求自由設計。

P型電晶體P1至P3形成在同一有源區110中。例如，P型電晶體P1至P3共用相同的鰭片結構或GAA結構。N型電晶體N1形成在有源區120_1中，N型電晶體N2和N3形成在有源區120_2中。隔離結構230_1和230_2設置在有源區120_1的相對邊緣上，並且隔離結構230_2和230_3設置在有源區120_2的相對邊緣上。此外，有源區120_1透過隔離結構230_2與有源區120_2分開(分離、隔開或分隔開)。

在邏輯單元10A_1和10A_2中，閘極結構220_1、210_1、220_2、210_2、210_3和220_3以固定間距(例如，圖2的間距PH1)依次排列。在Y方向上，隔離結構230_1與閘極結構220_1對齊，隔離結構230_2與閘極結構220_2對齊，並且隔離結構230_3與閘極結構220_3對齊。在一些實施例中，隔離結構230_1至230_3分別與閘極結構220_1至220_3接觸。在一些實施例中，隔離結構230_1至230_3透過介電材料與閘極結構220_1至220_3分開。

在一些實施例中，閘極結構210_1至210_3在Y方向上具有相同的長度(例如，單元高度H1)。在一些實施例中，閘極結構220_1至220_3僅在N型阱區NW上方延伸，而不在P型阱區PW上方延伸。類似地，隔離結構230_1至230_3僅在P型阱區PW上方延伸，而不在N型阱區NW上方延伸。因此，閘極結構220_1至220_3和隔離結構230_1至230_3比閘極結構210_1至210_3短。此外，閘極結構220_1至220_3在Y方向上具有相同的長度，並且隔離結構230_1至230_3在Y方向上具有相同的長度。在一些實施例中，閘極結構210_1至210_3、閘極結構220_1至220_3和隔離結構230_1至230_3在X方向上具有相同的寬度。此外，閘極結構210_1至210_3和閘極結構220_1至220_3形成在電源線310下方並被電源線310部分覆蓋。閘極結構210_1至210_3和隔離結構230_1至230_3形成在接地線下方並被接地線320部分覆蓋、電源線310和接地線320是邏輯單元10A_1和10A_2的主電源線，並沿X方向延伸穿過邏輯單元10A_1和10A_2。

此外，沿Y方向延伸的連接部件(連接特徵)240_1至240_5位於有源區110上方。連接部件240_1至240_5形成在有源區110上方的同一層中。在一些實施例中，每個連接部件240_1至240_5是用於在N型阱區NW上連接電晶體的源極/漏極區的接觸(contact)。連接特徵250_1形成在連接特徵240_2之上，並且連接特徵250_2和250_3形成在連接特徵240_4之上。在一些實施例中，連接特徵250_1至250_3中的每一個是用於連接對應觸點的通孔。此外，連接部件250_1至250_3形成在N型阱區NW上方。在本發明實施例中，如圖3所示，由於設置連接特徵250_3，可以增加導電通路，減少從電源線/接地線到源極/漏極的電阻，減小IR壓降。

沿Y方向延伸的連接特徵240_6和240_7位於有源區120_1上方，沿Y方向延伸的連接特徵240_8至240_10位於有源區120_2上方。連接特徵240_6至240_10和連接特徵240_1至240_5形成在同一層中。在一些實施例中，連接部件240_6至240_10中的每一個是用於在P型阱區PW上方連接電晶體的源極/漏極區的觸點。連接特徵250_4和250_5分別形成在連接特徵240_7和240_9上方。在一些實施例中，連接特徵250_4至250_5中的每一個是用於連接對應觸點的通孔。此外，連接部件250_4和250_5形成在P型阱區PW上方。

訊號線350_1至350_4和沿X方向延伸的附加電源線330_1根據固定間距(例如，圖2的間距PH2)佈置在電源線310和接地線320之間。如上所述，訊號線350_1至350_4和附加電源線330_1比電源線310和接地線320窄。

附加電源線330_1是金屬線，可以是專用於連接電源線310的訊號線。附加電源線330_1在有源區110上方延伸並分別透過連接特徵255_1到255_3電連接到閘極結構220_1至220_3。此外，附加電源線330_1依次透過連接部件360_2、金屬線370_1和連接部件360_1電連接到電源線310。沿Y方向延伸的金屬線370_1形成在附加電源線330_1上方的金屬層中。同時，附加電源線330_1進一步透過連接部件250_3、連接部件240_4和連接部件250_2依次電連接至電源線310。在一些實施例中，更多的互連結構用於將附加電源線330_1連接到電源線310。

在一些實施例中，連接部件240_1至240_10、連接部件250_1至250_5和連接部件255_1至255_3的材料選自Ti、TiN、TaN、Co、Ru、Pt、Ni、W、Al、Cu或它們的組合。在一些實施例中，連接部件240_1至240_10、連接部件250_1至250_5以及連接部件255_1至255_3由相同的材料形成。在一些實施例中，連接特徵240_1至240_10、連接特徵250_1至250_5以及連接特徵255_1至255_3由不同材料形成。

在圖3的列ROWn中，附加電源線330_1能夠為邏輯單元(例如，邏輯單元10A_1和10A_2)的P型電晶體提供輸入電源。此外，透過使用額外的電源線330_1來連接閘電極(閘極電極)220_1至220_3，減小了與電源線310對應的電力輸送網路(power delivery network，PDN)或電網(power grid)的IR壓降。此外，邏輯單元(例如邏輯單元10A_1和10A_2)的P型電晶體形成在連續的有源區110中，從而避免擴散破壞應力會降低P型電晶體的飽和漏極電流(Idsat)，特別是具有SiGe溝道的P型電晶體。此外，當擴散斷裂應力減輕時，電晶體的閾值電壓(即Vt)降低。具體來說，在圖3的實施例中，透過設置連接特徵255_1和255_2來分別將(虛設)閘極結構220_1和220_2電性連接到附加電源線330_1，來實現將先前技術中設置於電源線310之上(直接位於電源線310上，直接位於是指兩者在豎直方向上的投影重疊)的連接閘電極特徵取消，從而減小了電源線310的寬度，減小了半導體結構的尺寸和面積。此外圖3的實施例中，還設置了連接特徵250_3，連接特徵250_3連接到連接特徵240_4，連接特徵240_4透過連接特徵250_2連接到電源線310，從而為電晶體(例如電晶體P2和P3)提供源極電壓；因此本發明圖3所示的實施例中還額外設置連接到電源線的連接特徵250_3以減小電源線到源極的阻抗(或電阻)，減小了IR壓降。另外，圖3所示的示例中，還設置有連接特徵255_3將閘極結構220_3電性連接到附加電源線330_1，來實現將先前技術中設置於電源線310之上的連接閘電極特徵取消，從而減小了電源線310的寬度。

圖5示出了說明根據本發明一些實施例的邏輯單元10B的簡化圖。邏輯單元10B的外邊界使用虛線示出。邏輯單元10B能夠提供與圖2的邏輯單元10A類似的特定邏輯功能。邏輯單元10B的半導體結構與圖2的邏輯單元10A的半導體結構類似，而邏輯單元10A和10B的區別在於，邏輯單元10A的閘極結構220a和220b分別替換為邏輯單元10B中的隔離結構230c和230d。此外，邏輯單元10A的隔離結構230a和230b分別替換為邏輯單元10B中的閘極結構220c和220d。為了簡化描述，用於連接電晶體的源極/漏極區域的連接特徵被省略。值得一提的是，邏輯單元10B中電晶體的數量僅是舉例說明，並非用以限制本發明。邏輯單元10B可以包括更多的P型電晶體和更多的N型電晶體以執行特定功能。

沿Y方向延伸的閘極結構220c和220d佈置在邏輯單元10B在P型阱區PW上方的邊界中。沿Y方向延伸的隔離結構230c和230d佈置在N型阱區NW上方的邏輯單元10B的邊界中。換言之，隔離結構230c與230d設置於P型電晶體P的相對側，而閘極結構220c與220d設置於N型電晶體N的相對側。值得注意的是，閘極結構220c和220d以及隔離結構230c和230d比閘極結構210a短。在一些實施例中，閘極結構220c和220d以及隔離結構230c和230d在Y方向上具有相同的長度。

圖2的邏輯單元10A與圖5的邏輯單元10B的區別在於，邏輯單元10A的附加電源線330被邏輯單元10B中的訊號線350e替代，並且邏輯單元10A的訊號線350c被邏輯單元10B中的附加地線(附加接地線)340代替。如上所述，訊號線350a、350b、350d和350e以及附加地線340比電源線310和接地線320窄。

附加地線340是金屬線，其可以是專用於連接地線320的訊號線。附加地線340分別透過連接特徵255c和255d電連接到閘極結構220c和220d.此外，附加地線340透過互連結構(未示出)電連接到地線(或接地線)320。在一些實施例中，連接特徵255c和閘極結構220c形成第三連接閘電極(tie-gate)裝置，並且連接特徵255d和閘極結構220d形成第四連接閘電極裝置。如上所述，第三和第四連接閘裝置佈置在邏輯單元10B的邊界中。此外，N型電晶體N被第三和第四連接閘裝置包圍。如圖5所示，本發明實施例中，將先前技術中設置在接地線320上的連接閘電極特徵(例如用於將閘極結構220c或/和閘極結構220c電性連接到接地線320)取消，並且將位於電線源310與接地線320之間的其中一條訊號線(例如訊號線340)作為提高給閘極結構220c或/和閘極結構220d閘極電壓的附加電源線(其電位等於接地線320)。採用這種方式，可以將在接地線320上的連接閘電極特徵取消，取消這些連接閘電極特徵之後，接地線320無需設置的那麼寬，因此相較於先前技術中的電源線，本發明實施例中的接地線320的寬度(例如寬度W2)更小(甚至大大減小)並且面積也更小，這樣也就降低了邏輯單元的高度(例如高度H1)和面積，也降低了邏輯單元和電源線的整體高度和整體的面積。因此，本發明實施例提出的半導體結構或單元具有更小的面積，更高的能效比，也可以用於密度更高的積體電路或半導體結構中，提高了設計的靈活性和設計彈性。

隔離結構230c和閘極結構220c沿Y方向的同一直線設置，並且隔離結構230d和閘極結構220d沿Y方向的同一直線設置。換言之，在Y方向上，隔離結構230c與閘極結構220c對齊且隔離結構230d與閘極結構220d對齊。在一些實施例中，隔離結構230c與閘極結構220c接觸，並且隔離結構230d與閘極結構220d接觸。在一些實施例中，隔離結構230c與閘極結構220c透過介電材料分開，並且隔離結構230d與閘極結構220d透過介電材料分開。

在邏輯單元10B中，有源區120由連續的氧化物擴散區形成，有源區110由DB區形成。因此，P型電晶體P對應的有源區110與相鄰邏輯單元的P型電晶體對應的有源區透過隔離結構230c和230d隔開(分隔開)。在一些實施例中，隔離結構230c和230d可以是DB結構。在一些實施例中，隔離結構230c和230d可以是STI。在一些實施例中，隔離結構230c和230d可以是電介質基虛設閘電極。

圖6示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列100的列ROWn中的圖5的邏輯單元10B的簡化圖。邏輯單元10B_1和10B_2被佈置在列ROWn中並且在電源線310和接地線320之間。此外，使用虛線示出了邏輯單元10B_1和10B_2中的每一個的外邊界。在圖6中，邏輯單元10B_1和10B_2具有單元高度H1。

在邏輯單元10B_1中，沿Y方向延伸的閘極結構210_1形成N型阱區NW的有源區110_1中的P型電晶體P1和P型阱區PW的有源區120中的N型電晶體N1。在邏輯單元10B_2中，沿Y方向延伸的閘極結構210_2和210_3在N型阱區NW的有源區110_2中形成P型電晶體P2和P3，以及在P型阱區PW的有源區120中的形成N型電晶體N2和N3。為了簡化，省略了P型電晶體P1至P3和N型電晶體N1至N3的源極/漏極區。

沿Y方向延伸的閘極結構220_4和220_5佈置在P型阱區PW上方的邏輯單元10B_1的邊界中，並且沿Y方向延伸的閘極結構220_5和220_6佈置在P型阱區PW上方的邏輯單元10B_2的邊界。閘極結構220_5由邏輯單元10B_1和 10B_2共用。此外，有源區120是沿X方向延伸的連續氧化物擴散區。

沿Y方向延伸的隔離結構230_4和230_5佈置在N型阱區NW上方的邏輯單元10B_1的邊界中，並且沿Y方向延伸的隔離結構230_5和230_6佈置在N型阱區NW上方的邏輯單元10B_2的邊界。隔離結構230_5由邏輯單元10B_1和10B_2共用。

在圖6中，N型電晶體N1至N3形成在相同的有源區120中。例如，N型電晶體N1至N3共用相同的鰭結構或GAA結構。P型電晶體P1形成在有源區110_1中，P型電晶體P2和P3形成在有源區110_2中。隔離結構230_4和230_5設置在有源區110_1的相對邊緣上，並且隔離結構230_5和230_6設置在有源區110_2的相對邊緣上。換言之，有源區110_1與有源區110_2透過隔離結構230_5隔開。

在邏輯單元10B_1和10B_2中，閘極結構210_1到210_3和閘極結構220_4到220_6根據固定間距排列，例如圖2的間距PH1。在Y方向上，隔離結構230_4與閘極結構220_4對齊，隔離結構230_5與閘極結構220_5對齊，並且隔離結構230_6與閘極結構220_6對齊。在一些實施例中，隔離結構230_4至230_6分別與閘極結構220_4至220_6接觸。在一些實施例中，隔離結構230_4至230_6透過介電材料與閘極結構220_4至220_6分開。

在圖6中，閘極結構220_4至220_6僅在P型阱區PW上方延伸，而不在N型阱區NW上方延伸。類似地，隔離結構230_4至230_6僅在N型阱區NW上方延伸，而不在P型阱區PW上方延伸。因此，閘極結構220_4至220_6和隔離結構230_4至230_6比閘極結構210_1至210_3短。此外，閘極結構220_4至220_6在Y方向上具有相同的長度，並且隔離結構230_4至230_6在Y方向上具有相同的長度。此外，閘極結構210_1至210_3、閘極結構220_4至220_6以及隔離結構230_4至230_6在X方向上具有相同的寬度。此外，閘極結構210_1至210_3和閘極結構220_4至220_6形成在地線(或接地線)320下方並被地線320部分覆蓋。閘極結構210_1至210_3和隔離結構230_4至230_6形成在電源線下方並被電源線部分覆蓋310。

訊號線350_1、350_2、350_4和350_5以及沿X方向延伸的附加地線340_1據固定間距(例如，圖2的間距PH2)佈置在電源線310a和地線(或接地線)320之間。如上所述，訊號線350_1、350_2、350_4和350_5以及附加地線340_1比電源線310和接地線320窄。

附加地線340_1是金屬線，其可以是專用於連接地線320的訊號線。附加地線340_1分別透過連接部件255_4至255_6電連接到閘極結構220_4至220_6。此外，附加地線340_1依次透過連接部件360_3、金屬線370_2和連接部件360_4電連接到地線320。沿Y方向延伸的金屬線370_2形成在附加地線340_1上方的金屬層中。同時，附加地線340_1進一步依次透過連接部件250_6、對應於N型電晶體N2和N3的命令漏極/源極區的連接部件(未示出)和連接部件(或連接特徵)250_5電連接到地線320。在一些實施例中，更多的互連結構用於將附加地線340_1連接到地線320。由於設置連接特徵250_6，可以增加導電通路，減少從電源線/接地線到源極/漏極的電阻，減小IR壓降。

在圖6的列ROWn中，附加地線340_1能夠為邏輯單元(例如，邏輯單元10B_1和10B_2)的N型電晶體提供輸入接地(inbound ground)。此外，透過使用額外的地線(附加地線)340_1來連接閘電極220_4至220_6，降低了與地線320對應的PDN或電網(power grid)的IR壓降(IR drop)。此外，邏輯單元的N型電晶體(例如，邏輯單元10B_1和10B_2)形成在連續的有源區120中，從而避免了會降低N型電晶體的飽和漏極電流(saturation drain current，Idsat)的擴散斷裂應力。此外，當擴散斷裂應力減輕時，電晶體的閾值電壓(即Vt)降低。

圖7示出了說明根據本發明一些實施例的邏輯單元10C的簡化圖。邏輯單元10C的外邊界使用虛線示出。邏輯單元10C能夠提供類似於圖2的邏輯單元10A的特定邏輯功能。邏輯單元10C的半導體結構類似於圖2的邏輯單元10A的半導體結構，邏輯單元10A和10C之間的區別在於邏輯單元10A的隔離結構230a和230b分別替換為邏輯單元10C中的閘極結構220c和220d。換言之，在邏輯單元10C中沒有形成隔離結構。為了簡化描述，用於連接電晶體的源極/漏極區域的連接特徵(或連接部件)被省略。值得一提的是，邏輯單元10C中電晶體的數量僅為舉例說明，並非用以限制本發明。邏輯單元10C可以包括更多的P型電晶體和更多的N型電晶體以執行特定功能。

在邏輯單元10C中，有源區110和120由各自連續的氧化物擴散區形成。換言之，在邏輯單元10C中沒有形成DB區域。沿Y方向延伸的閘極結構220c和220d佈置在位於P型阱區PW上方的邏輯單元10C的邊界中。沿Y方向延伸的閘極結構220a和220b佈置在N型阱區NW上方的邏輯單元10C的邊界中。換言之，閘極結構220a和220b設置在P型電晶體P的相對側，而閘極結構220c和220d設置在N型電晶體N的相對側。

應當注意，閘極結構220a和220b以及閘極結構220c和220d短於閘極結構210a的一半(例如，單元高度H1的一半)。因此，閘極結構220a和220b不接觸閘極結構220c和220d，即閘極結構220a與閘極結構220c由介電材料隔開，閘極結構220b與閘極結構220d由介電材料隔開。換言之，閘極結構220a和220b以及閘極結構220c和220d不跨越N型阱區NW和P型阱區PW之間的界面(interface)40。此外，閘極結構220c與閘極結構220a電分離(電性分離或電性絕緣)，並且閘極結構220d與閘極結構220b電分離。

圖2的邏輯單元10A與圖7的邏輯單元10C的區別在於，邏輯單元10A的訊號線350c被邏輯單元10C中的附加地線340代替。如上所述，附加地線340是金屬線，可以是訊號線d用於連接地線(或接地線)320，並且附加電源線330是金屬線，可以是專用於連接電源線310的訊號線。此外，附加地線340和附加電源線330透過各自的互連結構電連接到地線320和電源線310。如圖7所示，本發明實施例中，將先前技術中設置在電線源310上的連接閘電極特徵(例如用於將閘極結構220a或/和閘極結構220b電性連接到電線源310)取消，並且將位於電線源310與接地線320之間的其中一條訊號線(例如訊號線330)作為提高給閘極結構220a或/和閘極結構220b閘極電壓的附加電源線(其電位等於電源線310)。採用這種方式，可以將在電線源310上的連接閘電極特徵取消，取消這些連接閘電極特徵之後，電線源310無需設置的那麼寬，因此相較於先前技術中的電源線，本發明實施例中的電源線310的寬度(例如寬度W1)更小(甚至大大減小)並且面積也更小，這樣也就降低了邏輯單元的高度(例如高度H1)和面積，也降低了邏輯單元和電源線的整體高度和整體的面積。並且本發明實施例中，將先前技術中設置在接地線320上的連接閘電極特徵(例如用於將閘極結構220c或/和閘極結構220c電性連接到接地線320)取消，並且將位於電線源310與接地線320之間的其中一條訊號線(例如訊號線340)作為提高給閘極結構220c或/和閘極結構220d閘極電壓的附加電源線(其電位等於接地線320)。採用這種方式，可以將在接地線320上的連接閘電極特徵取消，取消這些連接閘電極特徵之後，接地線320無需設置的那麼寬，因此相較於先前技術中的電源線，本發明實施例中的接地線320的寬度(例如寬度W2)更小(甚至大大減小)並且面積也更小，這樣也就降低了邏輯單元的高度(例如高度H1)和面積，也降低了邏輯單元和電源線的整體高度和整體的面積。本發明實施例同時將在電線源310上的連接閘電極特徵和位於接地線320上的連接閘電極特徵均取消，從而進一步減小半導體結構或單元的面積。因此，本發明實施例提出的半導體結構或單元具有更小的面積，更高的能效比，也可以用於密度更高的積體電路或半導體結構中，提高了設計的靈活性和設計彈性。

圖8示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列100的列ROWn中的圖7的邏輯單元10C的簡化圖。邏輯單元10C_1和10C_2被佈置在列中並且在電源線310和接地線320之間。此外，使用虛線示出了邏輯單元10C_1和10C_2中的每一個的外邊界。邏輯單元10C_1和10C_2具有圖8中的單元高度H1。

在邏輯單元10C_1中，沿Y方向延伸的閘極結構210_1形成N型阱區NW的有源區110中的P型電晶體P1和N型電晶體N1的有源區120中的P型阱區PW。在邏輯單元10C_2中，沿Y方向延伸的閘極結構210_2和210_3在N型阱區NW的有源區110中形成P型電晶體P2和P3，以及在P型阱區PW的有源區120中形成N型電晶體N2和N3。為了簡化，省略了P型電晶體P1至P3和N型電晶體N1至N3的源極/漏極區。

沿Y方向延伸的閘極結構220_1和220_2佈置在N型阱區NW上方的邏輯單元10C_1的邊界中，並且沿Y方向延伸的閘極結構220_2和220_3佈置在N型阱區NW上方的邏輯單元10C_2的邊界中。閘極結構220_2由邏輯單元10C_1和10C_2共用。此外，有源區110是沿X方向延伸的連續氧化物擴散區。

沿Y方向延伸的閘極結構220_4和220_5佈置在P型阱區PW上方的邏輯單元10C_1的邊界中，並且沿Y方向延伸的閘極結構220_5和220_6佈置在P型阱區PW上方的邏輯單元10C_2的邊界中。閘極結構220_5由邏輯單元10C_1和10C_2共用。此外，有源區120是沿X方向延伸的連續氧化物擴散區。換言之，N型電晶體N1至N3形成於同一有源區120之上，而P型電晶體P1至P3形成於同一有源區110之上。

在圖8中，閘極結構220_4至220_6僅在P型阱區PW上方延伸，而不在N型阱區NW上方延伸。類似地，閘極結構220_1至220_3僅在N型阱區NW上方延伸，而不在P型阱區PW上方延伸。在一些實施例中，閘極結構220_1至220_6在Y方向上具有相同的長度。此外，閘極結構210_1至210_3和閘極結構220_1至 220_6在X方向上具有相同的寬度。此外，閘極結構210_1至210_3和閘極結構220_4至220_6形成在地線(或接地線)320下方並被地線320部分覆蓋。閘極結構210_1至210_3和閘極結構220_1至220_3形成在電源線之下並被電源線部分覆蓋310。此外，閘極結構220_1至220_3透過介電材料與閘極結構220_4至220_6電性分離(電性絕緣)。

訊號線350_1、350_2和350_4、附加地線340_1和沿X方向延伸的附加電源線330_1按照固定間距(例如，圖2的間距PH2)佈置在電源線310和地線320之間。如上所述，訊號線350_1、350_2和350_4、附加地線340_1和附加電源線330_1比電源線310和接地線320窄。

附加電源線330_1是金屬線，其可以是專用於連接電源線310的訊號線。附加電源線330_1分別透過連接部件255_1至255_3電連接到閘極結構220_1至220_3。此外，附加電源線330_1依次透過連接部件360_2、金屬線370_1和連接部件360_1電連接到電源線310。同時，附加電源線330_1進一步依次透過連接部件250_3、連接部件(例如，圖3的連接部件240_4)、對應於P型電晶體的命令漏極/源極區P2和P3、以及連接特徵250_2電連接到電源線310。在一些實施例中，更多互連結構用於將附加電源線330_1連接到電源線310。由於設置連接特徵250_3和250_6，可以增加導電通路，減少從電源線/接地線到源極/漏極的電阻，減小IR壓降。

附加地線340_1是金屬線，其可以是專用於連接地線320的訊號線。附加地線340_1分別透過連接部件255_4至255_6電連接到閘極結構220_4至220_6。此外，附加地線340_1依次透過連接部件360_3、金屬線370_2和連接部件360_4電連接到地線320。同時，附加地線340_1進一步依次透過連接部件250_6、連接部件(未示出)、對應於N型電晶體N2和N3的命令漏極/源極區以及連接特徵250_5電連接到接地線320。在一些實施例中，更多的互連結構用於將附加地線340_1連接到地線320。

在圖8中，附加電源線330_1遠離電源線310佈置，並且被訊號線350_1和350_2包圍。此外，附加地線340_1遠離接地線320佈置，並且被訊號線350_4和350_2圍繞。此外，附加電源線330_1沿N型阱區NW和P型阱區PW之間的界面40鏡像到附加地線340_1，即附加電源線330_1和附加地線340_1的配置在佈局中是對稱的。

在圖8的列ROWn中，附加地線340_1能夠為邏輯單元(例如，邏輯單元10C_1和10C_2)的N型電晶體提供輸入接地(inbound ground)，並且附加電源線330_1是能夠為邏輯單元(例如邏輯單元10C_1和10C_2)的P型電晶體提供輸入功率(inbound power)(或輸入電源)。此外，邏輯單元(例如邏輯單元10C_1和10C_2)的所有P型電晶體形成在連續的有源區(或連續有源區)110中，並且邏輯單元的所有N型電晶體形成在連續的有源區120中，從而避免了會降低電晶體飽和漏極電流的擴散斷裂應力。

圖9示出了圖示根據本發明的一些實施例的佈置在圖1的單元陣列100的列ROWn中的圖7的邏輯單元10C的簡化圖。在圖9中，邏輯單元10C_3和10C_4被佈置在列ROWn中並且在電源線310和接地線320之間。此外，使用虛線示出了邏輯單元10C_3和10C_4中的每一個的外邊界。邏輯單元10C_3和10C_4具有相同的單元高度H2，單元高度H2大於圖8的高度H1。因此，可以在電源線310和接地線320之間佈置更多的金屬線。如上所述，金屬線可以是訊號線、附加電源線、附加電源線或其組合。

與圖8中的列ROWn相比，可以在圖9的列中佈置更多附加電源線(例如，附加電源線330_2和330_3)和/或更多的額外電源線(未示出)。此外，附加電源線330_2靠近電源線310佈置，而附加電源線330_3遠離電源線310佈置。在這樣的實施例中，附加電源線330_2透過訊號線350與附加電源線330_3分開(分隔開)。在一些實施例中，附加電源線330_2和330_3是相鄰的，附加電源線330_2和330_3也可以是不相鄰的。附加電源線330_2和330_3電性連接到電源線310。附加電源線330_2透過訊號線350與附加電源線330_3分開(分隔開)。此外，附加電源線330_2和330_3以及附加接地線340_2的配置在佈局上是不對稱的。附加接地線340_2電性連接到接地線320。因此，本實施例中提供的附加電源線和附加地線的佈置是靈活的。本發明實施例中，每個閘極結構(虛設閘極結構)上具有兩個連接閘電極特徵(或連接閘電極連接特徵)連接到對應的兩個附加電源線，因此附加電源線到對應閘極結構(虛設閘極結構)的電阻更小，可以進一步降低IR壓降，更具有性能優勢。當然本發明實施例中也可以設置更多的連接閘電極特徵，例如三個，四個等等。另外本發明實施例中，還可以在每個閘極結構(虛設閘極結構)上具有兩個(或更多)連接閘電極特徵連接到對應的兩個(或更多)附加接地線，因此附加接地線到對應閘極結構(虛設閘極結構)的電阻更小，可以進一步降低IR壓降，更具有性能優勢。此外，圖9的示例中，還設置了類似於圖8中的連接特徵250_3和250_6(在圖9中未標號示出)，可以增加導電通路，減少從電源線/接地線到源極/漏極的電阻，減小IR壓降。因此圖9的示例中可以減小附加接地線到對應閘極結構(虛設閘極結構)的電阻，以及電源線/接地線到源極/漏極的電阻，從而進一步降低IR壓降，更具功率優勢。

在本實施例中，提供了能夠減少延遲時間的邏輯單元的半導體結構。根據實施例，圖2的邏輯單元10A、圖5的邏輯單元10B和圖7的邏輯單元10C可以佈置在各個單元陣列、單元陣列的各個列或單元陣列的同一列中。此外，透過插入額外的電源/接地線並去除擴散邊緣，邏輯單元中的電晶體的閾值電壓降低，從而提高了操作(工作或運行)速度，並降低了邏輯單元的操作電壓和IR壓降。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

10A:邏輯單元

110,120:有源區

220a,210a,220b:閘極結構

250a,225b,250b,255a:連接特徵

230a,230b:隔離結構