WO2022041235A1 - 鳍式场效应管、esd保护电路、滤波电路以及电子设备 - Google Patents

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朱千明
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the area occupied by the resistors in the chip becomes larger and larger.
  • the proportion of the chip area occupied by the resistance is very large.
  • many similar functional circuits are generally required, and the area is very considerable.
  • the cost of chip manufacturing is becoming more and more expensive, which makes the cost of chip design huge.
  • a first terminal of the first redundant polysilicon is coupled to a gate terminal of the FinFET, and a second terminal of the first redundant polysilicon is coupled to the resistance potential terminal.
  • the plurality of effective gates and the first redundant polysilicon are arranged in parallel, and the first redundant polysilicon is located on one side of the plurality of effective gates;
  • the first terminal of the first redundant polysilicon is coupled to the gate terminal of the FET transistor, and the second terminal of the first redundant polysilicon is coupled to the resistance potential terminal.
  • the FET transistor may further include: a first redundant gate and a second redundant gate, wherein the first redundant gate and the second redundant gate are both, the multiple redundant gates. effective gates, the first redundant polysilicon and the third redundant polysilicon are arranged in parallel and spaced apart; the first redundant gate is located between the first redundant polysilicon and the plurality of effective gates ; the second redundant gate is located between the second redundant polysilicon and the plurality of effective gates; the first redundant gate and the second redundant gate are both floating.
  • the FET transistor is a P-type metal oxide semiconductor field effect transistor
  • the drain terminal is coupled to a signal line
  • the resistor potential terminal and the source terminal of the FET transistor are both coupled to the FET the power supply end of the tube.
  • the drain terminal of the FinFET is coupled to the signal line, and the source terminal and the resistance potential terminal are coupled to the ground terminal, so as to release the charges on the signal line to the ground terminal.
  • the circuit board may include at least one of a processor, a memory, a communication module, an input module, an output module, a sensor, and the like.
  • Coupled may refer to direct connection; it may also be indirect connection, that is, connection through other elements or metals.
  • the redundant gate 14 is located between the effective gate 12 and the redundant polysilicon 13 for isolating the effective gate 12 and the redundant polysilicon 14, and both are floating (ie, not connected to external circuits). It should be understood that the redundant gate 14 is not a necessary structure of the FinFET. For example, when the length of the FinFET is greater than a preset value, the FinFET may not include the redundant gate 14.
  • the length of the FinFET refers to the length of the FinFET along the second direction. length.
  • the materials of the effective gate 12 , the redundant polysilicon 13 , and the redundant gate 14 may be the same, and the materials may all be metal. Alternatively, they can also be prepared in the same process.
  • the above-mentioned multiple effective gates 12 , one or more redundant polysilicons 13 , and one or more redundant gates 14 may be arranged at equal intervals. It has the same length and width, wherein the length is its side length in the second direction and the width is its side length in the first aspect.
  • the resistance formed by the one redundant polysilicon 13 or the resistance formed by the series connection of a plurality of redundant polysilicons 12 on one or both sides of the effective gate 12 is used to increase the resistance value of the resistance in the FinFET, to evenly open multiple fins.
  • the second terminal of the first redundant polysilicon P1 is coupled to the resistance potential terminal. It should be understood that the first end and the second end of the first redundant polysilicon P1 are two ends of the first redundant polysilicon P1 in the second direction.
  • FIGS 1 to 4 above are illustrated by taking the FinFET or the FET shown in Figures 5 to 6 as examples that include 4 redundant polysilicons, 3 effective gates, and 2 redundant gates.
  • FinFETs or FETs can also include more or less redundant polysilicon, active gates, or redundant gates
  • FinFETs or FETs can also include more or less redundant polysilicon or series of redundant polysilicons.
  • As a resistor one end of the resistor is connected to the gate terminal of the FET where it is located, which is not limited here.
  • the PN junction between the D terminal and the P substrate is broken down, resulting in leakage current; under the action of leakage current, due to the existence of the parasitic resistance R of the substrate, the The parasitic diode of the substrate and the S terminal is turned on. At this time, the parasitic transistor T is turned on, and a large amount of charge flows from the D terminal to the S terminal through the parasitic transistor, and then is released to GND.
  • the first functional circuit in FIG. 8A or FIG. 8B may be a digital logic circuit
  • the second functional circuit may be an analog logic circuit
  • the first functional circuit and the second functional circuit in FIG. 8A or FIG. 8B described above may be located in different chips.
  • FIG. 8C is a schematic circuit diagram of another ESD protection circuit combined with an application scenario provided by an embodiment of the present application.
  • I/O interface input/output interface
  • the I/O interface includes multiple Pins, each pin is connected to a signal line, some or all of the signal lines in the above-mentioned multiple signal lines are coupled to the ESD protection circuit, and the connection relationship between the ESD protection circuit and its corresponding signal line is the same as that shown in FIG. 8A or FIG. 8B.
  • the ESD protection circuit shown here will not be repeated here.
  • the RC filter circuit may also include a capacitor C, wherein the capacitor C is not a necessary element of the filter circuit.
  • Capacitor C can be included in the FET tube, which is the parasitic capacitance of the traces in the FET tube.
  • the sensor may include one or a combination of an acceleration sensor, a pressure sensor, a magnetic sensor, a fingerprint sensor, an image sensor (camera, etc.), an ambient light sensor, and the like.

Abstract

一种鳍式场效应管、ESD保护电路、滤波电路以及电子设备，该鳍式场效应管(FinFET)，包括：一个或多个并列排布的鳍、多个有效栅极（G1, G2, G3）、第一冗余多晶硅（P1）；该一个或多个鳍均沿第一方向延伸，该多个有效栅极（G1, G2, G3）、该第一冗余多晶硅（P1）均沿着第二方向延伸并覆盖于该一个或多个列排布的鳍（Fin）的表面上；该第一冗余多晶硅（P1）位于该多个有效栅极（G1, G2, G3）的一侧，该多个有效栅极（G1, G2, G3）中的每个有效栅极（G1, G2, G3）两侧的鳍分别为FinFET的源极端和漏极端；该多个有效栅极（G1, G2, G3）耦合到FinFET的栅极端；该第一冗余多晶硅（P1）耦合于FinFET的栅极端和电阻电位端之间。上述FinFET，充分利用冗余多晶硅，以冗余多晶硅作为电阻，减少电阻的占用面积，使芯片更加小型化。

Description

鳍式场效应管、ESD保护电路、滤波电路以及电子设备 技术领域
本申请涉及芯片技术领域，尤其涉及一种鳍式场效应管、ESD保护电路、滤波电路以及电子设备。
背景技术
随着半导体工艺的不断演进，芯片规模的不断扩大，芯片中电阻占用的面积越来越大。特别是一些对于电阻需求大的功能电路，比如ESD,滤波器等，电阻占用的芯片面积比例极大。对于全芯片来说，一般需要很多类似的以上的功能电路，面积非常可观，特别是随着深纳米工艺，芯片制造成本越来越昂贵，使得芯片设计成本开销巨大。
发明内容
本申请实施例提供了一种鳍式场效应管、ESD保护电路、滤波电路以及电子设备，用于优化芯片中电阻导致的芯片面积大的问题。
第一方面，本申请实施例提供了一种鳍式场效应管(FinFET)，包括：一个或多个并列排布的鳍、多个有效栅极、第一冗余多晶硅；所述一个或多个鳍均沿第一方向延伸，所述多个有效栅极、所述第一冗余多晶硅均沿着第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上；所述第一冗余多晶硅位于所述多个有效栅极的一侧，所述多个有效栅极中的每个有效栅极两侧的鳍分别为所述FinFET的源极端和漏极端；所述多个有效栅极耦合到所述FinFET的栅极端；所述第一冗余多晶硅耦合于到所述FinFET的栅极端与电阻电位端之间。
上述FinFET，利用场效应管上冗余多晶硅，以冗余多晶硅作为电阻，可以减少电阻的占用面积或避免电阻的额外占用芯片的面积，使得芯片更加小型化，提高芯片集成度，降低芯片的制备成本。
在一种可能的实现中，所述第一冗余多晶硅的第一端耦合到所述FinFET的栅极端，所述第一冗余多晶硅的第二端耦合到所述电阻电位端。
在一种可能的实现中，FinFET还可以包括：第二冗余多晶硅，所述第二冗余多晶硅沿着所述第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上，所述第二冗余多晶硅位于所述多个有效栅极的另一侧，所述第一冗余多晶硅的第一端耦合到所述FinFET的栅极端，所述第一冗余多晶硅的第二端耦合到所述第二冗余多晶硅的第一端，所述第二冗余多晶硅的第二端耦合到所述电阻电位端。
上述FinFET利用两侧的多个冗余多晶硅的串联作为电阻，可增加电阻的阻值，满足其应用的电路对FinFET的高阻值的要求，当其应用于ESD保护电路时，可以更稳定地控制多个鳍的均匀开启。
可选地，在一种可能的实现中，FinFET还可以包括：第一冗余栅极和第二冗余栅极，所述第一冗余栅极和所述第二冗余栅极均沿着所述第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上；所述第一冗余栅极位于所述第一冗余多晶硅和所述多个有效栅极之 间；所述第二冗余栅极位于所述第二冗余多晶硅和所述多个有效栅极之间；所述第一冗余栅极和所述第二冗余栅极均悬空。
上述FinFET，在有效栅极与冗余多晶硅之前引入悬空的冗余栅极，以隔离有效栅极与冗余多晶硅，避免应用过程中，有效栅极与冗余多晶硅的之前的漏电流，提高FinFET的性能。
可选地，所述第一冗余多晶硅、所述第二冗余多晶硅、所述第一冗余栅极、所述第二冗余栅极和所述有效栅极的材质相同。例如，均为金属。
在一种可能的实现中，FinFET还可以包括：第三冗余多晶硅，所述第三冗余多晶硅沿着所述第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上，所述第三冗余多晶硅和所述第一冗余多晶硅位于所述多个有效栅极的同一侧，所述第一冗余多晶硅的第一端耦合到所述FinFET的栅极端，所述第一冗余多晶硅的第二端耦合到所述第三冗余多晶硅的第一端，所述第三冗余多晶硅的第二端耦合到所述电阻电位端。
上述FinFET利用一侧的多个冗余多晶硅的串联作为电阻，可增加电阻的阻值，满足其应用的电路对FinFET的高阻值的要求，当其应用于ESD保护电路时，可以更稳定地控制多个鳍的均匀开启。
可选地，所述第一冗余多晶硅、所述第三冗余多晶硅和所述有效栅极的材质相同。
在一种可能的实现中，所述FinFET为N型鳍式场效应管，所述漏极端耦合于信号线，所述电阻电位端和所述FinFET的源极端均耦合所述FinFET的接地端，以实现将信号线上的电荷释放到接地端。
在一种可能的实现中，所述FinFET为P型鳍式场效应管，所述漏极端耦合于信号线，所述电阻电位端和所述FinFET的源极端均耦合所述FinFET的电源端，以实现将信号线上的电荷释放到电源端。
第二方面，本申请实施例还提供了一种平面型场效应晶体体管(FET管)，包括：多个有效栅极、第一冗余多晶硅；
所述多个有效栅极和所述第一冗余多晶硅并列排布设置，所述第一冗余多晶硅位于所述多个有效栅极的一侧；
所述多个有效栅极耦合到所述FET管的栅极端；所述多个有效栅极中每个有效栅极的两侧的有源区分别耦合所述FET管的源极端和漏极端；
所述第一冗余多晶硅耦合于所述FET管的栅极极端与电阻电位端之间。
上述FET管，充分利用冗余多晶硅，以冗余多晶硅作为电阻，可以减少电阻的占用面积或避免电阻的额外占用芯片的面积，使得芯片更加小型化，提高芯片集成度，降低芯片的制备成本。
在一种可能的实现中，所述第一冗余多晶硅的第一端耦合到所述FET管的栅极端，所述第一冗余多晶硅的第二端耦合到所述电阻电位端。
在一种可能的实现中，FET管还可以包括：第二冗余多晶硅，所述多个有效栅极、所述第一冗余多晶硅和所述第二冗余多晶硅并列间隔设置，所述第二冗余多晶硅位于所述多个有效栅极的另一侧，所述第一冗余多晶硅的第一端耦合到所述FET管的栅极端，所述第 一冗余多晶硅的第二端耦合到所述第二冗余多晶硅的第一端，所述第二冗余多晶硅的第二端耦合到所述电阻电位端。
上述FET管利用两侧的多个冗余多晶硅的串联作为电阻，可增加电阻的阻值，满足其应用的电路对FET管的高阻值的要求。
在一种可能的实现中，FET管还可以包括：第一冗余栅极和第二冗余栅极，所述第一冗余栅极、所述第二冗余栅极均、所述多个有效栅极、所述第一冗余多晶硅和所述第三冗余多晶硅并列间隔设置；所述第一冗余栅极位于所述第一冗余多晶硅和所述多个有效栅极之间；所述第二冗余栅极位于所述第二冗余多晶硅和所述多个有效栅极之间；所述第一冗余栅极和所述第二冗余栅极均悬空。
上述FET管，在有效栅极与冗余多晶硅之前引入悬空的冗余栅极，以隔离有效栅极与冗余多晶硅，避免应用过程中，有效栅极与冗余多晶硅的之前的漏电流，提高FET管的性能。
可选地，所述第一冗余多晶硅、所述第二冗余多晶硅、所述第一冗余栅极、所述第二冗余栅极和所述有效栅极的材质相同。例如，均为金属。
在一种可能的实现中，FET管还可以包括：第三冗余多晶硅，所述多个有效栅极、所述第一冗余多晶硅和所述第三冗余多晶硅并列间隔设置，所述第三冗余多晶硅与所述第一冗余多晶硅位于所述多个有效栅极的同一侧，所述第一冗余多晶硅的第一端耦合到所述FET管的栅极端，所述第一冗余多晶硅的第二端耦合到所述第三冗余多晶硅的第一端，所述第三冗余多晶硅的第二端耦合到所述电阻电位端。
上述FET管利用一侧的多个冗余多晶硅的串联作为电阻，可增加电阻的阻值，满足其应用的电路对FET的高阻值的要求。
可选地，所述第一冗余多晶硅、所述第三冗余多晶硅和所述有效栅极的材质相同。
在一种可能的实现中，所述FET管为N型金属氧化物半导体场效应管，所述漏极端耦合于信号线，所述电阻电位端和所述FET管的源极端均耦合所述FET管的接地端。
在一种可能的实现中，所述FET管为P型金属氧化物半导体场效应管，所述漏极端耦合于信号线，所述电阻电位端和所述FET管的源极端均耦合所述FET管的电源端。
第三方面，本申请实施例还提供了一种ESD保护电路，包括：上述第一方面所述的任意一种FinFET或上述第二方面所述的任意一种FET；
所述ESD保护电路耦合于第一功能电路、第二功能电路；
所述第一功能电路通过信号线耦合于所述第二功能电路，所述FinFET耦合于所述信号线。
可选地，所述第一功能电路为数字逻辑电路，所述第二功能电路为模拟逻辑电路。
可选地，所述第一功能电路与所述第二功能电路分别位于不同的芯片。
在一种可能的实现中，FinFET的漏极端耦合于信号线，源极端和电阻电位端耦合于接地端，以实现将信号线上的电荷释放到接地端。
在一种可能的实现中，FinFET的漏极端耦合于信号线，源极端和电阻电位端耦合于电源端，以实现将信号线上的电荷释放到电源端。
第四方面，本申请实施例还提供一种滤波电路，包括：上述第一方面所述的任意一种FinFET或上述第二方面所述的任意一种FET。
可选地，所述FinFET或所述FET为NMOS，所述漏极端连接输入信号；所述栅极端和第一冗余多晶硅的第一端的公共端连接输出信号；所述源极端和所述电阻电位端耦合于接地端。
可选地，滤波电路还包括电容，所述电容的一端耦合于所述公共端，另一端耦合于所述接地端。
第五方面，本申请实施例还提供一种电子设备，包括：电路板，以及，上述第一方面所述的任意一种FinFET、或上述第二方面所述的任意一种FET、或上述第三方面所述的任意一种ESD保护电路、或上述第四方面所示的任意一种滤波电路。
可选地，电路板可以包括：处理器、存储器、通信模块、输入模块、输出模块、传感器等中的至少一种。
附图说明
下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1是本申请实施例提供的一种FinFET的结构示意图；
图2是本申请实施例提供的另一种FinFET的结构示意图；
图3是本申请实施例提供的又一种FinFET的结构示意图；
图4是本申请实施例提供的又一种FinFET的结构示意图；
图5是本申请实施例提供的一种平面型FET的结构示意图；
图6是本申请实施例提供的另一种平面型FET的结构示意图；
图7是本申请实施例提供的一种GGNMOS的剖面示意图；
图8A是本申请实施例提供的一种ESD保护电路的电路示意图；
图8B是本申请实施例提供的另一种ESD保护电路的电路示意图；
图8C是本申请实施例提供的又一种ESD保护电路的电路示意图；
图9是本申请实施例提供的一种滤波电路的电路示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
本申请中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本 申请的限制。
本申请中“耦合”可以指直接连接；也可以是间接连接，即通过其他元件或金属连接。
首先说明本申请涉及的缩略语和技术术语。
(1)金属氧化物半导体场效应晶体管(metal oxide semiconductor filed effect transistor，MOSFET)也被称为MOS管，是一种场效应管(FET管)。其可以包括平面型的MOSFET和立体型的MOSFET，立体型的MOSFET包括鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)。其中，早期的MOSFET主要是平面型结构。FinFET的沟道由绝缘衬底上凸起的高而薄的鳍构成，源漏两极分别在其两端，栅极紧贴其侧壁和顶部，用于辅助电流控制，这种鳍形结构增大了栅围绕沟道的面，加强了栅对沟道的控制，从而可以有效缓解平面型MOSFET中出现的短沟道效应，大幅改善电路控制并减少漏电流。
(2)MOSFET可以分为NMOSFET和PMOSFET，其中，由P型衬底和两个高浓度N扩散区构成的MOSFET被称为P沟道MOSFET，即NMOSFET；由N型衬底和两个高浓度P扩散区构成的MOSFET被称为P沟道MOSFET，即PMOSFET。
(3)静电放电(electro static discharge，ESD)保护电路，是为集成电路或电子器件提供静电电路的放电路径，以避免静电将集成电路或电子器件击穿，造成集成电路或电子器件的损坏。通常在芯片或功能电路的输入端增加ESD保护电路。
(4)栅极接地的N型金属氧化物半导体管(gate grounded NMOS，GGNMOS)是一种ESD保护电路，通常，GGNMOS的漏极连接信号线(PAD)，栅极端连接至接地端，可以实现将信号线上的电荷释放到接地端。
(5)栅极接地的P型金属氧化物半导体管(gate grounded NMOS，GGPMOS)是一种ESD保护电路。通常，GGPMOS的漏极连接信号线(PAD)，栅极端连接至电源端，可以实现将信号线上的电荷释放到电源端。
(6)带电设备模型(charged device model，CDM)，是ESD的一种模式/模型。
(7)冗余多晶硅(dummy poly)和冗余栅极(dummy gate)是一些FET管在工艺加工过程中需要的冗余部分，位于FET管的两侧，可以提升中间功能器件的性能。其中，冗余多晶硅在FET管的有源区的外侧，冗余栅极在有源区上，浮空，用于隔离有源区与冗余多晶硅。本申请实施例中，将FET管中的冗余多晶硅作为电阻使用。
图1为本申请实施例提供的一种鳍式场效应管(FinFET)的结构示意图，该FinFET可以包括但不限于一个或多个并列排布的鳍11、多个有效栅极12、一个或多个冗余多晶硅13、一个或多个冗余栅极14等。其中，一个或多个鳍12设置于半导体衬底10上，均沿第一方向延伸；该多个有效栅极12、该一个或多个冗余多晶硅13、该一个或多个冗余栅极14均沿着第二方向延伸并覆盖于该一个或多个列排布的鳍11的表面上；该一个或多个冗余多晶硅13可以位于该多个有效栅极12的一侧或两侧。上述冗余栅极14位于有效栅极12与冗余多晶硅13之间，用于隔离有效栅极12与冗余多晶硅14，均悬空(即不连接外电路)。应理解，冗余栅极14不是FinFET必须的结构，例如，在FinFET的长度大于预设值时，FinFET可以不包含冗余栅极14，这里FinFET的长度是指FinFET沿着第二方向上的长度。
还应理解，第一方向与第二方向垂直或接近垂直。其中，接近垂直可以理解为，第一 方向与第二方向的夹角的取值范围为60°-120°，本申请各个实施例均以第一方向与第二方向垂直为例来说明。
在一些实施例中，有效栅极12、冗余多晶硅13、冗余栅极14的材质可以相同，其材质均可以为金属。可选地，它们也可以是同一道工序制备得到。可选地，上述多个有效栅极12、一个或多个冗余多晶硅13、一个或多个冗余栅极14可以等间距排列。其具有相同的长度和宽度，其中，长度是其在第二方向上的边长，宽度是其在第一方面上的边长。
该多个有效栅极12共同构成FinFET的栅极端；或者，该多个有效栅极均耦合FinFET的栅极端，此时，栅极端为耦合该多个有效栅极的公共端。
其中，该多个有效栅极12中的每个有效栅极两侧的鳍均为FinFET的有源区，分别为源极和漏极，有效栅极覆盖的鳍为FinFET的沟道。各个有效栅极两侧的鳍共同成FinFET的源极端和漏极端；或，每个有效栅极两侧的鳍分别耦合FinFET的源极端和漏极端，此时，源极端端为耦合各个源极的公共端，漏极端为耦合各个漏极的公共端。
其中，冗余栅极联测的鳍也为FinFET的有源区，但其悬空。
需要说明的是，上述多个有效栅极、一个或多个冗余栅极、有源区所位于的区域被称为有源区域。
其中，冗余多晶硅两侧的鳍、覆盖的鳍均为非有源区，即均未进行N型或P型离子注入，也未形成源极、沟道、漏极的结构，其所位于的区域被称为非有源区域，也即为半导体衬底10上除有源区域外的区域。需要说明的是，冗余多晶硅为导体材质，冗余多晶硅是在FinFET固有的冗余结构，本申请实施例通过一个或多个冗余多晶硅形成连接栅极端和电阻电位端的电阻，降低芯片的面积和制备成本。
本申请实施例中，通过该一个冗余多晶硅13形成的电阻或者通过有效栅极12一侧或两侧的多个冗余多晶硅12的串联形成的电阻，以增到FinFET中电阻的阻值，以均匀开启多个鳍。
在一些实施例中，可以通过一个冗余多晶硅形成连接栅极端和电阻电位端的电阻。例如，图2所示的FinFET的结构示意图。该FinFET包括第一冗余多晶硅P1、第二冗余多晶硅P2、第三冗余多晶硅P3和第四冗余多晶硅P4。其中，第一冗余多晶硅P1、第三冗余多晶硅P3位于第一有效栅极G1、第二有效栅极G2、第三有效栅极G3的一侧，第二冗余多晶硅P2、第四冗余多晶硅P4位于第一有效栅极G1、第二有效栅极G2、第三有效栅极G3的另一侧。第一冗余多晶硅P1的第一端耦合到FinFET的栅极端，FinFET的源极S1和S2共同连接到源极端，FinFET的漏极D1和D2共同连接到漏极端。
如图2所示，第一冗余多晶硅P1的第二端耦合电阻电位端。应理解，第一冗余多晶硅P1的第一端和第二端为第一冗余多晶硅P1在第二方向上的两端。
在一些实施例中，可以通过有效栅极两侧的多个冗余多晶硅的串联形成连接栅极端和电阻电位端的电阻。例如，如图3所示FinFET的结构示意图，FinFET包括的冗余多晶硅中还包括：第二冗余多晶硅P2。其中，第二冗余多晶硅P2也沿着第二方向延伸并覆盖于上述一个或多个列排布的鳍的表面上，该第二冗余多晶硅P2位于多个有效栅极(即G1、G2、G3)的另一侧，即为，多个有效栅极远离第一冗余多晶硅P1的一侧。第一冗余多晶 硅P1的第二端耦合到第二冗余多晶硅P1的第一端，第二冗余多晶硅P2的第二端耦合到电阻电位端。应理解，第二冗余多晶硅P2的第一端和第二端为第二冗余多晶硅P2在第二方向上的两端。该实施例利用有效栅极两侧的两个冗余多晶硅的串联作为电阻，可以增大该电阻的阻值，以充分利用冗余多晶硅，更均匀地开启FinFET。
在一些实施例中，可以通过有效栅极一侧的多个冗余多晶硅的串联形成连接栅极端和电阻电位端的电阻。例如，如图4所示FinFET的结构示意图，第三冗余多晶硅P3也沿着第二方向延伸并覆盖于上述一个或多个列排布的鳍的表面上，该第三冗余多晶硅P3与第一冗余多晶硅P1位于有效栅极(G1、G2、G3)的同一侧。第一冗余多晶硅P1的第二端耦合到第三冗余多晶硅P3的第一端，第三冗余多晶硅P3的第二端耦合到电阻电位端。应理解，第三冗余多晶硅P3的第一端和第二端为第三冗余多晶硅P3在第二方向上的两端。该实施例利用有效栅极一侧的两个冗余多晶硅的串联作为电阻，可以增大该电阻的阻值，以充分利用冗余多晶硅，更均匀地开启FinFET。
可选地，上述图2-图4所示的任一种FinFET均可以包括第一冗余栅极DG1和第二冗余栅极DG2，第一冗余栅极DG1位于第一冗余多晶硅P1和多个有效栅极(G1、G2、G3)之间；第二冗余栅极DG2位于第二冗余多晶硅P2和多个有效栅极(G1、G2、G3)之间。第一冗余栅极DG1和第二冗余栅极DG2均悬空。
需要说明的是，上述图3、图4仅以有效栅极两侧或一侧的两个冗余多晶硅的串联组成的电阻为例来说明，在本申请实施例的另一些实施例中，还可以通过有效栅极两侧或一侧的更多个有效栅极串联形成连接栅极端和电阻电位端的电阻。
在一些实施例中，FinFET为N型鳍式场效应管，其漏极端耦合于信号线，其电阻电位端和源极端均耦合FinFET的接地端。
在一些实施例中，FinFET为P型鳍式场效应管，其漏极端耦合于信号线，其电阻电位端和源极端均耦合FinFET的电源端。
需要说明的是，有效栅极、冗余栅极、冗余多晶硅覆盖在鳍上，并不是与鳍直接接触，其与鳍之间还包括栅极绝缘层(图中未示出)，栅极绝缘层为二氧化硅、氮化硅等绝缘材质，用于将其与鳍隔离。还需要说明的是，FinFET还可以包括其他必需的结构或不是必需的结构，对此不作限定。
如图5所示，为本申请实施例提供的一种平面型FET的结构示意图，该FET可以包括：外延层50、多个有效栅极51、一个或多个冗余多晶硅52、一个或多个冗余栅极53等，其中，该多个有效栅极51、该一个或多个冗余多晶硅52和该一个或多个冗余栅极53设置于外延层50的表面上，该多个有效栅极51、该一个或多个冗余多晶硅52和该一个或多个冗余栅极53并列间隔设置。其中，一个或多个冗余多晶硅52可以位于多个有效栅极51的一侧或两侧；上述冗余栅极53位于有效栅极51与冗余多晶硅52之间，用于隔离有效栅极51与冗余多晶硅52，均悬空(即不连接外电路)。应理解，冗余栅极53不是FET必须的结构，在一些实施例中，FET也可以不包含冗余栅极53。
其中，多个有效栅极51共同构成FET的栅极端；或者，多个有效栅极51均耦合FET的栅极端，此时，栅极端为耦合该多个有效栅极51的公共端。
其中，外延层50包括非有源区、源极、沟道、漏极。每一个有效栅极51两侧的外延层50分别为FET的源极和漏极。所有的源极共同构成FET的源极端；或，所有的源极均耦合FET的源极端，此时，源极端为连接所有的源极的公共端。沟道为外延层中该有效栅极相对的区域，位于源极和漏极之间。各个源极、漏极构成FET的有源区。上述多个有效栅极51、一个或多个冗余栅极53、有源区所位于的区域被称为有源区域。应理解，对于NMOSFET来说，外延层50包括P阱，P阱的区域中包括N型掺杂的源极和漏极；对于PMOSFET来说，外延层50包括N阱，N阱的区域中包括P型掺杂的源极和漏极。
非有源区域为FET中除有源区域之外的区域，冗余多晶硅52、冗余多晶硅52两侧的外延层50均属于非有源区域。在一些实施例中，外延层50可以包括浅沟槽隔离(Shallow Trench Isolation，STI)工艺中形成的一个或多个槽，槽中可以填充二氧化硅、氮化硅等介质材料，该多个槽中的部分槽可以用于隔离相邻的两个有效栅极的源极或用于隔离相邻的两个有效栅极的漏极。需要说明的是，冗余多晶硅52为导体材质，冗余多晶硅52是在FET固有的冗余结构，本申请实施例通过一个或多个冗余多晶硅52形成连接栅极端和电阻电位端的电阻，降低芯片的面积。
在一些实施例中，可以通过有效栅极两侧的一个或多个冗余多晶硅的串联形成连接栅极端和电阻电位端的电阻。例如，如图6所示FET的结构示意图，该FET包括第一冗余多晶硅P21、第二冗余多晶硅P22、第三冗余多晶硅P23和第四冗余多晶硅P24。其中，第一冗余多晶硅P21、第三冗余多晶硅P23位于第一有效栅极G21、第二有效栅极G22、第三有效栅极G23的一侧，第二冗余多晶硅P22、第四冗余多晶硅P24位于第一有效栅极G21、第二有效栅极G22、第三有效栅极G23的另一侧，FET的源极S21和S22共同连接到源极端，FET的漏极D21和D22共同连接到漏极端。
在一些实施例中，可以通过一个冗余多晶硅形成连接栅极端和电阻电位端的电阻。例如，利用第一冗余多晶硅P21，该第一冗余多晶硅P21位于上述多个有效栅极51的一侧，第一冗余多晶硅P21的第一端耦合到FET的栅极端，第一冗余多晶硅P21的第二端耦合电阻电位端。应理解，第一冗余多晶硅P21的第一端和第二端为第一冗余多晶硅P21在其延伸方向上的两端。
在一些实施例中，可以通过多个冗余多晶硅形成连接栅极端和电阻电位端的电阻。例如图6所示的FET，该FET包括的冗余多晶硅中包括：第一冗余多晶硅P21和第三冗余多晶硅P23。其中，第一冗余多晶硅P21和第三冗余多晶硅P23位于多个有效栅极(G21、G22、G23)的同一侧。第一冗余多晶硅P21的第二端耦合到第三冗余多晶硅P23的第一端，第三冗余多晶硅P23的第二端耦合到电阻电位端。应理解，第三冗余多晶硅P23的第一端和第二端为第三冗余多晶硅P23在其延伸方向上的两端。该实施例利用有效栅极两侧的两个冗余多晶硅的串联作为电阻，可以增大该电阻的阻值，以充分利用冗余多晶硅，更均匀地开启FET。
在本申请另一些实施例中，也可以利用第一冗余多晶硅P21和第二冗余多晶硅P22的串联作为连接栅极端和电阻电位端的电阻，或者利用其它一个冗余多晶硅或多个冗余多晶硅的串联作为电阻，其均可以通过导体部连接。
在一些实施例中，FET为NMOSFET，其漏极端耦合于信号线，其电阻电位端和源极端均耦合FET的接地端。
在一些实施例中，FinFET为PMOSFET，其漏极端耦合于信号线，其电阻电位端和源极端均耦合FET的电源端。
需要说明的是，有效栅极、冗余栅极、冗余多晶硅覆盖在外延层上，其并不是与外延层上的沟道直接接触，其与沟道之间还包括栅极绝缘层(图中未示出)，栅极绝缘层为二氧化硅、氮化硅等绝缘材质，用于将其与沟道隔离。还需要说明的是，FET还可以包括其他必需的结构或不是必需的结构，对此不作限定。
上述图1-图4以FinFET或图5-图6所示的FET均以其包括4个冗余多晶硅、3个有效栅极、2个冗余栅极为例来说明，在本申请另一些实施例中，FinFET或FET还可以包括更多或更少的冗余多晶硅、有效栅极或冗余栅极，FinFET或FET还可以包括以更多或更少的冗余多晶硅或冗余多晶硅的串联作为电阻，该电阻的一端连接其所在FET的栅极端，此处不作限定。
可选地，图1-图6所示的有效栅极、冗余栅极、冗余多晶硅可以是同一道工艺流程制备得到，具备同一材质，同一尺寸，等间距排列。
需要说明的是，上述各个元件之间的耦合可以是直接连接，也可以是间接连接，如通过图2-图4、图6中所示的导体部和过孔连接。其中，导体部为导体，可以是金属材质；过孔用于连接不同层的结构。
为解决IC和电子设备中的ESD问题，尤其是CDMESD问题，一般不采用上下二极管的方式，而是采用GGNMOS或GGPMOS的方式。这是因为，在通过信号线耦合的两个功能电路的上电顺序不一样的时候，采用上下二极管的方式有可能导致漏电。
下面结合图7所示的一种GGNMOS的剖面示意图，介绍本申请实施例涉及的静电释放的原理。如图7所示，GGNMOS包括P型的衬底、N型重掺杂的源极(S)和漏极(D)、P型掺杂的衬底端(B)。在通过GGNMOS进行静电释放时，D端耦合到信号线。
当连接信号线的D端积累了大量负电荷，D端和P衬底之间的PN结导通，负电荷通过B端释放到GND。
当连接信号线的D端积累了大量正电荷，导致D端和P衬底之间的PN结发生击穿，产生漏电流；在漏电流的作用下，由于衬底寄生电阻R的存在，P衬底和S端的寄生二极管导通，此时，寄生三极管T导通，大量电荷通过寄生三极管从D端流向S端，进而释放到GND。
下面介绍本申请实施例提供的上述图1-图4所示FinFET、图5或图6所示的FET管的应用场景。上述FinFET、FET管可以应用与ESD保护电路、滤波电路等。
请参阅图8A、图8B，图8A、图8B是本申请实施例提供的两种结合应用场景的ESD保护电路的电路示意图。该ESD保护电路耦合于第一功能电路、第二功能电路，其中，第一功能电路通过信号线耦合于第二功能电路，ESD保护电路包括FET管，该FET管可以是 上述图1-图4所示FinFET、图5或图6所示的FET管中的任意一种FET管。该FET管的栅极端G连接电阻R的一端，电阻R的另一端即为电阻电位端，FET管的漏极端D连接信号线，可以释放信号线上的电荷。其中，电阻R即为上述图1-图4所示的FinFET或图5-图6所示的FET管中的由冗余多晶硅所形成的电阻。
在一种具体实现中，ESD保护电路中的FET管为N型FET管，例如N型FinFET、NMOSFET等。如图8A所示，N型FET管的电阻电位端和源极端S均耦合于接地端GND，以将信号线上的电荷释放到接地端GND。
在另一种具体实现中，ESD保护电路中的FET管为P型FET管，例如P型FinFET、PMOSFET等，如图8B所示，P型FET管的电阻电位端和源极端S均耦合于第二功能电路的电源端VDD2，以将信号线上的电荷释放到电源端VDD2。
其中，上述第一功能电路是用于实现第一功能的电路，第二功能电路是用于实现第二功能的电路，第一功能通常不等于第二功能，在一些实施例中，第一功能电路可以是数字控制电路，其可以控制第二功能电路，如模拟数字转换器(ADC)将模拟信号转变为数字信号。
在一些实施例中，上述图8A或图8B中的第一功能电路的电源电压VDD1不等于第二功能电路的电源电压VDD2。
在一些实施例中，上述图8A或图8B中的第一功能电路可以是数字逻辑电路，第二功能电路可以是模拟逻辑电路。
在一些实施例中，上述图8A或图8B中的第一功能电路和第二功能电路可以位于不同的芯片中。
如图8C所示是本申请实施例提供的另一种结合应用场景的ESD保护电路的电路示意图，当输入/输出接口(I/O接口)与功能电路连接时，I/O接口包括多个引脚，每一个引脚均连接一个信号线，上述多个信号线中的部分或全部信号线均耦合ESD保护电路，ESD保护电路与其对应的信号线的连接关系同上述图8A或图8B所示的ESD保护电路，这里不再赘述。
本申请实施例还提供了一种ESD保护器件，该器件可以包括FET管，该FET管可以是上述图1-图4所示FinFET、图5或图6所示的FET管N型FET管中的任意一种FET管。
本申请实施例还提供的一种滤波电路，该滤波电路可以包括FET管，该FET管可以是上述图1-图4所示FinFET、图5或图6所示的FET管N型FET管中的任意一种FET管。
如图9所示的RC滤波电路的电路示意图，该RC滤波电路除包括上述FET管外，还可以包括电容C，其中，电容C不是滤波电路必须的元件，在本申请另一些实施例中，电容C可以被包括在FET管中，为FET管中走线的寄生电容。
其中，FET管的漏极端D连接输入信号IN，该FET管的栅极端G连接电阻R的一端，电阻R的另一端即为电阻电位端，电阻R即为上述图1-图4所示的FinFET或图5-图6所示的FET管中的由冗余多晶硅所形成的电阻。电容C的一端连接电阻R与栅极端G的公共端，另一端连接接地端GND。该FET管可以是N型FET管，例如N型FinFET、NMOSFET 等，其电阻电位端和源极端S均耦合于接地端GND，上述RC滤波电路可以实现对输入信号IN的滤波处理，以得到滤波后的输出信号OUT。
本申请实施例还提供了一种电子设备，该电子设备可以是手机、笔记本电脑、平板电脑、智能手表、智能手环、VR/AR设备等，该电子设备可以包括电路板和如图1-图4所示的FinFET或图5-图6所示的FET管；或者，该电子设备可以包括电路板和如图8A-图8C或图9所示的任一项所示的电路。可以理解，上述FinFET或FET可以位于电路板上，也可以独立于电路板，与电路板耦合。
应理解，电路板可以是上述电子设备的主板，其可以包括但不限于处理器、存储器、射频模块、电源管理模块、输入模块、输出模块、通信接口、一个或多个传感器等。其中：
处理器可以包括一个或多个处理单元，例如：处理器可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，存储器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。
电源管理模块用于连接电池与处理器，用于为处理器，存储器、射频模块、电源管理模块、输入模块、输出模块、通信接口、一个或多个传感器等供电。
射频模块用于实现信号的收发，以实现与其他设备的无线通信。输入模块可以包括触控面板、麦克风等，输出模块可以包括显示屏、扩音器等，以实现电子设备与用户的人机交互。通信接口用于实现与其他设备的通信连接。
输入模块可以包括但不限于触控面板、键盘等，输出模块可以包括显示屏等，可以用于实现电子设备与用户的人机交互。
传感器可以包括加速度传感器、压力传感器、磁力传感器、指纹传感器、图像传感器(摄像头等)、环境光传感器等中的一种或多种的组合。
本发明实施例中所使用的技术术语仅用于说明特定实施例而并不旨在限定本发明。在本文中，单数形式“一”、“该”及“所述”用于同时包括复数形式，除非上下文中明确另行说明。进一步地，在说明书中所使用的用于“包括”和/或“包含”是指存在所述特征、整体、步骤、操作、元件和/或构件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件和/或构件。
在所附权利要求中对应结构、材料、动作以及所有装置或者步骤以及功能元件的等同形式(如果存在的话)旨在包括结合其他明确要求的元件用于执行该功能的任何结构、材料或动作。本发明的描述出于实施例和描述的目的被给出，但并不旨在是穷举的或者将被发明限制在所公开的形式。

Claims (13)

  1. 一种鳍式场效应管(FinFET)，其特征在于，包括：
    一个或多个并列排布的鳍、多个有效栅极、第一冗余多晶硅；
    所述一个或多个鳍均沿第一方向延伸，所述多个有效栅极、所述第一冗余多晶硅均沿着第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上；
    所述第一冗余多晶硅位于所述多个有效栅极的一侧，所述多个有效栅极中的每个有效栅极两侧的鳍分别耦合所述FinFET的源极端和漏极端；
    所述多个有效栅极耦合到所述FinFET的栅极端；
    所述第一冗余多晶硅耦合于所述FinFET的栅极端与电阻电位端之间。
  2. 根据权利要求1所述的FinFET，其特征在于，
    所述第一冗余多晶硅的第一端耦合到所述FinFET的栅极端，所述第一冗余多晶硅的第二端耦合到所述电阻电位端。
  3. 根据权利要求1所述的FinFET，其特征在于，还包括：
    第二冗余多晶硅；
    所述第二冗余多晶硅沿着所述第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上，所述第二冗余多晶硅位于所述多个有效栅极的另一侧；
    所述第一冗余多晶硅的第一端耦合到所述FinFET的栅极端，所述第一冗余多晶硅的第二端耦合到所述第二冗余多晶硅的第一端，所述第二冗余多晶硅的第二端耦合到所述电阻电位端。
  4. 根据权利要求1-3所述的FinFET，其特征在于，还包括：
    第一冗余栅极和第二冗余栅极；
    所述第一冗余栅极和所述第二冗余栅极均沿着所述第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上；
    所述第一冗余栅极位于所述第一冗余多晶硅和所述多个有效栅极之间；
    所述第二冗余栅极位于所述第二冗余多晶硅和所述多个有效栅极之间；
    所述第一冗余栅极和所述第二冗余栅极均悬空。
  5. 根据权利要求4所述的FinFET，其特征在于，
    所述第一冗余多晶硅、所述第二冗余多晶硅、所述第一冗余栅极、所述第二冗余栅极和所述有效栅极的材质相同。
  6. 根据权利要求1所述的FinFET，其特征在于，还包括：
    第三冗余多晶硅；
    所述第三冗余多晶硅沿着所述第二方向延伸并覆盖于所述一个或多个列排布的鳍的表面上，所述第三冗余多晶硅与所述第一冗余多晶硅位于所述多个有效栅极的同一侧；
    所述第一冗余多晶硅的第一端耦合到所述FinFET的栅极端，所述第一冗余多晶硅的第二端耦合到所述第三冗余多晶硅的第一端，所述第三冗余多晶硅的第二端耦合到所述电阻电位端。
  7. 根据权利要求1-6任一项所述的FinFET，其特征在于，
    所述FinFET为N型鳍式场效应管，所述漏极端耦合于信号线，所述电阻电位端和所述源极端均耦合所述FinFET的接地端。
  8. 根据权利要求1-6任一项所述的FinFET，其特征在于，
    所述FinFET为P型鳍式场效应管，所述漏极端连接于信号线，所述电阻电位端和所述FinFET的源极端均连接所述FinFET的电源端。
  9. 一种静电放电(ESD)保护电路，其特征在于，包括：
    如权利要求1-8任一项所述的FinFET；
    其中，所述ESD保护电路耦合于第一功能电路、第二功能电路；
    所述第一功能电路通过信号线耦合于所述第二功能电路，所述FinFET耦合于所述信号线。
  10. 根据权利要求9所述的电路，其特征在于，
    所述第一功能电路为数字逻辑电路，所述第二功能电路为模拟逻辑电路。
  11. 根据权利要求10所述的电路，其特征在于，
    所述第一功能电路与所述第二功能电路分别位于不同的芯片。
  12. 一种滤波电路，其特征在于，包括：
    如权利要求1-8任一项所述的FinFET。
  13. 一种电子设备，其特征在于，包括：
    电路板；
    如权利要求1-8任一项所述的FinFET或者如权利要求9-12任一项所述的电路。
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