CN109712975B

CN109712975B - 多级连半导体结构及其形成方法

Info

Publication number: CN109712975B
Application number: CN201910058789.9A
Authority: CN
Inventors: 刘张李
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2019-01-22
Filing date: 2019-01-22
Publication date: 2020-12-04
Anticipated expiration: 2039-01-22
Also published as: CN109712975A

Abstract

本发明提供了一种级连半导体结构及其形成方法，所述级连半导体结构包括掺杂区和位于所述掺杂区上的多级连栅极，所述多级连栅极包括两个以上栅极，所述掺杂区包括多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧，相邻所述栅极之间设置有间隙，所述间隙为若干通孔。在本发明提供的级连半导体结构及其形成方法中，通过多级连栅极的结构使得去掉了形成于其中连接源/漏区的接触孔，从而在相邻栅极之间具有空间可形成间隙，采用若干通孔的方式通过形成在层间介质中的间隙来减小寄生电容的大小，进而提高级连半导体结构的开关性能。

Description

多级连半导体结构及其形成方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种多级连半导体结构及其形成方法。

背景技术

随着集成电路技术的发展，对于半导体器件的要求也越来越高，其中作为开关器件的MOSFET一直在不断在改进当中。随着市场应用的要求，在现有技术中集成电路中会采用到多个MOSFET的结构，从而达到相应的技术要求。

因此，如何更好的提供一种多级连的MOSFET结构的是本领域技术人员亟待解决的一个技术问题。

发明内容

本发明的目的在于提供一种多级连半导体结构及其形成方法，以提高产品的性能。

为解决上述技术问题，本发明提供一种级连半导体结构，所述级连半导体结构包括掺杂区和位于所述掺杂区上的多级连栅极，所述多级连栅极包括两个以上栅极，所述掺杂区包括多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧，相邻所述栅极之间设置有间隙，所述间隙为若干通孔。

可选的，在所述级连半导体结构中，所述通孔的横截面的形状为正方形或长方形。

可选的，在所述级连半导体结构中，相邻所述栅极之间的间隔为30nm～180nm。

可选的，在所述级连半导体结构中，所述掺杂区位于埋氧层上。

可选的，在所述级连半导体结构中，所述第一掺杂区为P型掺杂区，所述第二掺杂区为N型掺杂；或者，所述第一掺杂区为N型掺杂，所述第二掺杂区为P型掺杂。

可选的，在所述级连半导体结构中，所述掺杂区的材料包括硅或锗。

本发明还提供一种多级连半导体结构的形成方法，所述多级连半导体结构的形成方法包括：

提供一半导体衬底，所述半导体衬底上具有掺杂区，在所述掺杂区上形成多极连栅极，所述多极连栅极包括两个以上栅极；

对所述掺杂区进行掺杂形成多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧；

形成层间介质层覆盖所述栅极，在相邻所述栅极之间的所述层间介质层中形成间隙，所述间隙为若干通孔。

可选的，在所述级连半导体结构的形成方法中，所述通孔的横截面的形状为正方形或长方形。

可选的，在所述级连半导体结构的形成方法中，所述第一掺杂区为P型掺杂，所述第二掺杂区为N型掺杂；或者，所述第一掺杂区为N型掺杂，所述第二掺杂区为P型掺杂。

可选的，在所述级连半导体结构的形成方法中，还包括：在形成间隙后进行硅酸乙酯的沉积工艺形成二氧化硅层。

综上所述，在本发明提供的级连半导体结构及其形成方法中，通过多级连栅极的结构使得去掉了形成于其中连接源/漏区的接触孔，从而在相邻栅极之间具有空间可形成间隙，采用若干通孔的方式通过形成在层间介质中的间隙来减小寄生电容的大小，进而提高级连半导体结构的开关性能。

附图说明

图1是本发明实施例的多级连半导体结构的剖面结构示意图；

图2是本发明实施例的多级连半导体结构的俯视图；

图3是本发明实施例的多级连半导体结构的形成方法的示意图；

图4－6是本发明实施例的多级连半导体结构的形成方法中部分工艺的结构示意图。

具体实施方式

为了使本发明的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如图1所示，本发明提供一种多级连半导体结构，所述多级连半导体结构包括掺杂区10和位于所述掺杂区10上的多级连栅极20，所述多极连栅极20包括两个以上栅极21，所述掺杂区10包括多个交替分布的第一掺杂区11和第二掺杂区12，所述第一掺杂区11位于所述栅极21下方，所述第二掺杂区12位于所述栅极21两侧，相邻所述栅极21之间设置有间隙30(Void)，所述间隙30为若干通孔。

在本实施例中，参考如图2所示的俯视图，所述通孔的横截面的形状为正方形或长方形，间隙以通孔的形式即是在层间介质中形成的空腔，间隙与层间介质相比具有更高的介电常数，从而具有更佳的电学隔离效应，从而可减小寄生电容的大小，尤其是本申请的多级连半导体结构的相邻栅极之间的寄生电容。

可选的，相邻所述栅极21之间的间隔为30nm～180nm，如果相邻栅极之间的间隔太小，则会对于间隙的形成造成影响，对工艺要求增加，如果相邻栅极之间的间隔太大，则会使寄生电容的影响较小，在上述范围内如30nm、50nm、60nm、80nm、100nm、120nm、150nm或180nm，其产生的电学隔离效果较佳。

为了更好的实现电性隔离，所述掺杂区10位于埋氧层40(Buried Oxide，BOX)上，从而防止其它电路器件对于多级连半导体结构的影响，即在绝缘体上形成掺杂区膜层，例如SOI结构，可消除了体硅CMOS电路中的寄生闩锁效应，还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。

可选的，所述第一掺杂区11为P型掺杂，所述第二掺杂区12为N型掺杂；或者，所述第一掺杂区11为N型掺杂，所述第二掺杂区12为P型掺杂，可通过三价元素硼、铟、镓等的掺杂形成P型掺杂区，可通过五价元素如砷、磷锑等的掺杂形成N型掺杂区，即通过不同的掺杂方式形成主体结构为PNP型或NPN型的多级连半导体结构。

可选的，所述掺杂区10的材料包括硅或锗，优选的可以采用半导体材料硅形成掺杂区，在硅半导体衬底上进行掺杂及形成其它结构。

相应的，如图3所示，本发明还提供一种多级连半导体结构的形成方法，所述多级连半导体结构的形成方法包括：

S10：提供一半导体衬底，所述半导体衬底上具有掺杂区，所述掺杂区上形成多级连栅极，所述多级连栅极包括两个以上栅极；

S20：对所述掺杂区进行掺杂形成多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧，即形成相当于MOSFET的阱区和源/漏区等结构；

S30：形成层间介质层覆盖所述栅极，在相邻所述栅极之间的所述层间介质层中形成间隙，所述间隙为若干通孔。

下面结构附图详细的绍介本发明的多级连半导体结构的形成方法。

首先，如图4所示，提供一半导体衬底50，所述半导体衬底50上具有掺杂区10，可选的，所述掺杂区10位于埋氧层40上，可形成较佳的掺杂区膜层，并由于位于埋氧层上而处于较佳的电学环境下，在所述掺杂区10上形成多极连栅极20，所述多极连栅极20包括两个以上栅极21，栅极的结构可采用现有工艺，例如可包括形成的一层隔离介质层及位于之上的金属层从而形成的栅极结构。

接着，如图5所示，对所述掺杂区10进行掺杂形成多个交替分布的第一掺杂区11与第二掺杂区12，也就是形成相当于MOSFET的阱区和源/漏区等结构，即通过间隔的第一掺杂区11和第二掺杂区12实现MOS管结构的导通开关功能，同时实现对相邻栅极21之间的第二掺杂区12进行共用，减少不必要的电性连接关系从而可降低阻抗，所述第一掺杂区11位于所述栅极21下方，即第一掺杂区11作为导通沟道的体区，所述第二掺杂区12位于所述栅极21两侧，即第二掺杂区12作为电路关系中的源/漏区。可选的，所述第一掺杂区11为P型掺杂，所述第二掺杂区12为N型掺杂；或者，所述第一掺杂区11为N型掺杂，所述第二掺杂区12为P型掺杂，通过不同的掺杂方式形成主体结构为PNP型或NPN型的多级连半导体结构。

然后，如图6所示，形成层间介质层60覆盖所述栅极21，层间介质层60的材料可采用氧化硅，在相邻所述栅极21之间的所述层间介质层60中形成间隙30，所述间隙30为若干通孔，具体的，可通孔刻蚀在相邻所述栅极21之间的所述层间介质层60中形成若干通孔，可在层间介质层形成光刻胶等工艺后通过干法刻蚀形成空腔，通孔的横截面的形状为正方形或长方形，可根据相邻栅极之间的间距以及产品的尺寸等设置通孔的横截面，较佳的可采用上述形状，可以连成一条，也可以分成几个。

在形成间隙后即完成了本发明多级连半导体结构的形成方法的主要工艺，在后续工艺中，继续参考图1所示，在形成间隙后进行硅酸乙酯(TEOS)的沉积工艺形成二氧化硅层，即通过形成一层二氧化硅层封住间隙上开口作为保护层，可通过液态的硅酸乙酯及反应气体在一定温度和压力条件下形成，并可进一步的通过辅助以化学机械研磨工艺使表面的二氧化硅层满足平坦化的要求。同时，可在本发明提供的级连半导体结构的两侧形成通孔金属的电学连接，实现器件的电路工作需要，当级连半导体结构导通工作时，由于在相邻栅极之间只设置了通孔而不用填充金属，可减少寄生电容的产生。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims

1.一种多级连半导体结构，其特征在于，所述多级连半导体结构包括半导体基底、埋氧化层、掺杂区和位于所述掺杂区上的多级连栅极，所述埋氧化层位于所述半导体基底上，所述掺杂区位于所述埋氧化层上，所述多级连栅极包括两个以上栅极，所述掺杂区包括多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧，相邻所述栅极之间设置有间隙，相邻两个所述栅极之间的间隙为多个通孔。

2.根据权利要求1所述多级连半导体结构，其特征在于，所述通孔的横截面的形状为正方形或长方形。

3.根据权利要求1或2所述多级连半导体结构，其特征在于，相邻所述栅极之间的间隔为30nm~180nm。

4.根据权利要求1或2所述多级连半导体结构，其特征在于，所述第一掺杂区为P型掺杂，所述第二掺杂区为N型掺杂；或者，所述第一掺杂区为N型掺杂，所述第二掺杂区为P型掺杂。

5.根据权利要求1或2所述多级连半导体结构，其特征在于，所述掺杂区的材料包括硅或锗。

6.一种多级连半导体结构的形成方法，其特征在于，所述多级连半导体结构的形成方法包括：

提供一半导体衬底，所述半导体衬底上具有埋氧化层和掺杂区，所述掺杂区位于所述埋氧化层上，在所述掺杂区上形成多级连栅极，所述多级连栅极包括两个以上栅极；

形成层间介质层覆盖所述栅极，在相邻所述栅极之间的所述层间介质层中形成间隙，相邻两个所述栅极之间的间隙为多个通孔。

7.根据权利要求6所述多级连半导体结构的形成方法，其特征在于，所述通孔的横截面的形状为正方形或长方形。

8.根据权利要求6或7所述多级连半导体结构的形成方法，其特征在于，所述第一掺杂区为P型掺杂，所述第二掺杂区为N型掺杂；或者，所述第一掺杂区为N型掺杂，所述第二掺杂区为P型掺杂。

9.根据权利要求6或7所述多级连半导体结构的形成方法，其特征在于，所述多级连半导体结构的形成方法还包括：在形成间隙后进行硅酸乙酯的沉积工艺形成二氧化硅层。