CN109768088B - 多级连半导体结构及其形成方法 - Google Patents

Abstract

本发明提供了一种级连半导体结构及其形成方法，级连半导体结构包括半导体衬底和位于半导体衬底上的多级连栅极，多极连栅极包括两个以上栅极，位于相邻栅极之间的半导体衬底进行第一掺杂形成了第一掺杂区，位于栅极下方的半导体衬底进行第二掺杂形成了第二掺杂区，位于多级连栅极两侧的半导体衬底进行第一掺杂形成了源/漏区，其中源/漏区的厚度大于第一掺杂区的厚度。在本发明提供的级连半导体结构及其形成方法中，由于源/漏区的厚度大于多级连栅极下掺杂区的厚度，从而降低寄生结电容的大小，使得源/漏区连接插塞时可实现较低的连接阻抗，进而提高级连半导体结构的开关性能，达到实现高电压、低寄生结电容和低阻抗的要求。

Description

多级连半导体结构及其形成方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种多级连半导体结构及其形成方法。

背景技术

随着集成电路技术的发展，对于半导体器件的要求也越来越高，其中作为开关器件的MOSFET一直在不断在改进当中。随着市场应用的要求，在现有技术中集成电路中会采用到多个MOSFET的结构，从而达到相应的技术要求。

因此，如何更好的提供一种多级连的MOSFET结构的是本领域技术人员亟待解决的一个技术问题。

发明内容

本发明的目的在于提供一种多级连半导体结构及其形成方法，以提高产品的性能。

为解决上述技术问题，本发明提供一种级连半导体结构，所述级连半导体结构包括半导体衬底和位于所述半导体衬底上的多级连栅极，所述多极连栅极包括两个以上栅极，位于相邻所述栅极之间的所述半导体衬底进行第一掺杂形成了第一掺杂区，位于所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区，位于所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区，其中所述源/漏区的厚度大于所述第一掺杂区的厚度。

可选的，在所述级连半导体结构中，所述源/漏区的厚度大于所述第一掺杂区的厚度的两倍。

可选的，在所述级连半导体结构中，所述源/漏区的厚度范围为1000nm～1500nm。

可选的，在所述级连半导体结构中，所述半导体衬底位于埋氧层之上。

可选的，在所述级连半导体结构中，所述半导体衬底的材料包括硅或锗。

本发明还提供一种多级连半导体结构的形成方法，所述多级连半导体结构的形成方法包括：在含氧环境下，温度为450℃～900℃。

提供一半导体衬底，在所述半导体衬底上形成掩膜图案，所述掩膜图案暴露出所述半导体衬底上的第一区域；

对所述第一区域的所述半导体衬底的表层进行氧化工艺形成氧化层；

去除所述氧化层，在所述第一区域上形成多级连栅极，所述多极连栅极包括两个以上栅极，对相邻所述栅级之间的所述半导体衬底进行第一掺杂形成第一掺杂区，对所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区；

对所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区。

可选的，在所述级连半导体结构的形成方法中，所述氧化工艺的工艺条件包括：

可选的，在所述级连半导体结构的形成方法中，采用氢氟酸去除所述氧化层。

可选的，在所述级连半导体结构的形成方法中，所述半导体衬底在埋氧层上沉积形成。

可选的，在所述级连半导体结构的形成方法中，所述第一掺杂为P型掺杂，所述第二掺杂为N型掺杂；或者，所述第一掺杂为N型掺杂，所述第二掺杂为P型掺杂。

综上所述，在本发明提供的级连半导体结构及其形成方法中，由于源/漏区的厚度大于多级连栅极下掺杂区的厚度，从而降低寄生结电容的大小，使得源/漏区连接插塞时可实现较低的连接阻抗，进而提高级连半导体结构的开关性能，达到实现高电压、低寄生结电容和低阻抗的要求。

附图说明

图1是本发明实施例的多级连半导体结构的结构示意图；

图2是本发明实施例的多级连半导体结构的形成方法的示意图；

图3－5是本发明实施例的多级连半导体结构的形成方法中部分工艺的结构示意图。

具体实施方式

为了使本发明的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如图1所示，本发明提供一种多级连半导体结构，所述多级连半导体结构包括半导体衬底10和位于所述半导体衬底上的多级连栅极20，所述多极连栅极20包括两个以上栅极21，位于相邻所述栅极21之间的所述半导体衬底10进行第一掺杂形成了第一掺杂区13，位于所述栅极21下方的所述半导体衬底10进行第二掺杂形成了第二掺杂区14，位于所述多级连栅极20两侧的所述半导体衬底10进行第一掺杂形成了源/漏区50，其中所述源/漏区50的厚度大于所述第一掺杂区13的厚度。

在本实施例中，所述源/漏区50的厚度大于所述第一掺杂区13的厚度的两倍，由于源/漏区与掺杂区有不同的电学性能要求，在源/漏区上需要直接形成连接插塞(contact)，如果源/漏区的厚度越小，则其连接时的连接阻抗越高，对工艺要求更高，而在本发明中第一掺杂区13和第二掺杂区50只需要实现电流流经，即第二掺杂区作为电子的导通沟道，可通过较薄的厚度降低寄生结电容的大小，也就是第一掺杂区的厚度可小于在源/漏区二分之一的厚度。

可选的，所述源/漏区50的厚度范围为1000nm～1500nm，在此厚度范围内可以较佳的形成连接插塞，而对于掺杂区的厚度则可根据工艺条件实现。

为了更好的实现电性隔离，所述半导体衬底10位于埋氧层60(Buried Oxide，BOX)上，从而防止其它电路器件对于多级连半导体结构的影响，即在绝缘体上形成半导体膜层，例如SOI结构，可消除了体硅CMOS电路中的寄生闩锁效应，还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。

可选的，所述半导体衬底10的材料包括硅或锗，优选的可以采用硅为作半导体衬底，在硅半导体衬底上进行掺杂及形成其它结构。

相应的，如图2所示，本发明还提供一种多级连半导体结构的形成方法，所述多级连半导体结构的形成方法包括：

S10：提供一半导体衬底，在所述半导体衬底上形成掩膜图案，所述掩膜图案暴露出所述半导体衬底上的第一区域；

S20：对所述第一区域的所述半导体衬底的表层进行氧化工艺形成氧化层；

S30：去除所述氧化层，在所述第一区域上形成多级连栅极，所述多极连栅极包括两个以上栅极，对相邻所述栅极之间的所述半导体衬底进行第一掺杂形成第一掺杂区，对所述栅极下方的所述半导体衬底进行第二掺杂形成第二掺杂区；

S40：对所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区。

下面结构附图详细的绍介本发明的多级连半导体结构的形成方法。

首先，如图3和图4所示，提供一半导体衬底10，可选的，所述半导体衬底10在埋氧层60上沉积形成，可形成较佳的衬底膜层，并由于位于埋氧层上而处于较佳的电学环境下，在所述半导体衬底10上形成掩膜图案，即如图3中可通过形成一氧化层110并形成光刻胶120，氧化层110的材料可为氧化硅，所述掩膜图案暴露出所述半导体衬底10上的第一区域11，即可通过光刻工艺形成如图4中暴露出的第一区域11。

接着，如图5所示，对所述第一区域11的所述半导体衬底10的表层进行氧化工艺形成氧化层12，即只氧化反应部分的半导体衬底，其中所述氧化工艺的工艺条件包括：在含氧环境下，可采用氧气，温度为450℃～900℃，先形成氧化层，然后可实现对于半导体衬底的局部减薄，可通过控制气体流量以及时间长度来控制氧化层的厚度，以适用于不同产品在尺寸上的需要。

然后，参考图1所示，可采用氢氟酸去除所述氧化层12，使得第一区域11的半导体衬底10的厚度小于其它部分的厚度，以及包括去除掉不需要的膜层结构，再如图1所示，在所述第一区域11上形成多级连栅极20，所述多极连栅极20包括两个以上栅极21，栅极21的结构可采用现有工艺，例如可包括形成的一层隔离介质层210及位于之上的金属层220从而形成的栅极结构，对相邻所述栅极21之间的所述半导体衬底10进行第一掺杂形成第一掺杂区13，对所述栅极21下方的所述半导体衬底10进行第二掺杂形成第二掺杂区14，即通过间隔的第一掺杂区13和第二掺杂区14实现MOS管结构的导通开关功能，同时实现对相邻栅极之间的第一掺杂区进行共用，减少不必要的电性连接关系从而可降低阻抗。

最后，继续参考图1所示，对所述多级连栅极20两侧的所述半导体衬底10进行第一掺杂形成源/漏区50，通过两侧各参杂形成源/漏区对应MOS管结构的源极和漏极，源/漏区50上需要通过形成金属材料的连接插塞51完成对外的电路连接关系，完成多级连半导体结构。可以理解的是，对于实施例中多级连半导体结构的形成方法不是严格按顺序描述，而是主要以结构为主体进行描述，即相同的掺杂可以在同一工艺中实现，不同掺杂工艺并不需要掺杂的先后顺序，在本实施例中仅为语言描述顺序，并非对此做出的限定，为了方便图示附图中均采用了对称的表达，并不代表产品一定为对称结构，此外对于工艺中所需的某些层间介质为了图示方便并未添加到附图中。对于级连半导体结构只需要要求源/漏区的厚度大于第一掺杂区的厚度，可以不考虑第二掺杂区的厚度范围，而在级连半导体结构的形成方法，则第二掺杂区的厚度范围则将直接体现在具体的工艺中。

可选的，所述第一掺杂为P型掺杂，所述第二掺杂为N型掺杂；或者，所述第一掺杂为N型掺杂，所述第二掺杂为P型掺杂，即通过不同的掺杂方式形成主体结构为PNP型或NPN型的多级连半导体结构。在本实施例中，级连半导体结构的源/漏掺杂结构是由栅极分开，相间排列，掺杂区域均为源或漏结构，在级连半导体结构的两侧的源/漏区的膜层较厚，可通过接触孔连接出来，而级连半导体结构中间部分的源/漏结构，无需接触孔连接出来，且源/漏结构的膜层厚度较薄。这样就可以达到如下目的：级连半导体结构中间级的膜层薄，结电容较小；级连半导体结构两侧的膜层较厚，可减小接触电阻，降低总体导通电阻。

综上所述，在本发明提供的级连半导体结构及其形成方法中，由于源/漏区的厚度大于多级连栅极下掺杂区的厚度，从而降低寄生结电容的大小，使得源/漏区连接插塞时可实现较低的连接阻抗，进而提高级连半导体结构的开关性能，达到实现高电压、低寄生结电容和低阻抗的要求。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种多级连半导体结构，其特征在于，所述多级连半导体结构包括半导体衬底和位于所述半导体衬底上的多级连栅极，所述多级连栅极包括两个以上栅极，位于相邻所述栅极之间的所述半导体衬底进行第一掺杂形成了第一掺杂区，位于所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区，所述第一掺杂区和所述第二掺杂区在所述半导体衬底中交替排布，且相邻两个第二掺杂区均与位于所述相邻两个第二掺杂区之间的第一掺杂区相连接，位于所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区，其中所述源/漏区的厚度大于所述第一掺杂区的厚度。

2.根据权利要求1所述多级连半导体结构，其特征在于，所述源/漏区的厚度大于所述第一掺杂区的厚度的两倍。

3.根据权利要求1或2所述多级连半导体结构，其特征在于，所述源/漏区的厚度范围为1000nm～1500nm。

4.根据权利要求1或2所述多级连半导体结构，其特征在于，所述半导体衬底位于埋氧层之上。

5.根据权利要求1或2所述多级连半导体结构，其特征在于，所述半导体衬底的材料包括硅或锗。

6.一种多级连半导体结构的形成方法，其特征在于，所述多级连半导体结构的形成方法包括：

提供一半导体衬底，在所述半导体衬底上形成掩膜图案，所述掩膜图案暴露出所述半导体衬底上的第一区域；

对所述第一区域的所述半导体衬底的表层进行氧化工艺形成氧化层；

去除所述氧化层，在所述第一区域上形成多级连栅极，所述多级连栅极包括两个以上栅极，对相邻所述栅极之间的所述半导体衬底进行第一掺杂形成第一掺杂区，对所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区；

对所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成源/漏区。

7.根据权利要求6所述多级连半导体结构的形成方法，其特征在于，所述氧化工艺的工艺条件包括：在含氧环境下，温度为450℃～900℃。

8.根据权利要求6或7所述多级连半导体结构的形成方法，其特征在于，采用氢氟酸去除所述氧化层。

9.根据权利要求6或7所述多级连半导体结构的形成方法，其特征在于，所述半导体衬底在埋氧层上沉积形成。

10.根据权利要求6或7所述多级连半导体结构的形成方法，其特征在于，所述第一掺杂为P型掺杂，所述第二掺杂为N型掺杂；或者，所述第一掺杂为N型掺杂，所述第二掺杂为P型掺杂。

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