JP2000031293A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000031293A JP2000031293A JP10200584A JP20058498A JP2000031293A JP 2000031293 A JP2000031293 A JP 2000031293A JP 10200584 A JP10200584 A JP 10200584A JP 20058498 A JP20058498 A JP 20058498A JP 2000031293 A JP2000031293 A JP 2000031293A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- layer
- semiconductor
- region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、ソース拡散層がウェル領域の電位と
同電位になるＣＭＯＳ回路において、レイアウト面積を
減少できるようにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｐ+ 型ソース拡散層２２とＮウ
ェル領域１２とが同電位になるＰチャネルＭＯＳトラン
ジスタにおいては、Ｎウェル領域１２の表面部のソース
領域に対応する部位に、ソース拡散層２２と、ソース拡
散層２２とは異種拡散領域となるＮ+ 型基板拡散層２３
とを形成する。そして、ソース拡散層２２および基板拡
散層２３に、サリサイド層２４ｂを介して、上層の配線
層を接続するためのソースコンタクト２６を接続する。
こうして、基板拡散層２３上にソースコンタクト２６を
取るようにすることで、ソースコンタクト２６をＰウェ
ル領域１３により近付けて配置することが可能な構成と
なっている。
同電位になるＣＭＯＳ回路において、レイアウト面積を
減少できるようにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｐ+ 型ソース拡散層２２とＮウ
ェル領域１２とが同電位になるＰチャネルＭＯＳトラン
ジスタにおいては、Ｎウェル領域１２の表面部のソース
領域に対応する部位に、ソース拡散層２２と、ソース拡
散層２２とは異種拡散領域となるＮ+ 型基板拡散層２３
とを形成する。そして、ソース拡散層２２および基板拡
散層２３に、サリサイド層２４ｂを介して、上層の配線
層を接続するためのソースコンタクト２６を接続する。
こうして、基板拡散層２３上にソースコンタクト２６を
取るようにすることで、ソースコンタクト２６をＰウェ
ル領域１３により近付けて配置することが可能な構成と
なっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、ソース拡散層が半導体基板（また
は、ウェル領域）の電位と同電位になるＭＯＳ型集積回
路に用いられるものである。
するもので、特に、ソース拡散層が半導体基板（また
は、ウェル領域）の電位と同電位になるＭＯＳ型集積回
路に用いられるものである。
【０００２】
【従来の技術】従来、ＭＯＳ型集積回路においては、ソ
ースコンタクトをソース拡散層上に取る必要から、一般
に、ソース拡散層とソースコンタクトとの包含関係を有
する設計基準にもとづくデザインルールにしたがって設
計されている。
ースコンタクトをソース拡散層上に取る必要から、一般
に、ソース拡散層とソースコンタクトとの包含関係を有
する設計基準にもとづくデザインルールにしたがって設
計されている。
【０００３】図４は、従来の設計基準にもとづいてデザ
インされたＣＭＯＳ（Complementary ＭＯＳ）回路の概
略構成を示すものである。このＣＭＯＳ回路は、たとえ
ば、Ｐ型Ｓｉ基板１０１上に、Ｎウェル領域１０２およ
びＰウェル領域１０３が選択的に形成されている。そし
て、上記Ｎウェル領域１０２および上記Ｐウェル領域１
０３の表面部に、選択的にＳＴＩ（Shallow Trench Iso
lation）構造の素子分離領域１０４が形成されて、Ｐチ
ャネルＭＯＳトランジスタの活性領域１０５とＮチャネ
ルＭＯＳトランジスタの活性領域１０６とが形成されて
いる。
インされたＣＭＯＳ（Complementary ＭＯＳ）回路の概
略構成を示すものである。このＣＭＯＳ回路は、たとえ
ば、Ｐ型Ｓｉ基板１０１上に、Ｎウェル領域１０２およ
びＰウェル領域１０３が選択的に形成されている。そし
て、上記Ｎウェル領域１０２および上記Ｐウェル領域１
０３の表面部に、選択的にＳＴＩ（Shallow Trench Iso
lation）構造の素子分離領域１０４が形成されて、Ｐチ
ャネルＭＯＳトランジスタの活性領域１０５とＮチャネ
ルＭＯＳトランジスタの活性領域１０６とが形成されて
いる。
【０００４】また、上記ＰチャネルＭＯＳトランジスタ
の活性領域１０５および上記ＮチャネルＭＯＳトランジ
スタの活性領域１０６の上部には、ゲート絶縁膜１０７
をそれぞれ介して、ゲートポリシリコン電極１０８が共
通に設けられている。このゲートポリシリコン電極１０
８は、その側壁部分にサイドウォール１０９が形成され
ている。
の活性領域１０５および上記ＮチャネルＭＯＳトランジ
スタの活性領域１０６の上部には、ゲート絶縁膜１０７
をそれぞれ介して、ゲートポリシリコン電極１０８が共
通に設けられている。このゲートポリシリコン電極１０
８は、その側壁部分にサイドウォール１０９が形成され
ている。
【０００５】そして、上記ＰチャネルＭＯＳトランジス
タの活性領域１０５内においては、上記Ｎウェル領域１
０２の表面部に、上記ゲートポリシリコン電極１０８を
マスクに、ＬＤＤ（Lightly Doped Drain ）構造のＰ-
領域１０５ａが、また、上記ゲートポリシリコン電極１
０８および上記サイドウォール１０９をマスクに、ソー
ス／ドレインとなるＰ+ 拡散層１０５ｂが、それぞれ形
成されている。
タの活性領域１０５内においては、上記Ｎウェル領域１
０２の表面部に、上記ゲートポリシリコン電極１０８を
マスクに、ＬＤＤ（Lightly Doped Drain ）構造のＰ-
領域１０５ａが、また、上記ゲートポリシリコン電極１
０８および上記サイドウォール１０９をマスクに、ソー
ス／ドレインとなるＰ+ 拡散層１０５ｂが、それぞれ形
成されている。
【０００６】上記Ｐ+ 拡散層１０５ｂの上部には、上記
ゲート絶縁膜１０７をそれぞれ貫通して、ソースコンタ
クト１１０およびドレインコンタクト１１１が形成され
ている（同図（ｂ）参照）。
ゲート絶縁膜１０７をそれぞれ貫通して、ソースコンタ
クト１１０およびドレインコンタクト１１１が形成され
ている（同図（ｂ）参照）。
【０００７】一方、上記ＮチャネルＭＯＳトランジスタ
の活性領域１０６内においては、上記Ｐウェル領域１０
３の表面部に、上記ゲートポリシリコン電極１０８をマ
スクに、ＬＤＤ構造のＮ- 領域１０６ａが、また、上記
ゲートポリシリコン電極１０８および上記サイドウォー
ル１０９をマスクに、ソース／ドレインとなるＮ+ 拡散
層１０６ｂが、それぞれ形成されている。
の活性領域１０６内においては、上記Ｐウェル領域１０
３の表面部に、上記ゲートポリシリコン電極１０８をマ
スクに、ＬＤＤ構造のＮ- 領域１０６ａが、また、上記
ゲートポリシリコン電極１０８および上記サイドウォー
ル１０９をマスクに、ソース／ドレインとなるＮ+ 拡散
層１０６ｂが、それぞれ形成されている。
【０００８】上記Ｎ+ 拡散層１０６ｂの上部には、上記
ゲート絶縁膜１０７をそれぞれ貫通して、ソースコンタ
クト１１２およびドレインコンタクト１１３が形成され
ている。
ゲート絶縁膜１０７をそれぞれ貫通して、ソースコンタ
クト１１２およびドレインコンタクト１１３が形成され
ている。
【０００９】このような構成のＣＭＯＳ回路は、上記ゲ
ートポリシリコン電極１０８に負の電圧または正の電圧
を印加して、上記Ｐ+ 拡散層１０５ｂ，１０５ｂ間およ
び上記Ｎ+ 拡散層１０６ｂ，１０６ｂ間をそれぞれ導通
・非導通状態とさせることにより、上記ＰチャネルＭＯ
Ｓトランジスタまたは上記ＮチャネルＭＯＳトランジス
タをスイッチング動作させるようになっている。
ートポリシリコン電極１０８に負の電圧または正の電圧
を印加して、上記Ｐ+ 拡散層１０５ｂ，１０５ｂ間およ
び上記Ｎ+ 拡散層１０６ｂ，１０６ｂ間をそれぞれ導通
・非導通状態とさせることにより、上記ＰチャネルＭＯ
Ｓトランジスタまたは上記ＮチャネルＭＯＳトランジス
タをスイッチング動作させるようになっている。
【００１０】しかしながら、この構成のＣＭＯＳ回路に
おいては、特に、Ｐウェル領域１０３とＰ+ 拡散層１０
５ｂとの間がショートするのを防止するために、Ｎウェ
ル領域１０２とＰウェル領域１０３との境界面Ａから、
Ｐ+ 拡散層１０５ｂを十分に離して形成する必要があ
る。
おいては、特に、Ｐウェル領域１０３とＰ+ 拡散層１０
５ｂとの間がショートするのを防止するために、Ｎウェ
ル領域１０２とＰウェル領域１０３との境界面Ａから、
Ｐ+ 拡散層１０５ｂを十分に離して形成する必要があ
る。
【００１１】通常、Ｐ+ 拡散層１０５ｂと境界面Ａとの
間隔Ｂは、Ｐウェル領域１０３およびＰ+ 拡散層１０５
ｂ間のパンチスルーや、Ｎウェル領域１０２、Ｐウェル
領域１０３、または、Ｐ+ 拡散層１０５ｂなどの加工精
度のバラツキによる影響を考慮して、一定の間隔以上と
なるように設定される。
間隔Ｂは、Ｐウェル領域１０３およびＰ+ 拡散層１０５
ｂ間のパンチスルーや、Ｎウェル領域１０２、Ｐウェル
領域１０３、または、Ｐ+ 拡散層１０５ｂなどの加工精
度のバラツキによる影響を考慮して、一定の間隔以上と
なるように設定される。
【００１２】また、上述したように、ソースコンタクト
をソース拡散層上に取る必要から、ＰチャネルＭＯＳト
ランジスタにおいては、Ｐ+ 拡散層１０５ｂをソースコ
ンタクト１１０よりも大きく形成しなければならない。
をソース拡散層上に取る必要から、ＰチャネルＭＯＳト
ランジスタにおいては、Ｐ+ 拡散層１０５ｂをソースコ
ンタクト１１０よりも大きく形成しなければならない。
【００１３】したがって、たとえば図５に示すように、
Ｎウェル領域１０２とＰウェル領域１０３との境界面Ａ
からそれぞれ間隔Ｂ，Ｂ´の範囲（図示斜線部分）Ｃ内
はＰ+ 拡散層１０５ｂを配置することができない禁止領
域（いわゆる、デッド・スペース）となっている。この
結果、このデッド・スペースＣによってレイアウト面積
が増加し、チップサイズを増大させるという問題があっ
た。
Ｎウェル領域１０２とＰウェル領域１０３との境界面Ａ
からそれぞれ間隔Ｂ，Ｂ´の範囲（図示斜線部分）Ｃ内
はＰ+ 拡散層１０５ｂを配置することができない禁止領
域（いわゆる、デッド・スペース）となっている。この
結果、このデッド・スペースＣによってレイアウト面積
が増加し、チップサイズを増大させるという問題があっ
た。
【００１４】
【発明が解決しようとする課題】上記したように、従来
においては、ソースコンタクトをソース拡散層上に取る
必要から、Ｐ+ 拡散層を配置できないデッド・スペース
が大きくなってレイアウト面積が増加し、チップサイズ
を増大させるという問題があった。そこで、この発明
は、レイアウト面積を減少でき、チップサイズの増大を
抑えることが可能な半導体装置を提供することを目的と
している。
においては、ソースコンタクトをソース拡散層上に取る
必要から、Ｐ+ 拡散層を配置できないデッド・スペース
が大きくなってレイアウト面積が増加し、チップサイズ
を増大させるという問題があった。そこで、この発明
は、レイアウト面積を減少でき、チップサイズの増大を
抑えることが可能な半導体装置を提供することを目的と
している。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第一導電型の
第一の半導体層と、この第一の半導体層によって囲まれ
た第二導電型の第二の半導体層と、この第二の半導体層
の表面上に絶縁膜を介して設けられたゲート電極と、こ
のゲート電極の形成位置を除く、前記第二の半導体層の
表面部に、前記第一の半導体層と前記第二の半導体層と
の第一の界面より所定の間隔を有して設けられた、前記
第二の半導体層の電位と異電位になる第一導電型の第一
の拡散層領域と、前記ゲート電極の形成位置を除く、前
記第二の半導体層の表面部に、前記第一の半導体層と前
記第二の半導体層との第二の界面より所定の間隔を有し
て設けられた、前記第二の半導体層の電位と同電位にな
る第一導電型の第二の拡散層領域と、この第二の拡散層
領域と前記第二の界面との間の、前記第二の半導体層の
表面部に形成された、第二導電型の半導体領域と、この
半導体領域上および前記第二の拡散層領域上に一体的に
形成された低抵抗層と、この低抵抗層を介して、前記半
導体領域および前記第二の拡散層領域にそれぞれ接続さ
れた接続電極とから構成されている。
めに、この発明の半導体装置にあっては、第一導電型の
第一の半導体層と、この第一の半導体層によって囲まれ
た第二導電型の第二の半導体層と、この第二の半導体層
の表面上に絶縁膜を介して設けられたゲート電極と、こ
のゲート電極の形成位置を除く、前記第二の半導体層の
表面部に、前記第一の半導体層と前記第二の半導体層と
の第一の界面より所定の間隔を有して設けられた、前記
第二の半導体層の電位と異電位になる第一導電型の第一
の拡散層領域と、前記ゲート電極の形成位置を除く、前
記第二の半導体層の表面部に、前記第一の半導体層と前
記第二の半導体層との第二の界面より所定の間隔を有し
て設けられた、前記第二の半導体層の電位と同電位にな
る第一導電型の第二の拡散層領域と、この第二の拡散層
領域と前記第二の界面との間の、前記第二の半導体層の
表面部に形成された、第二導電型の半導体領域と、この
半導体領域上および前記第二の拡散層領域上に一体的に
形成された低抵抗層と、この低抵抗層を介して、前記半
導体領域および前記第二の拡散層領域にそれぞれ接続さ
れた接続電極とから構成されている。
【００１６】この発明の半導体装置によれば、低抵抗層
を介して、第二の拡散層領域と接続電極とをコンタクト
できるようになる。これにより、ソースコンタクトをソ
ース拡散層上に取る必要がなくなる分、ソース拡散層の
エリアを小型化することが可能となるものである。
を介して、第二の拡散層領域と接続電極とをコンタクト
できるようになる。これにより、ソースコンタクトをソ
ース拡散層上に取る必要がなくなる分、ソース拡散層の
エリアを小型化することが可能となるものである。
【００１７】また、この発明の半導体装置にあっては、
ＭＯＳ型集積回路のソース拡散層が半導体基板の電位と
同電位になるものにおいて、基板拡散層を前記ソース拡
散層と兼用させ、このソース拡散層につながるソースコ
ンタクトを前記基板拡散層につながる基板コンタクトと
しても共用できるようにした構成とされている。
ＭＯＳ型集積回路のソース拡散層が半導体基板の電位と
同電位になるものにおいて、基板拡散層を前記ソース拡
散層と兼用させ、このソース拡散層につながるソースコ
ンタクトを前記基板拡散層につながる基板コンタクトと
しても共用できるようにした構成とされている。
【００１８】この発明の半導体装置によれば、ソース拡
散層につながるソースコンタクトと基板拡散層につなが
る基板コンタクトとを同一コンタクトにより共用できる
ようになる。これにより、Ｎウェル領域とＰウェル領域
との境界面により近付けて、ソースコンタクトを配置す
ることが可能となるものである。
散層につながるソースコンタクトと基板拡散層につなが
る基板コンタクトとを同一コンタクトにより共用できる
ようになる。これにより、Ｎウェル領域とＰウェル領域
との境界面により近付けて、ソースコンタクトを配置す
ることが可能となるものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかるＭＯＳ型集積回路の概略構成を、ＣＭＯ
Ｓ回路を例に示すものである。なお、同図（ａ）はＣＭ
ＯＳ回路の平面図であり、同図（ｂ）は図（ａ）のIB−
IB線に沿う断面図である。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかるＭＯＳ型集積回路の概略構成を、ＣＭＯ
Ｓ回路を例に示すものである。なお、同図（ａ）はＣＭ
ＯＳ回路の平面図であり、同図（ｂ）は図（ａ）のIB−
IB線に沿う断面図である。
【００２０】すなわち、このＣＭＯＳ回路は、たとえ
ば、Ｐ型Ｓｉ基板１１上に、Ｎウェル領域（第二導電型
の第二の半導体層）１２が選択的に設けられるととも
に、このＮウェル領域１２を囲むようにして、Ｐウェル
領域（第一導電型の第一の半導体層）１３が形成されて
いる。
ば、Ｐ型Ｓｉ基板１１上に、Ｎウェル領域（第二導電型
の第二の半導体層）１２が選択的に設けられるととも
に、このＮウェル領域１２を囲むようにして、Ｐウェル
領域（第一導電型の第一の半導体層）１３が形成されて
いる。
【００２１】そして、上記Ｎウェル領域１２および上記
Ｐウェル領域１３の表面部に、選択的にＳＴＩ構造の素
子分離領域１４が形成されて、ＰチャネルＭＯＳトラン
ジスタの活性領域１５とＮチャネルＭＯＳトランジスタ
の活性領域１６とが形成されている。
Ｐウェル領域１３の表面部に、選択的にＳＴＩ構造の素
子分離領域１４が形成されて、ＰチャネルＭＯＳトラン
ジスタの活性領域１５とＮチャネルＭＯＳトランジスタ
の活性領域１６とが形成されている。
【００２２】また、上記ＰチャネルＭＯＳトランジスタ
の活性領域１５および上記ＮチャネルＭＯＳトランジス
タの活性領域１６の上部には、ゲート絶縁膜１７をそれ
ぞれ介して、ゲートポリシリコン電極１８が共通に設け
られている。このゲートポリシリコン電極１８は、その
側壁部分にサイドウォール１９が形成されている。
の活性領域１５および上記ＮチャネルＭＯＳトランジス
タの活性領域１６の上部には、ゲート絶縁膜１７をそれ
ぞれ介して、ゲートポリシリコン電極１８が共通に設け
られている。このゲートポリシリコン電極１８は、その
側壁部分にサイドウォール１９が形成されている。
【００２３】そして、上記ＰチャネルＭＯＳトランジス
タの活性領域１５内においては、上記Ｎウェル領域１２
の表面部に、上記ゲートポリシリコン電極１８をマスク
とする、Ｐ型不純物のイオン注入および拡散により、Ｌ
ＤＤ構造のＰ- 領域２０が形成されている。
タの活性領域１５内においては、上記Ｎウェル領域１２
の表面部に、上記ゲートポリシリコン電極１８をマスク
とする、Ｐ型不純物のイオン注入および拡散により、Ｌ
ＤＤ構造のＰ- 領域２０が形成されている。
【００２４】上記Ｐ- 領域２０が形成された、上記Ｎウ
ェル領域１２の表面部の、ドレイン領域に対応する部位
には、上記Ｎウェル領域１２と上記Ｐウェル領域１３と
の境界面（第一の界面）Ａより一定の間隔Ｂを有して、
上記Ｎウェル領域１２の電位と異電位になるＰ+ 型ドレ
イン拡散層（第一導電型の第一の拡散層領域）２１が選
択的に形成されている。
ェル領域１２の表面部の、ドレイン領域に対応する部位
には、上記Ｎウェル領域１２と上記Ｐウェル領域１３と
の境界面（第一の界面）Ａより一定の間隔Ｂを有して、
上記Ｎウェル領域１２の電位と異電位になるＰ+ 型ドレ
イン拡散層（第一導電型の第一の拡散層領域）２１が選
択的に形成されている。
【００２５】また、上記Ｐ- 領域２０が形成された、上
記Ｎウェル領域１２の表面部の、ソース領域に対応する
部位には、たとえば、上記Ｎウェル領域１２の電位と同
電位になるＰ+ 型ソース拡散層（第一導電型の第二の拡
散層領域）２２、および、このソース拡散層２２とは異
種拡散領域となる、第二導電型の半導体領域としてのＮ
+ 型基板拡散層（第三の拡散層領域）２３が、それぞれ
形成されている。
記Ｎウェル領域１２の表面部の、ソース領域に対応する
部位には、たとえば、上記Ｎウェル領域１２の電位と同
電位になるＰ+ 型ソース拡散層（第一導電型の第二の拡
散層領域）２２、および、このソース拡散層２２とは異
種拡散領域となる、第二導電型の半導体領域としてのＮ
+ 型基板拡散層（第三の拡散層領域）２３が、それぞれ
形成されている。
【００２６】上記ソース拡散層２２は、上記Ｎウェル領
域１２と上記Ｐウェル領域１３との境界面（第二の界
面）Ａより一定の間隔Ｂを有して設けられている。上記
基板拡散層２３は、上記境界面Ａより一定の間隔Ｂ内
で、上記ソース拡散層２２に隣接して（上記ソース拡散
層２２との間に境界面（第三の界面）を有して）設けら
れている。
域１２と上記Ｐウェル領域１３との境界面（第二の界
面）Ａより一定の間隔Ｂを有して設けられている。上記
基板拡散層２３は、上記境界面Ａより一定の間隔Ｂ内
で、上記ソース拡散層２２に隣接して（上記ソース拡散
層２２との間に境界面（第三の界面）を有して）設けら
れている。
【００２７】上記ドレイン拡散層２１および上記ソース
拡散層２２は、たとえば、上記ゲートポリシリコン電極
１８、上記サイドウォール１９、および、上記基板拡散
層２３の形成位置を覆うレジスト膜（図示していない）
をそれぞれマスクとする、Ｐ型不純物のイオン注入およ
び拡散により、形成されるようになっている。
拡散層２２は、たとえば、上記ゲートポリシリコン電極
１８、上記サイドウォール１９、および、上記基板拡散
層２３の形成位置を覆うレジスト膜（図示していない）
をそれぞれマスクとする、Ｐ型不純物のイオン注入およ
び拡散により、形成されるようになっている。
【００２８】上記基板拡散層２３は、たとえば、上記ゲ
ートポリシリコン電極１８、上記サイドウォール１９、
上記ドレイン拡散層２１および上記ソース拡散層２２の
形成位置を覆うレジスト膜（図示していない）をそれぞ
れマスクとする、Ｎ型不純物のイオン注入および拡散に
より、形成されるようになっている。
ートポリシリコン電極１８、上記サイドウォール１９、
上記ドレイン拡散層２１および上記ソース拡散層２２の
形成位置を覆うレジスト膜（図示していない）をそれぞ
れマスクとする、Ｎ型不純物のイオン注入および拡散に
より、形成されるようになっている。
【００２９】上記ドレイン拡散層２１の表面と、上記ソ
ース拡散層２２および上記基板拡散層２３の表面とに
は、それぞれ、Ｔｉシリサイド膜またはＣｏシリサイド
膜などからなるサリサイド層（低抵抗層）２４ａ，２４
ｂが設けられている。
ース拡散層２２および上記基板拡散層２３の表面とに
は、それぞれ、Ｔｉシリサイド膜またはＣｏシリサイド
膜などからなるサリサイド層（低抵抗層）２４ａ，２４
ｂが設けられている。
【００３０】そして、このサリサイド層２４ａ，２４ｂ
を個々に介して、上記ドレイン拡散層２１には、上層の
配線層（図示していない）を接続するためのドレインコ
ンタクト２５が、また、上記ソース拡散層２２および上
記基板拡散層２３には、上層の配線層（図示していな
い）を接続するためのソースコンタクト（接続電極）２
６が、それぞれ接続されている。
を個々に介して、上記ドレイン拡散層２１には、上層の
配線層（図示していない）を接続するためのドレインコ
ンタクト２５が、また、上記ソース拡散層２２および上
記基板拡散層２３には、上層の配線層（図示していな
い）を接続するためのソースコンタクト（接続電極）２
６が、それぞれ接続されている。
【００３１】このように、ソースコンタクト２６とソー
ス拡散層２２との接続を、サリサイド層２４ｂを介して
行うようにしているため、ソースコンタクト２６をサリ
サイド層２４ｂが包含すればよく、ソース拡散層２２上
に取る必要がなくなる。したがって、Ｎウェル領域１２
とＰウェル領域１３との境界面Ａより一定の間隔Ｂは満
足したまま、ソース拡散層２２のエリアを小型化できる
ようになる。
ス拡散層２２との接続を、サリサイド層２４ｂを介して
行うようにしているため、ソースコンタクト２６をサリ
サイド層２４ｂが包含すればよく、ソース拡散層２２上
に取る必要がなくなる。したがって、Ｎウェル領域１２
とＰウェル領域１３との境界面Ａより一定の間隔Ｂは満
足したまま、ソース拡散層２２のエリアを小型化できる
ようになる。
【００３２】しかも、ソースコンタクト２６とのコンタ
クトをソース拡散層２２および基板拡散層２３にとるこ
とにより、従来の設計基準ではソース拡散層の配置が禁
止されていた、デッド・スペース内にもソースコンタク
ト２６を形成できるようになる。
クトをソース拡散層２２および基板拡散層２３にとるこ
とにより、従来の設計基準ではソース拡散層の配置が禁
止されていた、デッド・スペース内にもソースコンタク
ト２６を形成できるようになる。
【００３３】この結果、たとえば図２に示すように、ソ
ースコンタクト２６をＰウェル領域１３により近付けて
配置することが可能となるとともに、ソース拡散層２２
の小型化されたエリアの分だけ、デッド・スペース（間
隔Ｂ，Ｂ´の範囲に対応する図示斜線部分）Ｃが小面積
化されることによって、全体的にレイアウト面積を減少
できるようになるものである。
ースコンタクト２６をＰウェル領域１３により近付けて
配置することが可能となるとともに、ソース拡散層２２
の小型化されたエリアの分だけ、デッド・スペース（間
隔Ｂ，Ｂ´の範囲に対応する図示斜線部分）Ｃが小面積
化されることによって、全体的にレイアウト面積を減少
できるようになるものである。
【００３４】一方、上記ＮチャネルＭＯＳトランジスタ
の活性領域１６内においては、上記Ｐウェル領域１３の
表面部に、上記ゲートポリシリコン電極１８をマスクと
する、Ｎ型不純物のイオン注入および拡散により、ＬＤ
Ｄ構造のＮ- 領域２７が、また、上記ゲートポリシリコ
ン電極１８および上記サイドウォール１９をマスクとす
る、Ｎ型不純物のイオン注入および拡散により、Ｎ+ 型
ドレイン拡散層２８およびＮ+ 型ソース拡散層２９が、
それぞれ形成されている。
の活性領域１６内においては、上記Ｐウェル領域１３の
表面部に、上記ゲートポリシリコン電極１８をマスクと
する、Ｎ型不純物のイオン注入および拡散により、ＬＤ
Ｄ構造のＮ- 領域２７が、また、上記ゲートポリシリコ
ン電極１８および上記サイドウォール１９をマスクとす
る、Ｎ型不純物のイオン注入および拡散により、Ｎ+ 型
ドレイン拡散層２８およびＮ+ 型ソース拡散層２９が、
それぞれ形成されている。
【００３５】上記ドレイン拡散層２８および上記ソース
拡散層２９の表面には、たとえば、Ｔｉシリサイド膜ま
たはＣｏシリサイド膜などからなるサリサイド層３０
ａ，３０ｂがそれぞれ設けられている。
拡散層２９の表面には、たとえば、Ｔｉシリサイド膜ま
たはＣｏシリサイド膜などからなるサリサイド層３０
ａ，３０ｂがそれぞれ設けられている。
【００３６】そして、このサリサイド層３０ａ，３０ｂ
を個々に介して、上記ドレイン拡散層２８には、上層の
配線層（図示していない）を接続するためのドレインコ
ンタクト３１が、また、上記ソース拡散層２９には、上
層の配線層（図示していない）を接続するためのソース
コンタクト３２が、それぞれ接続されている。
を個々に介して、上記ドレイン拡散層２８には、上層の
配線層（図示していない）を接続するためのドレインコ
ンタクト３１が、また、上記ソース拡散層２９には、上
層の配線層（図示していない）を接続するためのソース
コンタクト３２が、それぞれ接続されている。
【００３７】このような構成のＣＭＯＳ回路によれば、
Ｐ+ 型ソース拡散層２２とＮウェル領域１２とが同電位
になるＰチャネルＭＯＳトランジスタにおいて、Ｐウェ
ル領域１３と異電位になるドレインコンタクト２５はド
レイン拡散層２１上に配置するが、ソースコンタクト２
６はサリサイド層２４ｂ上であればどこでも配置できる
ようになる。
Ｐ+ 型ソース拡散層２２とＮウェル領域１２とが同電位
になるＰチャネルＭＯＳトランジスタにおいて、Ｐウェ
ル領域１３と異電位になるドレインコンタクト２５はド
レイン拡散層２１上に配置するが、ソースコンタクト２
６はサリサイド層２４ｂ上であればどこでも配置できる
ようになる。
【００３８】したがって、Ｎウェル領域１２とＰウェル
領域１３との境界面Ａの近傍への配置が可能な基板拡散
層２３上に、ソースコンタクト２６の一部を配置するよ
うにすることで、従来のソースコンタクトとソース拡散
層との包含関係を有する設計基準を不要にできるように
なるものである。
領域１３との境界面Ａの近傍への配置が可能な基板拡散
層２３上に、ソースコンタクト２６の一部を配置するよ
うにすることで、従来のソースコンタクトとソース拡散
層との包含関係を有する設計基準を不要にできるように
なるものである。
【００３９】上記したように、サリサイド層を介して、
ソース拡散層とソースコンタクトとをコンタクトできる
ようにしている。すなわち、Ｐ+ 型ソース拡散層上にソ
ースコンタクトを取るのではなく、Ｎ+型基板拡散層上
にソースコンタクトを取るようにしている。これによ
り、ソースコンタクトをソース拡散層上に取る必要がな
くなる分、ソース拡散層のエリアを小型化することが可
能となり、Ｐウェル領域と同電位になるソースコンタク
トをＰウェル領域により近付けて配置できるようにな
る。したがって、従来のソースコンタクトとソース拡散
層との包含関係を有する設計基準が不要となる結果、レ
イアウト面積を減少でき、チップサイズの増大を抑える
ことが可能となるものである。
ソース拡散層とソースコンタクトとをコンタクトできる
ようにしている。すなわち、Ｐ+ 型ソース拡散層上にソ
ースコンタクトを取るのではなく、Ｎ+型基板拡散層上
にソースコンタクトを取るようにしている。これによ
り、ソースコンタクトをソース拡散層上に取る必要がな
くなる分、ソース拡散層のエリアを小型化することが可
能となり、Ｐウェル領域と同電位になるソースコンタク
トをＰウェル領域により近付けて配置できるようにな
る。したがって、従来のソースコンタクトとソース拡散
層との包含関係を有する設計基準が不要となる結果、レ
イアウト面積を減少でき、チップサイズの増大を抑える
ことが可能となるものである。
【００４０】なお、上記した実施の一形態においては、
Ｐ型Ｓｉ基板を用いたＣＭＯＳ回路に適用した場合を例
に説明したが、これに限らず、Ｎ型Ｓｉ基板を用いたＣ
ＭＯＳ回路（ＮチャネルＭＯＳトランジスタ）にも同様
に適用できる。
Ｐ型Ｓｉ基板を用いたＣＭＯＳ回路に適用した場合を例
に説明したが、これに限らず、Ｎ型Ｓｉ基板を用いたＣ
ＭＯＳ回路（ＮチャネルＭＯＳトランジスタ）にも同様
に適用できる。
【００４１】すなわち、Ｎ+ 型ソース拡散層が下地のＰ
ウェル領域と同電位になるＮチャネルＭＯＳトランジス
タにおいては、Ｎ+ 型ソース拡散層に隣接してＰ+ 型基
板拡散層を配置し、これらＮ+ 型ソース拡散層とＰ+ 型
基板拡散層とに、サリサイド層を介してソースコンタク
トを取るようにすればよい。
ウェル領域と同電位になるＮチャネルＭＯＳトランジス
タにおいては、Ｎ+ 型ソース拡散層に隣接してＰ+ 型基
板拡散層を配置し、これらＮ+ 型ソース拡散層とＰ+ 型
基板拡散層とに、サリサイド層を介してソースコンタク
トを取るようにすればよい。
【００４２】同様に、Ｎウェル領域またはＰウェル領域
を基板として用いる、各種のＭＯＳ型集積回路に適用可
能である。また、ソース拡散層に隣接させて基板拡散層
を形成する場合に限らず、たとえば、下地のウェル領域
（第二の半導体層）をそのまま利用するようにしてもよ
い。
を基板として用いる、各種のＭＯＳ型集積回路に適用可
能である。また、ソース拡散層に隣接させて基板拡散層
を形成する場合に限らず、たとえば、下地のウェル領域
（第二の半導体層）をそのまま利用するようにしてもよ
い。
【００４３】また、ソースコンタクトとは別に、基板コ
ンタクトを設けるようにしてなるＭＯＳ型集積回路にお
いては、たとえば図３に示すように、ソースコンタクト
と基板コンタクトとを同一コンタクトにより共有できる
ように構成することも容易に可能である。
ンタクトを設けるようにしてなるＭＯＳ型集積回路にお
いては、たとえば図３に示すように、ソースコンタクト
と基板コンタクトとを同一コンタクトにより共有できる
ように構成することも容易に可能である。
【００４４】以下に、図３を参照して、本発明の実施の
他の形態にかかるＭＯＳ型集積回路の概略構成を、フリ
ップ・フロップ型メモリセルまたはベーシック型メモリ
セルを例に説明する。なお、同図（ａ）は比較のために
示す従来の設計基準にもとづいてデザインされたセルの
平面図であり、同図（ｂ）はこの他の形態にかかるセル
の平面図である。
他の形態にかかるＭＯＳ型集積回路の概略構成を、フリ
ップ・フロップ型メモリセルまたはベーシック型メモリ
セルを例に説明する。なお、同図（ａ）は比較のために
示す従来の設計基準にもとづいてデザインされたセルの
平面図であり、同図（ｂ）はこの他の形態にかかるセル
の平面図である。
【００４５】たとえば、従来のメモリセル（同図（ａ）
参照）は、Ｎウェル領域（半導体基板）４１を囲むよう
にしてＰウェル領域（半導体基板）４２が形成され、さ
らに、上記Ｎウェル領域４１および上記Ｐウェル領域４
２の表面部に選択的に素子分離領域４３が形成されて、
ＰチャネルＭＯＳトランジスタの活性領域４４とＮチャ
ネルＭＯＳトランジスタの活性領域４５とが形成されて
いる。
参照）は、Ｎウェル領域（半導体基板）４１を囲むよう
にしてＰウェル領域（半導体基板）４２が形成され、さ
らに、上記Ｎウェル領域４１および上記Ｐウェル領域４
２の表面部に選択的に素子分離領域４３が形成されて、
ＰチャネルＭＯＳトランジスタの活性領域４４とＮチャ
ネルＭＯＳトランジスタの活性領域４５とが形成されて
いる。
【００４６】そして、上記ＰチャネルＭＯＳトランジス
タの活性領域４４および上記ＮチャネルＭＯＳトランジ
スタの活性領域４５の上部には、ゲート絶縁膜４６，４
６をそれぞれ介して、２つのゲートポリシリコン電極４
７ａ，４７ｂが互いに並行に設けられている。
タの活性領域４４および上記ＮチャネルＭＯＳトランジ
スタの活性領域４５の上部には、ゲート絶縁膜４６，４
６をそれぞれ介して、２つのゲートポリシリコン電極４
７ａ，４７ｂが互いに並行に設けられている。
【００４７】上記ＰチャネルＭＯＳトランジスタの活性
領域４４内においては、上記Ｎウェル領域４１の表面部
の、上記ゲートポリシリコン電極４７ａ，４７ｂのそれ
ぞれの外側のドレイン領域に対応する部位に、上記Ｎウ
ェル領域４１の電位と異電位になる、Ｐ+ 型ドレイン拡
散層４８，４８が形成されている。上記ドレイン拡散層
４８，４８は、それぞれ、上記Ｎウェル領域４１と上記
Ｐウェル領域４２との境界面Ａより一定の間隔Ｂ1 を有
して設けられている。
領域４４内においては、上記Ｎウェル領域４１の表面部
の、上記ゲートポリシリコン電極４７ａ，４７ｂのそれ
ぞれの外側のドレイン領域に対応する部位に、上記Ｎウ
ェル領域４１の電位と異電位になる、Ｐ+ 型ドレイン拡
散層４８，４８が形成されている。上記ドレイン拡散層
４８，４８は、それぞれ、上記Ｎウェル領域４１と上記
Ｐウェル領域４２との境界面Ａより一定の間隔Ｂ1 を有
して設けられている。
【００４８】また、上記Ｎウェル領域４１の表面部の、
上記ゲートポリシリコン電極４７ａ，４７ｂ間の共通す
るソース領域に対応する部位には、上記Ｎウェル領域４
１の電位と同電位になる、Ｐ+ 型ソース拡散層４９が形
成されている。上記ソース拡散層４９は、上記Ｎウェル
領域４１と上記Ｐウェル領域４２との境界面Ａより一定
の間隔Ｂ2 を有して設けられている。
上記ゲートポリシリコン電極４７ａ，４７ｂ間の共通す
るソース領域に対応する部位には、上記Ｎウェル領域４
１の電位と同電位になる、Ｐ+ 型ソース拡散層４９が形
成されている。上記ソース拡散層４９は、上記Ｎウェル
領域４１と上記Ｐウェル領域４２との境界面Ａより一定
の間隔Ｂ2 を有して設けられている。
【００４９】さらに、上記Ｎウェル領域４１の一部に
は、上記ソース拡散層４９とは異種拡散領域となる、Ｎ
+ 型の基板拡散層５０が選択的に設けられている。そし
て、上記ドレイン拡散層４８，４８には上記ゲート絶縁
膜４６を貫通してドレインコンタクト５１，５１がそれ
ぞれ接続され、上記ソース拡散層４９には上記ゲート絶
縁膜４６を貫通してソースコンタクト５２が接続され、
上記基板拡散層５０には絶縁膜５３を貫通して基板コン
タクト５４が接続されている。
は、上記ソース拡散層４９とは異種拡散領域となる、Ｎ
+ 型の基板拡散層５０が選択的に設けられている。そし
て、上記ドレイン拡散層４８，４８には上記ゲート絶縁
膜４６を貫通してドレインコンタクト５１，５１がそれ
ぞれ接続され、上記ソース拡散層４９には上記ゲート絶
縁膜４６を貫通してソースコンタクト５２が接続され、
上記基板拡散層５０には絶縁膜５３を貫通して基板コン
タクト５４が接続されている。
【００５０】一方、上記ＮチャネルＭＯＳトランジスタ
の活性領域４５内においては、上記Ｐウェル領域４２の
表面部の、上記ゲートポリシリコン電極４７ａ，４７ｂ
のそれぞれの外側のドレイン領域に対応する部位に、上
記Ｐウェル領域４２の電位と異電位になる、Ｎ+ 型ドレ
イン拡散層５５，５５が形成されている。
の活性領域４５内においては、上記Ｐウェル領域４２の
表面部の、上記ゲートポリシリコン電極４７ａ，４７ｂ
のそれぞれの外側のドレイン領域に対応する部位に、上
記Ｐウェル領域４２の電位と異電位になる、Ｎ+ 型ドレ
イン拡散層５５，５５が形成されている。
【００５１】また、上記Ｐウェル領域４２の表面部の、
上記ゲートポリシリコン電極４７ａ，４７ｂ間の共通す
るソース領域に対応する部位には、上記Ｐウェル領域４
２の電位と同電位になる、Ｎ+ 型ソース拡散層５６が形
成されている。
上記ゲートポリシリコン電極４７ａ，４７ｂ間の共通す
るソース領域に対応する部位には、上記Ｐウェル領域４
２の電位と同電位になる、Ｎ+ 型ソース拡散層５６が形
成されている。
【００５２】さらに、上記Ｐウェル領域４２の一部に
は、上記ソース拡散層５６とは異種拡散領域となる、Ｐ
+ 型の基板拡散層５７が選択的に設けられている。そし
て、上記ドレイン拡散層５５，５５には上記ゲート絶縁
膜４６を貫通してドレインコンタクト５８，５８がそれ
ぞれ接続され、上記ソース拡散層５６には上記ゲート絶
縁膜４６を貫通してソースコンタクト５９が接続され、
上記基板拡散層５７には絶縁膜６０を貫通して基板コン
タクト６１が接続されている。
は、上記ソース拡散層５６とは異種拡散領域となる、Ｐ
+ 型の基板拡散層５７が選択的に設けられている。そし
て、上記ドレイン拡散層５５，５５には上記ゲート絶縁
膜４６を貫通してドレインコンタクト５８，５８がそれ
ぞれ接続され、上記ソース拡散層５６には上記ゲート絶
縁膜４６を貫通してソースコンタクト５９が接続され、
上記基板拡散層５７には絶縁膜６０を貫通して基板コン
タクト６１が接続されている。
【００５３】このような構成のメモリセルの場合、たと
えば同図（ｂ）に示すように、ＰチャネルＭＯＳトラン
ジスタにおいては、上記ソース拡散層４９の形成位置に
Ｎ型不純物を打ち込んでＮ型の基板・ソース拡散層４９
´とし、上記基板拡散層５０を上記ソース拡散層４９と
兼用させるとともに、この基板・ソース拡散層４９´に
サリサイド層６２を介してつながるコンタクト（ソース
コンタクト）５２´を、ソース拡散層４９につながるソ
ースコンタクト５２と基板拡散層５０につながる基板コ
ンタクト５４とを共用してなる同一コンタクトにより形
成することが可能である。
えば同図（ｂ）に示すように、ＰチャネルＭＯＳトラン
ジスタにおいては、上記ソース拡散層４９の形成位置に
Ｎ型不純物を打ち込んでＮ型の基板・ソース拡散層４９
´とし、上記基板拡散層５０を上記ソース拡散層４９と
兼用させるとともに、この基板・ソース拡散層４９´に
サリサイド層６２を介してつながるコンタクト（ソース
コンタクト）５２´を、ソース拡散層４９につながるソ
ースコンタクト５２と基板拡散層５０につながる基板コ
ンタクト５４とを共用してなる同一コンタクトにより形
成することが可能である。
【００５４】同様に、ＮチャネルＭＯＳトランジスタに
おいては、上記ソース拡散層５６の形成位置にＰ型不純
物を打ち込んでＰ型の基板・ソース拡散層５６´とし、
上記基板拡散層５７を上記ソース拡散層５６と兼用させ
るとともに、この基板・ソース拡散層５６´にサリサイ
ド層６２を介してつながるコンタクト（ソースコンタク
ト）５９´を、ソース拡散層５６につながるソースコン
タクト５９と基板拡散層５７につながる基板コンタクト
６１とを共用してなる同一コンタクトにより形成するこ
とが可能である。
おいては、上記ソース拡散層５６の形成位置にＰ型不純
物を打ち込んでＰ型の基板・ソース拡散層５６´とし、
上記基板拡散層５７を上記ソース拡散層５６と兼用させ
るとともに、この基板・ソース拡散層５６´にサリサイ
ド層６２を介してつながるコンタクト（ソースコンタク
ト）５９´を、ソース拡散層５６につながるソースコン
タクト５９と基板拡散層５７につながる基板コンタクト
６１とを共用してなる同一コンタクトにより形成するこ
とが可能である。
【００５５】このような構成によれば、Ｎウェル領域４
１とＰウェル領域４２との境界面Ａにより近付けて、コ
ンタクト５２´，５９´を配置することが可能となるた
め、基板拡散層５０，５７を形成するためのエリア（こ
の場合、ほぼ間隔Ｂ2 ）の分だけ、レイアウト面積（セ
ルサイズ）を減少できる。その他、この発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
１とＰウェル領域４２との境界面Ａにより近付けて、コ
ンタクト５２´，５９´を配置することが可能となるた
め、基板拡散層５０，５７を形成するためのエリア（こ
の場合、ほぼ間隔Ｂ2 ）の分だけ、レイアウト面積（セ
ルサイズ）を減少できる。その他、この発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
【００５６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、レイアウト面積を減少でき、チップサイズの増大を
抑えることが可能な半導体装置を提供できる。
ば、レイアウト面積を減少でき、チップサイズの増大を
抑えることが可能な半導体装置を提供できる。
【図１】この発明の実施の一形態にかかるＣＭＯＳ回路
の概略を示す構成図。
の概略を示す構成図。
【図２】同じく、ＣＭＯＳ回路での拡散層のデッド・ス
ペースを示す概略平面図。
ペースを示す概略平面図。
【図３】この発明の実施の他の形態にかかるメモリセル
の概略を、従来のセルと比較して示す平面図。
の概略を、従来のセルと比較して示す平面図。
【図４】従来技術とその問題点を説明するために示す、
ＣＭＯＳ回路の概略構成図。
ＣＭＯＳ回路の概略構成図。
【図５】同じく、従来のＣＭＯＳ回路での拡散層のデッ
ド・スペースを示す概略平面図。
ド・スペースを示す概略平面図。
１１…Ｐ型Ｓｉ基板 １２，４１…Ｎウェル領域 １３，４２…Ｐウェル領域 １４，４３…素子分離領域 １５，４４…ＰチャネルＭＯＳトランジスタの活性領域 １６，４５…ＮチャネルＭＯＳトランジスタの活性領域 １７，４６…ゲート絶縁膜 １８，４７ａ，４７ｂ…ゲートポリシリコン電極 １９…サイドウォール ２０…ＬＤＤ構造のＰ- 領域 ２１，４８…Ｐ+ 型ドレイン拡散層 ２２，４９…Ｐ+ 型ソース拡散層 ２３，５０…Ｎ+ 型基板拡散層 ２４ａ，２４ｂ…サリサイド層 ２５，３１，５１，５８…ドレインコンタクト ２６，３２，５２，５９…ソースコンタクト ２７…ＬＤＤ構造のＮ- 領域 ２８，５５…Ｎ+ 型ドレイン拡散層 ２９，５６…Ｎ+ 型ソース拡散層 ３０ａ，３０ｂ，６２…サリサイド層 ４９´…Ｎ型の基板・ソース拡散層 ５２´，５９´…コンタクト ５３，６０…絶縁膜 ５４，６１…基板コンタクト ５６´…Ｐ型の基板・ソース拡散層 ５７…Ｐ+ 型の基板拡散層 Ａ…Ｎウェル領域とＰウェル領域との境界面 Ｂ，Ｂ´，Ｂ1 ，Ｂ2 …境界面Ａからの間隔 Ｃ…デッド・スペース
Claims (8)
- 【請求項１】 第一導電型の第一の半導体層と、 この第一の半導体層によって囲まれた第二導電型の第二
の半導体層と、 この第二の半導体層の表面上に絶縁膜を介して設けられ
たゲート電極と、 このゲート電極の形成位置を除く、前記第二の半導体層
の表面部に、前記第一の半導体層と前記第二の半導体層
との第一の界面より所定の間隔を有して設けられた、前
記第二の半導体層の電位と異電位になる第一導電型の第
一の拡散層領域と、 前記ゲート電極の形成位置を除く、前記第二の半導体層
の表面部に、前記第一の半導体層と前記第二の半導体層
との第二の界面より所定の間隔を有して設けられた、前
記第二の半導体層の電位と同電位になる第一導電型の第
二の拡散層領域と、 この第二の拡散層領域と前記第二の界面との間の、前記
第二の半導体層の表面部に形成された、第二導電型の半
導体領域と、 この半導体領域上および前記第二の拡散層領域上に一体
的に形成された低抵抗層と、 この低抵抗層を介して、前記半導体領域および前記第二
の拡散層領域にそれぞれ接続された接続電極とを具備し
たことを特徴とする半導体装置。 - 【請求項２】 前記第二の拡散層領域および前記半導体
領域は、前記第二の半導体層の表面部に接して形成さ
れ、前記第二の拡散層領域と前記半導体領域との第三の
界面から前記第二の界面までの間隔と、前記第一の拡散
層領域から前記第一の界面までの間隔とがほぼ同じで、
かつ、前記第一の界面から前記ゲート電極までの間隔に
比べ、前記第二の界面から前記ゲート電極までの間隔の
方が短いことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記半導体領域は、第二導電型の半導体
基板を構成する、第三の拡散層領域により形成されるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記半導体領域は、前記第二の半導体層
により形成されることを特徴とする請求項１に記載の半
導体装置。 - 【請求項５】 前記低抵抗層は、シリサイド層により形
成されることを特徴とする請求項１に記載の半導体装
置。 - 【請求項６】 ＭＯＳ（Metal Oxide Semiconductor ）
型集積回路のソース拡散層が半導体基板の電位と同電位
になる半導体装置において、 基板拡散層を前記ソース拡散層と兼用させ、このソース
拡散層につながるソースコンタクトを前記基板拡散層に
つながる基板コンタクトとしても共用できるようにした
ことを特徴とする半導体装置。 - 【請求項７】 前記ソースコンタクトは、低抵抗層を介
して、前記ソース拡散層と接続されることを特徴とする
請求項６に記載の半導体装置。 - 【請求項８】 前記低抵抗層は、シリサイド層により形
成されることを特徴とする請求項７に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20058498A JP3457539B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置 |
| US09/352,780 US6133611A (en) | 1998-07-15 | 1999-07-14 | MOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20058498A JP3457539B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031293A true JP2000031293A (ja) | 2000-01-28 |
| JP3457539B2 JP3457539B2 (ja) | 2003-10-20 |
Family
ID=16426782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20058498A Expired - Fee Related JP3457539B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6133611A (ja) |
| JP (1) | JP3457539B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270807A (ja) * | 2001-03-08 | 2002-09-20 | Victor Co Of Japan Ltd | Ｃｍｏｓイメージセンサ |
| US6534807B2 (en) | 2001-08-13 | 2003-03-18 | International Business Machines Corporation | Local interconnect junction on insulator (JOI) structure |
| JP2009032961A (ja) * | 2007-07-27 | 2009-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2013239597A (ja) * | 2012-05-15 | 2013-11-28 | Toshiba Corp | 半導体集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849492B2 (en) | 2002-07-08 | 2005-02-01 | Micron Technology, Inc. | Method for forming standard voltage threshold and low voltage threshold MOSFET devices |
| DE202006008409U1 (de) * | 2006-05-27 | 2006-08-10 | Eugster/Frismag Ag | Einrichtung zum selbsttätigen Auflösen von Instantpulver, insbesondere Milchpulver, in heißem Wasser und insbesondere zum Aufschäumen |
| US20080262390A1 (en) * | 2007-04-19 | 2008-10-23 | Searete Llc, A Limited Liability Corporation Of The State Of Delaware | Fiducials for placement of tissue closures |
| DE112008000931T5 (de) | 2007-04-19 | 2010-05-20 | Searete LLC, Bellevue | Markierungen zur Anordnung von Gewebeverschlüssen |
| US20080262524A1 (en) * | 2007-04-19 | 2008-10-23 | Searete Llc, A Limited Liability Corporation Of The State Of Delaware | Systems and methods for closing of fascia |
| US20080262540A1 (en) * | 2007-04-19 | 2008-10-23 | Searete Llc, A Limited Liability Corporation Of The State Of Delaware | Systems and methods for approximating surfaces |
| US8012848B2 (en) * | 2007-08-16 | 2011-09-06 | International Business Machines Corporation | Trench isolation and method of fabricating trench isolation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2636481B1 (fr) * | 1988-09-14 | 1990-11-30 | Sgs Thomson Microelectronics | Diode active integrable |
| US5239197A (en) * | 1990-01-29 | 1993-08-24 | Matsushita Electronics Corporation | Non-volatile memory device and transistor circuits on the same chip |
| US5171699A (en) * | 1990-10-03 | 1992-12-15 | Texas Instruments Incorporated | Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication |
| US5856695A (en) * | 1991-10-30 | 1999-01-05 | Harris Corporation | BiCMOS devices |
| JP2808968B2 (ja) * | 1992-03-17 | 1998-10-08 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| US5880502A (en) * | 1996-09-06 | 1999-03-09 | Micron Display Technology, Inc. | Low and high voltage CMOS devices and process for fabricating same |
-
1998
- 1998-07-15 JP JP20058498A patent/JP3457539B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-14 US US09/352,780 patent/US6133611A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270807A (ja) * | 2001-03-08 | 2002-09-20 | Victor Co Of Japan Ltd | Ｃｍｏｓイメージセンサ |
| US6534807B2 (en) | 2001-08-13 | 2003-03-18 | International Business Machines Corporation | Local interconnect junction on insulator (JOI) structure |
| JP2009032961A (ja) * | 2007-07-27 | 2009-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2013239597A (ja) * | 2012-05-15 | 2013-11-28 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3457539B2 (ja) | 2003-10-20 |
| US6133611A (en) | 2000-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7485925B2 (en) | High voltage metal oxide semiconductor transistor and fabricating method thereof | |
| JPH11214656A (ja) | 半導体装置およびその製造方法 | |
| KR970011054B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| US7868423B2 (en) | Optimized device isolation | |
| JPH0513713A (ja) | 半導体装置 | |
| JP2800702B2 (ja) | 半導体装置 | |
| JP3457539B2 (ja) | 半導体装置 | |
| US7282770B2 (en) | Semiconductor device and fabrication process thereof | |
| JPH11145468A (ja) | 半導体装置およびその製造方法 | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| US7271449B2 (en) | Semiconductor device having triple-well structure | |
| JP2001319978A (ja) | 半導体装置及びその製造方法 | |
| US6597043B1 (en) | Narrow high performance MOSFET device design | |
| JP2635577B2 (ja) | 半導体装置 | |
| KR100855862B1 (ko) | 에스렘(ｓｒａｍ) 셀 및 그의 제조방법 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JPH11220124A (ja) | 半導体装置 | |
| JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH1117028A (ja) | 半導体記憶装置 | |
| KR0131741B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPH05304264A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05121676A (ja) | 半導体集積回路装置 | |
| JPH09260644A (ja) | 半導体装置 | |
| JPH0897293A (ja) | 半導体装置及びその製造方法 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |