JP2635577B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、MOS FETで構成されるLSIに係わるもの
で、特に内部に電源電圧降下回路を備えた半導体装置に
関する。
で、特に内部に電源電圧降下回路を備えた半導体装置に
関する。
（従来の技術） 一般に、MOS FETを用いて構成されるLSIにおいて
は、LSIチップ内の全てのMOS FETのゲート酸化膜厚は
同じに設定されている。これは製造プロセスが最も簡単
であり、しかもLSIチップ内の全てのMOS FETが5Vで動
作するためである。
は、LSIチップ内の全てのMOS FETのゲート酸化膜厚は
同じに設定されている。これは製造プロセスが最も簡単
であり、しかもLSIチップ内の全てのMOS FETが5Vで動
作するためである。
しかしながら、近年のLSIの高集積化に伴って各素子
および配線の微細化が進んでおり、デザインルールが0.
8μｍ以下になると上記5Vの動作電源電圧ではLSIの信頼
性を保つのが困難になってきている。これは、電源電圧
を一定のままで素子を縮小すると電界が高くなることに
よる。この結果、ホットキャリア効果やゲート酸化膜の
耐圧劣化等の問題をもたらす。
および配線の微細化が進んでおり、デザインルールが0.
8μｍ以下になると上記5Vの動作電源電圧ではLSIの信頼
性を保つのが困難になってきている。これは、電源電圧
を一定のままで素子を縮小すると電界が高くなることに
よる。この結果、ホットキャリア効果やゲート酸化膜の
耐圧劣化等の問題をもたらす。
この対策として、MOS FETをLDD構造にしてホットキ
ャリアに対して耐性を持たせる事はできるものの、これ
にも限界があり、ゲート酸化膜の耐圧劣化に関しては決
定的な手段がない。
ャリアに対して耐性を持たせる事はできるものの、これ
にも限界があり、ゲート酸化膜の耐圧劣化に関しては決
定的な手段がない。
以上のような事情から、LSIの内部電源電圧を下げる
方法が提案されている。これは外部からは5Vの電源電圧
を供給し、この電源電圧をチップ内に形成した電源電圧
降下回路で3.3V程度に降下させ、内部回路をこの降下さ
せた電圧で作動せしめるものである。しかしながら、こ
のような構成でも入出力部には5Vで動作する回路が存在
し、この回路におけるホットキャリア効果やゲート酸化
膜の耐圧劣化は避けられない。
方法が提案されている。これは外部からは5Vの電源電圧
を供給し、この電源電圧をチップ内に形成した電源電圧
降下回路で3.3V程度に降下させ、内部回路をこの降下さ
せた電圧で作動せしめるものである。しかしながら、こ
のような構成でも入出力部には5Vで動作する回路が存在
し、この回路におけるホットキャリア効果やゲート酸化
膜の耐圧劣化は避けられない。
（発明が解決しようとする問題点） 上述したように従来の半導体装置では、高集積化に伴
ってホットキャリア効果やゲート酸化膜の耐圧劣化等が
発生し、LSIの信頼性が低下する欠点がある。このよう
な欠点を除去するためにMOS FETをLDD構造にすること
が考えられているがこれにも限界があり、且つゲート酸
化膜の耐圧劣化を防止することはできない。そこで、LS
Iの内部電圧を下げる方法が提案されているが、このよ
うな構成でも入出力部の回路におけるホットキャリア効
果やゲート酸化膜の耐圧劣化は避けられない。
ってホットキャリア効果やゲート酸化膜の耐圧劣化等が
発生し、LSIの信頼性が低下する欠点がある。このよう
な欠点を除去するためにMOS FETをLDD構造にすること
が考えられているがこれにも限界があり、且つゲート酸
化膜の耐圧劣化を防止することはできない。そこで、LS
Iの内部電圧を下げる方法が提案されているが、このよ
うな構成でも入出力部の回路におけるホットキャリア効
果やゲート酸化膜の耐圧劣化は避けられない。
この発明は上記のような事情に鑑みてなされたもの
で、その目的とするところは、高集積化によって微細化
されてもホットキャリア効果やゲート酸化膜の耐圧劣化
を確実に低減でき、信頼性を向上できる半導体装置を提
供することである。
で、その目的とするところは、高集積化によって微細化
されてもホットキャリア効果やゲート酸化膜の耐圧劣化
を確実に低減でき、信頼性を向上できる半導体装置を提
供することである。
［発明の構成］ （問題点を解決するための手段と作用） すなわち、この発明においては、上記の目的を達成す
るために、MOS FETのゲート酸化膜をLSIの内部で２種
類以上用いており、外部から供給される電源電圧で作動
される入出力回路部におけるMOS FETのゲート酸化膜厚
を、電源電圧降下回路で降下した電圧で作動される内部
回路のMOS FETのゲート酸化膜厚より厚く形成してい
る。
るために、MOS FETのゲート酸化膜をLSIの内部で２種
類以上用いており、外部から供給される電源電圧で作動
される入出力回路部におけるMOS FETのゲート酸化膜厚
を、電源電圧降下回路で降下した電圧で作動される内部
回路のMOS FETのゲート酸化膜厚より厚く形成してい
る。
こうすることにより、入出力回路部におけるMOS FET
のゲート絶縁膜は厚いのでホットキャリア効果やゲート
酸化膜の耐圧の劣化を防止でき、且つ電源電圧降下回路
で内部回路に供給する電圧を降下しているのでこの内部
回路を構成するMOS FETのゲート酸化膜厚は薄くても良
く、高集積化の妨げや性能低下はない。
のゲート絶縁膜は厚いのでホットキャリア効果やゲート
酸化膜の耐圧の劣化を防止でき、且つ電源電圧降下回路
で内部回路に供給する電圧を降下しているのでこの内部
回路を構成するMOS FETのゲート酸化膜厚は薄くても良
く、高集積化の妨げや性能低下はない。
（実施例） 以下、この発明の一実施例について図面を参照して説
明する。第２図は、電源電圧降下回路を有する半導体装
置の回路構成例を示している。第２図において、11はLS
Iチップで、このチップ11内には5Vの電源電圧で動作し
外部とデータの授受を行なう入出力回路部12、この入出
力回路部12を介して供給される5Vの電源電圧を例えば3.
3Vに降下させる電源電圧降下回路13、及びこの電源電圧
降下回路13によって降下された電圧が供給されて作動さ
れるセル及び周辺回路14の３つの回路ブロックが内蔵さ
れている。
明する。第２図は、電源電圧降下回路を有する半導体装
置の回路構成例を示している。第２図において、11はLS
Iチップで、このチップ11内には5Vの電源電圧で動作し
外部とデータの授受を行なう入出力回路部12、この入出
力回路部12を介して供給される5Vの電源電圧を例えば3.
3Vに降下させる電源電圧降下回路13、及びこの電源電圧
降下回路13によって降下された電圧が供給されて作動さ
れるセル及び周辺回路14の３つの回路ブロックが内蔵さ
れている。
第１図は上記第２図の回路における入出力回路部12と
セル及び周辺回路14を構成するMOS FETの断面構成を示
している。第１図において、15はＰ型のシリコン基板、
16は3.3Vの電圧が印加されるＮ型のウェル領域、17は5V
の電圧が印加されるＮ型のウェル領域、18は膜厚が12nm
のゲート酸化膜、19は膜厚が20nmのゲート酸化膜、20,2
0′はソース領域、21,21′はドレイン領域、22はゲート
電極、23は素子分離用酸化膜で、図示する如く入出力回
路部12を構成するMOS FETのゲート酸化膜19は、セル及
び周辺回路14を構成するMOS FETのゲート酸化膜18より
厚く形成されている。
セル及び周辺回路14を構成するMOS FETの断面構成を示
している。第１図において、15はＰ型のシリコン基板、
16は3.3Vの電圧が印加されるＮ型のウェル領域、17は5V
の電圧が印加されるＮ型のウェル領域、18は膜厚が12nm
のゲート酸化膜、19は膜厚が20nmのゲート酸化膜、20,2
0′はソース領域、21,21′はドレイン領域、22はゲート
電極、23は素子分離用酸化膜で、図示する如く入出力回
路部12を構成するMOS FETのゲート酸化膜19は、セル及
び周辺回路14を構成するMOS FETのゲート酸化膜18より
厚く形成されている。
次に、上述した構成の半導体装置の製造方法について
第３図（ａ）〜（ｄ）を参照して説明する。まず、
（ａ）図に示すように、通常のCMOSプロセスを用いてＰ
型のシリコン基板15にＮ型のウェル領域16,17を形成す
る。次に素子分離用の酸化膜23を選択的に形成した後、
この素子分離用酸化膜23で分離された素子領域上のシリ
コン基板15上にゲート酸化膜24を12nm程度の厚さに形成
する。
第３図（ａ）〜（ｄ）を参照して説明する。まず、
（ａ）図に示すように、通常のCMOSプロセスを用いてＰ
型のシリコン基板15にＮ型のウェル領域16,17を形成す
る。次に素子分離用の酸化膜23を選択的に形成した後、
この素子分離用酸化膜23で分離された素子領域上のシリ
コン基板15上にゲート酸化膜24を12nm程度の厚さに形成
する。
次に、セル及び周辺回路14を構成するMOS FETのゲー
ト絶縁膜24を選択的にエッチングして除去し、シリコン
基板15を露出させると（ｂ）図に示すようになる。
ト絶縁膜24を選択的にエッチングして除去し、シリコン
基板15を露出させると（ｂ）図に示すようになる。
その後、再び熱酸化を行なってセル及び周辺回路14の
上記露出されたシリコン基板15上に膜厚が約12nmのゲー
ト酸化膜18を形成する。この際、入出力回路部12のゲー
ト酸化膜24は約20nmの膜厚のゲート酸化膜19に成長し、
（ｃ）図に示すようになる。
上記露出されたシリコン基板15上に膜厚が約12nmのゲー
ト酸化膜18を形成する。この際、入出力回路部12のゲー
ト酸化膜24は約20nmの膜厚のゲート酸化膜19に成長し、
（ｃ）図に示すようになる。
以降は、通常のCMOSプロセスと同様であり、ポリシリ
コンゲート22を形成した後、このポリシリコンゲート22
をマスクとしてＮ型及びＰ型を形成する不純物のイオン
注入をそれぞれ選択的に行ない、Ｎチャネル型MOS FET
のソース領域20′，ドレイン領域21′、及びＰチャネル
型MOS FETのソース領域20,ドレイン領域21をそれぞれ
形成する（（ｄ）図図示）。
コンゲート22を形成した後、このポリシリコンゲート22
をマスクとしてＮ型及びＰ型を形成する不純物のイオン
注入をそれぞれ選択的に行ない、Ｎチャネル型MOS FET
のソース領域20′，ドレイン領域21′、及びＰチャネル
型MOS FETのソース領域20,ドレイン領域21をそれぞれ
形成する（（ｄ）図図示）。
このような製造方法によれば、5Vで動作する入出力回
路部12のMOS FETのゲート酸化膜19を、電源電圧降下回
路13で降下させた電圧で作動されるMOS FETのゲート酸
化膜18よりも厚くできる。このような構成では、入出力
回路部12を構成するMOS FETはゲート酸化膜厚が厚いこ
とによりホットキャリア効果やゲート酸化膜の耐圧劣化
を防止でき、セル及び周辺回路14は電源電圧を低下させ
たことによりホットキャリア効果やゲート酸化膜の耐圧
劣化を防止でき、LSIチップ11を構成する回路全体のMOS
FETの信頼性を大幅に向上できる。例えば上述した実
施例のように、入出力回路部12を構成するMOS FETのゲ
ート酸化膜19が20nmで5Vの電圧が印加される場合には、
このMOS FETのゲート酸化膜にかかる電界は2.5MV/cm、
セル及び周辺回路14を構成するMOS FETのゲート酸化膜
18が12nmで3.3Vの電圧が印加される場合の電界は2.75MV
/cmであり、どちらも一般に信頼性を保証できると言わ
れている３〜5MV/cm以下の電界であり、充分高い信頼性
が得られる。
路部12のMOS FETのゲート酸化膜19を、電源電圧降下回
路13で降下させた電圧で作動されるMOS FETのゲート酸
化膜18よりも厚くできる。このような構成では、入出力
回路部12を構成するMOS FETはゲート酸化膜厚が厚いこ
とによりホットキャリア効果やゲート酸化膜の耐圧劣化
を防止でき、セル及び周辺回路14は電源電圧を低下させ
たことによりホットキャリア効果やゲート酸化膜の耐圧
劣化を防止でき、LSIチップ11を構成する回路全体のMOS
FETの信頼性を大幅に向上できる。例えば上述した実
施例のように、入出力回路部12を構成するMOS FETのゲ
ート酸化膜19が20nmで5Vの電圧が印加される場合には、
このMOS FETのゲート酸化膜にかかる電界は2.5MV/cm、
セル及び周辺回路14を構成するMOS FETのゲート酸化膜
18が12nmで3.3Vの電圧が印加される場合の電界は2.75MV
/cmであり、どちらも一般に信頼性を保証できると言わ
れている３〜5MV/cm以下の電界であり、充分高い信頼性
が得られる。
更に、この発明の構成では、LSIのインターフェイス
として5Vを使用できるので、今までのTTLコンパチブル
を崩さずに使用できるという効果も得られる。
として5Vを使用できるので、今までのTTLコンパチブル
を崩さずに使用できるという効果も得られる。
［発明の効果］ 以上説明したようにこの発明によれば、高集積化によ
って微細化されてもホットキャリア効果やゲート酸化膜
の耐圧劣化を確実に低減でき、信頼性を向上できる半導
体装置が得られる。
って微細化されてもホットキャリア効果やゲート酸化膜
の耐圧劣化を確実に低減でき、信頼性を向上できる半導
体装置が得られる。
第１図はこの発明の一実施例に係わる半導体装置の断面
構成を示す図、第２図は上記第１図の装置の回路構成を
示すブロック図、第３図は上記第１図に示した半導体装
置の製造方法を説明するための図である。 11……LSIチップ、12……入出力回路部、13……電源電
圧降下回路、14……セル及び周辺回路、18……セル及び
周辺回路を構成するMOS FETのゲート酸化膜、19……入
出力回路部を構成するMOS FETのゲート酸化膜。
構成を示す図、第２図は上記第１図の装置の回路構成を
示すブロック図、第３図は上記第１図に示した半導体装
置の製造方法を説明するための図である。 11……LSIチップ、12……入出力回路部、13……電源電
圧降下回路、14……セル及び周辺回路、18……セル及び
周辺回路を構成するMOS FETのゲート酸化膜、19……入
出力回路部を構成するMOS FETのゲート酸化膜。
Claims (1)
- 【請求項１】電源電圧降下回路を備えたMOS型半導体装
置において、外部から供給される電源電圧で動作する第
１の回路部と、電源電圧を電源電圧降下回路によって降
下させた電圧に基づいて動作する第２の回路部とを有
し、上記第１の回路部を構成する第1MOS FETのゲート
絶縁膜の膜厚は、上記第２の回路部を構成する第2MOS
FETのゲート絶縁膜の膜厚より厚く、且つ上記第1MOS F
ETのゲート絶縁膜は上記電源電圧に対する絶縁破壊耐量
を有し、上記第2MOS FETのゲート絶縁膜は上記第1MOS
FETよりも絶縁破壊耐量が低く、且つ上記電源電圧降
下回路で降下させた電圧に対する絶縁破壊耐量を有する
膜厚にそれぞれ構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069117A JP2635577B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069117A JP2635577B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008647A Division JPH09186244A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236354A JPS63236354A (ja) | 1988-10-03 |
| JP2635577B2 true JP2635577B2 (ja) | 1997-07-30 |
Family
ID=13393378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069117A Expired - Lifetime JP2635577B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635577B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0433365A (ja) * | 1990-05-30 | 1992-02-04 | Fuji Photo Film Co Ltd | 半導体デバイスの製造方法 |
| JPH10242434A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 半導体集積回路装置及びフラッシュｅｅｐｒｏｍ |
| JP3439412B2 (ja) | 1999-09-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、電子回路機器、回路製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184052A (ja) * | 1984-10-01 | 1986-04-28 | Nec Corp | 半導体装置 |
| JPS61160968A (ja) * | 1985-01-10 | 1986-07-21 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
-
1987
- 1987-03-25 JP JP62069117A patent/JP2635577B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「日経マイクロデバイス」（昭６２−３−１）Ｐ．７８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63236354A (ja) | 1988-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |