JPH0433365A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、ＣＭ ＯＳ （ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍ ＯＳ ）デバイスと電荷結合型デバイスとを同一
の半導体チップ上に一体形成するための半導体デバイス
の製造方法に関する。
Ｍ ＯＳ ）デバイスと電荷結合型デバイスとを同一
の半導体チップ上に一体形成するための半導体デバイス
の製造方法に関する。
ＣＣＤやＢＣＣＤその他の電荷結合型デバイスは信号電
荷の転送、蓄積、保持等の優れた機能を備えているので
、これらの機能を利用して、固体撮像デバイス、遅延線
、フィルタ、演算回路その他の用途に広く適用されてい
る。
荷の転送、蓄積、保持等の優れた機能を備えているので
、これらの機能を利用して、固体撮像デバイス、遅延線
、フィルタ、演算回路その他の用途に広く適用されてい
る。
そして、信号電荷を転送するための転送路本体をこの電
荷結合型デバイスで構成し、この転送路本体の転送動作
を制御するための制御信号をＣＭＯＳデバイスで構成さ
れた制御回路や駆動回路で行い、これらを同一の半導体
チップ上に一体形成している。
荷結合型デバイスで構成し、この転送路本体の転送動作
を制御するための制御信号をＣＭＯＳデバイスで構成さ
れた制御回路や駆動回路で行い、これらを同一の半導体
チップ上に一体形成している。
即ち、電荷結合型デバイスとＣＭＯＳデバイスは部分的
に共通する製造プロセスによって製造することができ、
低い消費電力を実現したり、使用電源範囲を広くするこ
とができる等の利点を生かせるので、このような半導体
チップ上に一体に形成することが行われている。
に共通する製造プロセスによって製造することができ、
低い消費電力を実現したり、使用電源範囲を広くするこ
とができる等の利点を生かせるので、このような半導体
チップ上に一体に形成することが行われている。
このように電荷結合型デバイスとＣＭＯＳデバイスを同
一の半導体チップ上に形成する場合、電荷結合型デバイ
スの電荷転送路上に積層するゲート電極のゲート酸化膜
と、ＣＭＯ３）ランジスタのゲート電極のゲート酸化膜
を同時に同し製造プロセンスで形成するので、夫々のゲ
ート酸化膜の厚さは等しくなる。
一の半導体チップ上に形成する場合、電荷結合型デバイ
スの電荷転送路上に積層するゲート電極のゲート酸化膜
と、ＣＭＯ３）ランジスタのゲート電極のゲート酸化膜
を同時に同し製造プロセンスで形成するので、夫々のゲ
ート酸化膜の厚さは等しくなる。
しかし、ＣＭＯＩ−ランジスタの特性が最適となるよう
にゲート酸化膜の厚さを設定すると、電荷結合型デバイ
スにとってはゲート酸化膜が薄くなりすぎて良好の特性
が得られず、逆に、電荷結合型デバイスの特性が最適と
なるようにゲート酸化膜の厚さを設定すると、ＣＭＯ３
Ｉ−ランジスタにとってはゲート酸化膜が厚くなりすぎ
て良好の特性が得られないという、相反する結果となり
、十分満足のいくものを実現することができなかった。
にゲート酸化膜の厚さを設定すると、電荷結合型デバイ
スにとってはゲート酸化膜が薄くなりすぎて良好の特性
が得られず、逆に、電荷結合型デバイスの特性が最適と
なるようにゲート酸化膜の厚さを設定すると、ＣＭＯ３
Ｉ−ランジスタにとってはゲート酸化膜が厚くなりすぎ
て良好の特性が得られないという、相反する結果となり
、十分満足のいくものを実現することができなかった。
本発明は、このような課題に鑑みてなされたものであり
、ＣＭＯＳデバイスのゲート酸化膜と電荷結合型デバイ
スのゲート酸化膜を相互に異なった厚さで且つ最適の厚
さに、同一の製造プロセス工程内で形成することができ
る半導体デバイスの製造方法を提供することを目的とす
る。
、ＣＭＯＳデバイスのゲート酸化膜と電荷結合型デバイ
スのゲート酸化膜を相互に異なった厚さで且つ最適の厚
さに、同一の製造プロセス工程内で形成することができ
る半導体デバイスの製造方法を提供することを目的とす
る。
このような目的を達成するために本発明は、ＣＭＯＳデ
バイスと電荷結合型デバイスを同一半導体基板に一体形
成する半導体デバイスの製造方法において、ＣＭＯＳデ
バイスと電荷結合型デバイスを形成する両方の領域の半
導体基板表面に、電荷結合型デバイスに適用するゲート
酸化膜層の厚さよりＣＭＯＳデバイスに適用するゲート
酸化膜層の厚さ分だけ薄い厚さのシリコン酸化膜層を積
層し、次に、電荷結合型デバイスを形成する領域の上記
シリコン酸化膜層の表面にフォトレジストを塗布して、
ＣＭＯＳデバイスを形成する領域のゲート酸化膜層をエ
ツチングにより除去した後、該フォトレジストを除去し
、次に、半導体基板の全体表面に、ＣＭＯＳデバイスに
適用する厚さのゲート酸化膜層を積層することにより、
電荷結合型デバイスとＣＭＯＳデバイスの夫々に適用す
る厚さの異なるシリコン酸化膜層から成るゲート酸化膜
を形成することとした。
バイスと電荷結合型デバイスを同一半導体基板に一体形
成する半導体デバイスの製造方法において、ＣＭＯＳデ
バイスと電荷結合型デバイスを形成する両方の領域の半
導体基板表面に、電荷結合型デバイスに適用するゲート
酸化膜層の厚さよりＣＭＯＳデバイスに適用するゲート
酸化膜層の厚さ分だけ薄い厚さのシリコン酸化膜層を積
層し、次に、電荷結合型デバイスを形成する領域の上記
シリコン酸化膜層の表面にフォトレジストを塗布して、
ＣＭＯＳデバイスを形成する領域のゲート酸化膜層をエ
ツチングにより除去した後、該フォトレジストを除去し
、次に、半導体基板の全体表面に、ＣＭＯＳデバイスに
適用する厚さのゲート酸化膜層を積層することにより、
電荷結合型デバイスとＣＭＯＳデバイスの夫々に適用す
る厚さの異なるシリコン酸化膜層から成るゲート酸化膜
を形成することとした。
このような半導体デバイスの製造方法によれば、同一の
半導体製造工程中に、ＣＭＯＳデバイスに適した厚さの
ゲート酸化膜と電荷結合型デバイスに適した厚さのゲー
ト酸化膜を相互に異なった厚さで形成することができる
ことから、より特性の優れた電荷結合型デバイス内蔵型
の半導体デバイスを提供することができる。
半導体製造工程中に、ＣＭＯＳデバイスに適した厚さの
ゲート酸化膜と電荷結合型デバイスに適した厚さのゲー
ト酸化膜を相互に異なった厚さで形成することができる
ことから、より特性の優れた電荷結合型デバイス内蔵型
の半導体デバイスを提供することができる。
以下、本発明による半導体デバイスの製造方法の一実施
例を図面と共に説明する。尚、図に示す半導体基板の左
側部分ＡにＣＭＯＳデバイス、右側部分Ｂに電荷結合型
デバイスを形成する場合を説明する。
例を図面と共に説明する。尚、図に示す半導体基板の左
側部分ＡにＣＭＯＳデバイス、右側部分Ｂに電荷結合型
デバイスを形成する場合を説明する。
まず、第１図に示すように、例えばｐ−型不純物等の所
定の不純物から成る半導体基板２上にシリコン酸化膜（
ＳｉＯ□）の層４を積層し、更に、Ｎウェル層を形成す
るための領域を除いた表面部分にフォトレジスト６を塗
布した後、Ｎウェル層を形成するための領域に対応する
シリコン酸化膜だけをエンチング処理によって除去する
。
定の不純物から成る半導体基板２上にシリコン酸化膜（
ＳｉＯ□）の層４を積層し、更に、Ｎウェル層を形成す
るための領域を除いた表面部分にフォトレジスト６を塗
布した後、Ｎウェル層を形成するための領域に対応する
シリコン酸化膜だけをエンチング処理によって除去する
。
次に、第２図に示すように、リンを半導体基板２内にイ
オン打ち込みすることによって、Ｎウェル層８を形成す
る。
オン打ち込みすることによって、Ｎウェル層８を形成す
る。
次に、第３図に示すように、フォトレジスト６とシリコ
ン酸化膜の層４を除去した後、半導体基板２０Ｐウ工ル
層を形成するための領域を除いた表面部分にフォトレジ
スｌ−１０を塗布した後、ボロンを半導体基板２内にイ
オン打ち込みすることによって、Ｐウェル層１２を形成
する。
ン酸化膜の層４を除去した後、半導体基板２０Ｐウ工ル
層を形成するための領域を除いた表面部分にフォトレジ
スｌ−１０を塗布した後、ボロンを半導体基板２内にイ
オン打ち込みすることによって、Ｐウェル層１２を形成
する。
これらの製造工程によって、ＣＭＯＳデバイスのｐチャ
ネルトランジスタを形成するためのＮウェル層８と、ｎ
チャネルトランジスタを形成するためのＰウェル層１２
が形成される。
ネルトランジスタを形成するためのＮウェル層８と、ｎ
チャネルトランジスタを形成するためのＰウェル層１２
が形成される。
次に、第４図に示すように、半導体基板２の全表面にシ
リコン酸化膜の層１４と窒化膜の層１６を積層し、最終
的にフィールド部分とする領域を除いてフォトレジスト
１８を塗布した後、フォトレジスト１８の塗布されてい
ない部分の窒化膜を除去し、ボロンをイオン打ち込みす
る。
リコン酸化膜の層１４と窒化膜の層１６を積層し、最終
的にフィールド部分とする領域を除いてフォトレジスト
１８を塗布した後、フォトレジスト１８の塗布されてい
ない部分の窒化膜を除去し、ボロンをイオン打ち込みす
る。
次に、第４図に示す状態でロコス酸化を行うことにより
、フィールド部分とする領域のシリコン酸化膜を厚くし
た後、第５図に示すように、フォトレジスト１８、窒化
膜１６を除去し、更にシリコン酸化膜の層１４をエツチ
ング除去することにより、ロコス酸化膜の層２０を残す
。したがって、第５図に示すように、夫々のロコス酸化
膜の層２０の下にＰ型の不純物が埋設した構造となる。
、フィールド部分とする領域のシリコン酸化膜を厚くし
た後、第５図に示すように、フォトレジスト１８、窒化
膜１６を除去し、更にシリコン酸化膜の層１４をエツチ
ング除去することにより、ロコス酸化膜の層２０を残す
。したがって、第５図に示すように、夫々のロコス酸化
膜の層２０の下にＰ型の不純物が埋設した構造となる。
次に、第６図に示すように全体表面を酸化することによ
り、約４２０人の厚さのシリコン酸化膜層２２を積層す
る。
り、約４２０人の厚さのシリコン酸化膜層２２を積層す
る。
次に、第７図に示すように、電荷結合型デバイスを形成
しようとする領域Ｂの上面にフォトレジスト２４を塗布
した後、ＣＭＯＳデバイスを形成するための領域Ａのシ
リコン酸化膜層２２をエツチングにより除去する。
しようとする領域Ｂの上面にフォトレジスト２４を塗布
した後、ＣＭＯＳデバイスを形成するための領域Ａのシ
リコン酸化膜層２２をエツチングにより除去する。
次に、第８図に示すように、フォトレジスト２４を除去
する。
する。
次に、第９図に示すように、全体表面を酸化することに
より、シリコン酸化膜の層を積層する。
より、シリコン酸化膜の層を積層する。
尚、この酸化処理では、ＣＭＯＳデバイスを形成するた
めのＮウェル層８とＰウェル層１２の表面に約２５０Ａ
の厚さのシリコン酸化膜２６を積層するように行う。そ
して、この酸化処理に伴い、電荷結合型デバイスを形成
するための領域Ｂのシリコン酸化膜２２は約６００人の
厚さに成長する。
めのＮウェル層８とＰウェル層１２の表面に約２５０Ａ
の厚さのシリコン酸化膜２６を積層するように行う。そ
して、この酸化処理に伴い、電荷結合型デバイスを形成
するための領域Ｂのシリコン酸化膜２２は約６００人の
厚さに成長する。
又、このように形成されたシリコン酸化膜２６はＣＭＯ
３）ランジスタのゲート酸化膜、シリコン酸化膜２２は
電荷結合型デバイスの駆動用ゲート電極下のゲート酸化
膜に適用され、夫々のデバイスにとって適した厚さに設
定されることとなる。
３）ランジスタのゲート酸化膜、シリコン酸化膜２２は
電荷結合型デバイスの駆動用ゲート電極下のゲート酸化
膜に適用され、夫々のデバイスにとって適した厚さに設
定されることとなる。
次に、第１０図に示すように、電荷結合型デバイスの転
送路本体を形成しようとする部分とｎチャネルトランジ
スタを形成しようとする部分を除いてフォトレジスト２
８を塗布し、電荷結合型デバイスの転送路本体を形成し
ようとする部分にリンをイオン打ち込みすることにより
半導体基板２の表面部分にＮ−型の不純物層３０を埋設
し、ｎチャネルトランジスタを形成しようとする部分に
ボロンをイオン打ち込みすることによりＰ型の不純物層
３２を埋設する。そして、フォトレジスト２８を除去す
る。
送路本体を形成しようとする部分とｎチャネルトランジ
スタを形成しようとする部分を除いてフォトレジスト２
８を塗布し、電荷結合型デバイスの転送路本体を形成し
ようとする部分にリンをイオン打ち込みすることにより
半導体基板２の表面部分にＮ−型の不純物層３０を埋設
し、ｎチャネルトランジスタを形成しようとする部分に
ボロンをイオン打ち込みすることによりＰ型の不純物層
３２を埋設する。そして、フォトレジスト２８を除去す
る。
次に、第１１図に示すように、周知の処理によって、電
荷結合型デバイスの転送路のゲート電極や、ｎチャネル
トランジスタのゲート電極、ｐチャネルトランジスタの
ゲート電極等となる第１のポリシリコン層３４を積層す
る。
荷結合型デバイスの転送路のゲート電極や、ｎチャネル
トランジスタのゲート電極、ｐチャネルトランジスタの
ゲート電極等となる第１のポリシリコン層３４を積層す
る。
次に、第１２図に示すように、電荷結合型デバイスの転
送路本体を形成しようとする部分や配線等を行うための
部分を除いてフォトレジスト３６を塗布し、シリコン酸
化膜層２２の露出部分をエツチングにより除去する。
送路本体を形成しようとする部分や配線等を行うための
部分を除いてフォトレジスト３６を塗布し、シリコン酸
化膜層２２の露出部分をエツチングにより除去する。
次に、第１３図に示すように、フォトレジスト３６を除
去した後、表面全体を酸化処理することにより、第１の
ポリシリコン層３４間に所定厚さのゲート酸化膜層３８
を積層する。
去した後、表面全体を酸化処理することにより、第１の
ポリシリコン層３４間に所定厚さのゲート酸化膜層３８
を積層する。
次に、第１４図に示すように、周知の処理により、第２
のポリシリコン層４０を積層することにより、電荷結合
型デバイスの転送路本体の他方のゲート電極等を形成す
る。
のポリシリコン層４０を積層することにより、電荷結合
型デバイスの転送路本体の他方のゲート電極等を形成す
る。
次に、第１５図に示すように、ｎチャネルトランジスタ
やｐチャネルトランジスタのノード等を形成するために
、該ノード等に該当しない部分の表面にフォトレジスト
４２を塗布し、所定のイオン打ち込み処理を行うことに
よりノード領域４４４６を半導体基板２の表面部分に埋
設する。尚、ノード領域４４はボロンをイオン打ち込み
したことによる部分、ノード領域４６は砒素をイオン打
ち込みしたことによる部分である。
やｐチャネルトランジスタのノード等を形成するために
、該ノード等に該当しない部分の表面にフォトレジスト
４２を塗布し、所定のイオン打ち込み処理を行うことに
よりノード領域４４４６を半導体基板２の表面部分に埋
設する。尚、ノード領域４４はボロンをイオン打ち込み
したことによる部分、ノード領域４６は砒素をイオン打
ち込みしたことによる部分である。
そして、第１６図〜第１８図に示すように、ノ−ド領域
４４．４６に接続するためのメタル配線４８を形成し、
最後に、例えば、フォトダイオードが受光するための部
分を除いて、全面的に遮光するアルミニウム層等の遮光
層５０を形成する。
４４．４６に接続するためのメタル配線４８を形成し、
最後に、例えば、フォトダイオードが受光するための部
分を除いて、全面的に遮光するアルミニウム層等の遮光
層５０を形成する。
以上、第１図〜第１８図と共に説明した製造工程によっ
て、ＣＭＯＳデバイスと電荷結合型デバイスを同一半導
体チップ上に形成することができる。
て、ＣＭＯＳデバイスと電荷結合型デバイスを同一半導
体チップ上に形成することができる。
そして、第６図〜第９図に示す処理により、ＣＭＯＳデ
バイスに適した厚さのゲート酸化膜と電荷結合型デバイ
スに適した厚さのゲート酸化膜を相互に異なった厚さで
形成することができるのとから、より特性の優れた電荷
結合型デバイス内蔵型の半導体デバイスを提供すること
ができる。
バイスに適した厚さのゲート酸化膜と電荷結合型デバイ
スに適した厚さのゲート酸化膜を相互に異なった厚さで
形成することができるのとから、より特性の優れた電荷
結合型デバイス内蔵型の半導体デバイスを提供すること
ができる。
尚、イオン打ち込みの量や、シリコン酸化膜の形成時の
温度や、各不純物層の不純物濃度等の設定は、仕様に応
して適宜に設定するものであり、本発明によるゲート酸
化膜の製造工程は任意の製造プロセスに適用することが
できる。
温度や、各不純物層の不純物濃度等の設定は、仕様に応
して適宜に設定するものであり、本発明によるゲート酸
化膜の製造工程は任意の製造プロセスに適用することが
できる。
［発明の効果］
以上説明したように本発明によれば、従来の半導体製造
工程中において、簡単な処理を追加するだけで、ＣＭＯ
Ｓデバイスに適した厚さのゲート酸化膜と電荷結合型デ
バイスに適した厚さのゲート酸化膜を相互に異なった厚
さで形成することができ、より特性の優れた電荷結合型
デバイス内蔵型の半導体デバイスを提供することができ
る。
工程中において、簡単な処理を追加するだけで、ＣＭＯ
Ｓデバイスに適した厚さのゲート酸化膜と電荷結合型デ
バイスに適した厚さのゲート酸化膜を相互に異なった厚
さで形成することができ、より特性の優れた電荷結合型
デバイス内蔵型の半導体デバイスを提供することができ
る。
第１図ないし第１８図は本発明による半導体デバイスの
製造方法の一実施例を工程毎に示した説明図である。 図中の符号： ２；半導体基板 ８・Ｎウェル １２・Ｐウェル ２０；シリコン酸化膜層 ２２；シリコン酸化膜層（ゲート酸化膜）２４；フォト
レジスト
製造方法の一実施例を工程毎に示した説明図である。 図中の符号： ２；半導体基板 ８・Ｎウェル １２・Ｐウェル ２０；シリコン酸化膜層 ２２；シリコン酸化膜層（ゲート酸化膜）２４；フォト
レジスト
Claims (1)
- 【特許請求の範囲】 ＣＭＯＳデバイスと電荷結合型デバイスを同一半導体
基板に一体形成する半導体デバイスの製造方法において
、 ＣＭＯＳデバイスと電荷結合型デバイスを形成する両方
の領域の半導体基板表面に、電荷結合型デバイスに適用
するゲート酸化膜層の厚さよりＣＭＯＳデバイスに適用
するゲート酸化膜層の厚さ分だけ薄い厚さのシリコン酸
化膜層を積層し、次に、電荷結合型デバイスを形成する
領域の上記シリコン酸化膜層の表面にフォトレジストを
塗布して、ＣＭＯＳデバイスを形成する領域のゲート酸
化膜層をエッチングにより除去した後、該フォトレジス
トを除去し、 次に、半導体基板の全体表面に、ＣＭＯＳデバイスに適
用する厚さのゲート酸化膜層を積層することにより、電
荷結合型デバイスとＣＭＯＳデバイスの夫々に適用する
厚さの異なるシリコン酸化膜層から成るゲート酸化膜を
形成することを特徴とする半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138550A JPH0433365A (ja) | 1990-05-30 | 1990-05-30 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138550A JPH0433365A (ja) | 1990-05-30 | 1990-05-30 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433365A true JPH0433365A (ja) | 1992-02-04 |
Family
ID=15224772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138550A Pending JPH0433365A (ja) | 1990-05-30 | 1990-05-30 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464955B1 (ko) * | 1998-06-29 | 2005-04-06 | 매그나칩 반도체 유한회사 | 메모리소자와 함께 집적화된 씨모스 이미지센서 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270859A (ja) * | 1985-05-27 | 1986-12-01 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
| JPS63236354A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置 |
-
1990
- 1990-05-30 JP JP2138550A patent/JPH0433365A/ja active Pending
Patent Citations (2)
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