JPH0492449A - 半導体装置 - Google Patents
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- JPH0492449A JPH0492449A JP2208967A JP20896790A JPH0492449A JP H0492449 A JPH0492449 A JP H0492449A JP 2208967 A JP2208967 A JP 2208967A JP 20896790 A JP20896790 A JP 20896790A JP H0492449 A JPH0492449 A JP H0492449A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の配線構造に関する。
［従来の技術］
従来の技術を第２図を用いて説明する。第２図（ａ）は
Ｐ型シリコン基板に形成したＣＭＯＳトランジスタの平
面図、第２図（ｂ）は断面図である。第２図において、
２０１はＰ型シリコン基板、２０３はＮＷｅｌｌ領域、
２０２はＰＷｅｌｌ領域、２０８．２０９．２１０．２
１１はＰＭＯＳトランジスタのソース、ドレインとなる
Ｐ゛層、２０４．２０５．２０６．２０７はＮＭＯ８１
−ランシスタのソース、ドレインとなるＮ゛層、２１４
は多結晶シリコン膜によるＭＯＳトランシスクのゲート
電極、２１２はＰストッパ層、２１３は素子分離に用い
る厚い酸化膜２１７．２１８はＰ ＭＯＳ トランジス
タ、２１５．２１６はＮＮ・ｌ０３Ｉ−ランシスタであ
る。第２図（ｂ）においてＰＭＯＳ トランジスタのＰ
゛層２０９とＰ゛層２１０の間、Ｎｌｖ’ｌＯＳトラン
ジスタのＮ°層２０５とＮ゛層２０６の間、およびＰＭ
ＯＳトランジスタの２１層２０８とＮＭＯ３Ｉ−ランシ
スタのＮ゛層２０７の間は厚い酸化膜２１３により分離
されており、さらにまたＮＭＯＳトランジスタのＮ″Ｎ
２Ｏ５とＮ゛層２０６の間やＰＭ ＯＳ ）−ランジス
クのＰ゛層２０８とＮＭＯＳトランジスタのＮ゛層２０
７の間はＰストッパ層２１２によっても分離されている
。
Ｐ型シリコン基板に形成したＣＭＯＳトランジスタの平
面図、第２図（ｂ）は断面図である。第２図において、
２０１はＰ型シリコン基板、２０３はＮＷｅｌｌ領域、
２０２はＰＷｅｌｌ領域、２０８．２０９．２１０．２
１１はＰＭＯＳトランジスタのソース、ドレインとなる
Ｐ゛層、２０４．２０５．２０６．２０７はＮＭＯ８１
−ランシスタのソース、ドレインとなるＮ゛層、２１４
は多結晶シリコン膜によるＭＯＳトランシスクのゲート
電極、２１２はＰストッパ層、２１３は素子分離に用い
る厚い酸化膜２１７．２１８はＰ ＭＯＳ トランジス
タ、２１５．２１６はＮＮ・ｌ０３Ｉ−ランシスタであ
る。第２図（ｂ）においてＰＭＯＳ トランジスタのＰ
゛層２０９とＰ゛層２１０の間、Ｎｌｖ’ｌＯＳトラン
ジスタのＮ°層２０５とＮ゛層２０６の間、およびＰＭ
ＯＳトランジスタの２１層２０８とＮＭＯ３Ｉ−ランシ
スタのＮ゛層２０７の間は厚い酸化膜２１３により分離
されており、さらにまたＮＭＯＳトランジスタのＮ″Ｎ
２Ｏ５とＮ゛層２０６の間やＰＭ ＯＳ ）−ランジス
クのＰ゛層２０８とＮＭＯＳトランジスタのＮ゛層２０
７の間はＰストッパ層２１２によっても分離されている
。
［発明が解決しようとする課題］
しかし、前述の従来技術では次のような課題が生しる。
ＩＣを高集積化しようと素子の寸法を小さくすると、第
２図（２）におけるＭＯ５Ｉ−うンシスタのゲート長し
およびゲート幅Ｗを小さくしなければならない。ここで
、ゲート幅Ｗを小さく巳なけれはならない。ここで、ゲ
ート幅Ｗを小さくする場合を考えると厚い酸化膜２１３
のバーズビークおよびＰストッパ層２１２の不純物の能
動４ｉ域の弓長り出しくこよりＷが小さくなる（こつれ
てＮ１０Ｓ型トランジスタのｖｔｈが増加する狭チャン
ネル効果が生しる。この狭チャンネル効果は素子の微細
化を防げる大きな要因の１つである。狭チャンネル効果
を防ぐ簡単な手段としては次の２つの方法がある。１つ
はＬＯＣＯ５法で形成する厚い酸化膜２１．３を薄くす
ることによりバーズビーク幅を小さくする方法であり、
さらに１つはＰスミ・ツバ層２１２の不純物濃度を下げ
ることにより不純物の能動領域への張り出しを小さくす
る方法である。しかし、厚い酸化膜２１３を薄くすると
、厚い酸化膜２１３上の配線２２０の電位による電界の
影響を受けやすくなり、配線２２０の電位により厚い酸
化膜２１３下のシリコン基板表面に反転層ができてしま
い、たとえば第２図（ｂ）においてＮ ｌｔ／ｌ ＯＳ
トランジスタのＮ９層２０５と、それとは異なるＮＭ
ＯＳトランジスタのＮ゛層２０６間が導通してしまう。
２図（２）におけるＭＯ５Ｉ−うンシスタのゲート長し
およびゲート幅Ｗを小さくしなければならない。ここで
、ゲート幅Ｗを小さく巳なけれはならない。ここで、ゲ
ート幅Ｗを小さくする場合を考えると厚い酸化膜２１３
のバーズビークおよびＰストッパ層２１２の不純物の能
動４ｉ域の弓長り出しくこよりＷが小さくなる（こつれ
てＮ１０Ｓ型トランジスタのｖｔｈが増加する狭チャン
ネル効果が生しる。この狭チャンネル効果は素子の微細
化を防げる大きな要因の１つである。狭チャンネル効果
を防ぐ簡単な手段としては次の２つの方法がある。１つ
はＬＯＣＯ５法で形成する厚い酸化膜２１．３を薄くす
ることによりバーズビーク幅を小さくする方法であり、
さらに１つはＰスミ・ツバ層２１２の不純物濃度を下げ
ることにより不純物の能動領域への張り出しを小さくす
る方法である。しかし、厚い酸化膜２１３を薄くすると
、厚い酸化膜２１３上の配線２２０の電位による電界の
影響を受けやすくなり、配線２２０の電位により厚い酸
化膜２１３下のシリコン基板表面に反転層ができてしま
い、たとえば第２図（ｂ）においてＮ ｌｔ／ｌ ＯＳ
トランジスタのＮ９層２０５と、それとは異なるＮＭ
ＯＳトランジスタのＮ゛層２０６間が導通してしまう。
次にＰストッパ層２１２の不純物濃度を下げると、厚い
酸化膜２１３をゲート酸化膜とする寄生Ｍ ＯＳ トラ
ンジスタのｖｔｈを下げる効果があり、前述と同様に配
線２２０の電位により厚い酸化膜２１３下のシリコン基
板表面に反転層ができてしまい、各ＭＯＳトランジスタ
間にリーク電流が流れてしまう。
酸化膜２１３をゲート酸化膜とする寄生Ｍ ＯＳ トラ
ンジスタのｖｔｈを下げる効果があり、前述と同様に配
線２２０の電位により厚い酸化膜２１３下のシリコン基
板表面に反転層ができてしまい、各ＭＯＳトランジスタ
間にリーク電流が流れてしまう。
そこで本発明はこのような課題を解決するもので、その
目的とするところは、素子分離用の厚い酸化膜の膜厚を
薄くして、さらに素子分離用のストッパ層の不純物濃度
を薄くして狭チャンネル効果の小さいＭ ＯＳ トラン
ジスタを形成しても、各ＭＯＳトランジスタ間にリーク
電流が流れないような半導体装置を提供するところにあ
る。
目的とするところは、素子分離用の厚い酸化膜の膜厚を
薄くして、さらに素子分離用のストッパ層の不純物濃度
を薄くして狭チャンネル効果の小さいＭ ＯＳ トラン
ジスタを形成しても、各ＭＯＳトランジスタ間にリーク
電流が流れないような半導体装置を提供するところにあ
る。
本発明の半導体装置は、第１導電型の半導体基板に設け
られた第１導電型の不純物を有する第１のウェル領域と
、第２導電型の不純物を有する第２のウェル領域と、前
記第１のウェル領域に設けられた第１の能動領域と、前
記第２のウェル領域に設けられた第２の能動領域と、前
記第１の能動領域以外の前記第１のウェル領域に設けら
れた第１の絶縁膜からなる第１の素子分離領域と、前記
第２の能動領域以外の前記第２のウェル領域に設けられ
た第１の絶縁膜からなる第２の素子分離領域と、前記第
１の能動領域上および前記第２の能動領域上に設けられ
た第２の絶縁膜と、前記第２の絶縁膜上および前記第１
の素子分離領域上および前記第２の素子分離領域上に形
成された第１の導電膜による配線からなる半導体装置に
おいて、前記第１の能動領域の周囲を取り囲むように前
記第１の素子分離領域上に前記第１の導電膜が存在し、
その電位が第１のウェル領域と同電位であり、前記第２
の能動領域の周囲を取り囲むように前記第２の素子分離
領域上に前記第１の導電膜が存在し、その電位が第２の
ウェル領域と同電位であることを特徴とする。
られた第１導電型の不純物を有する第１のウェル領域と
、第２導電型の不純物を有する第２のウェル領域と、前
記第１のウェル領域に設けられた第１の能動領域と、前
記第２のウェル領域に設けられた第２の能動領域と、前
記第１の能動領域以外の前記第１のウェル領域に設けら
れた第１の絶縁膜からなる第１の素子分離領域と、前記
第２の能動領域以外の前記第２のウェル領域に設けられ
た第１の絶縁膜からなる第２の素子分離領域と、前記第
１の能動領域上および前記第２の能動領域上に設けられ
た第２の絶縁膜と、前記第２の絶縁膜上および前記第１
の素子分離領域上および前記第２の素子分離領域上に形
成された第１の導電膜による配線からなる半導体装置に
おいて、前記第１の能動領域の周囲を取り囲むように前
記第１の素子分離領域上に前記第１の導電膜が存在し、
その電位が第１のウェル領域と同電位であり、前記第２
の能動領域の周囲を取り囲むように前記第２の素子分離
領域上に前記第１の導電膜が存在し、その電位が第２の
ウェル領域と同電位であることを特徴とする。
［実 施 例］
本発明の実施例を第１図を用いて説明する。第１図（ａ
）は本発明を示す平面図、第１図（ｂ）は本発明を示す
断面図である。第１図において、１０１はＰ型シリコン
基板、１０２はＰＷｅ１１領域、１０３はＮ Ｗｅｌ
ｌ領域、１０４．１０５．１０６．１０７はＮＭＯ５Ｉ
−ランシスタのソース、ドレインとなるＮ０層、１０８
．１０９．１１０．１１１はＰＭＯ５Ｉ−ランジスクの
ソス、ドレインとなるＰ゛層、１１４は多結晶ジノコン
月莫によるＭＯＳトランジスタのゲート電極、１１２は
Ｐストッパー層、１１３は素子分離に用いる厚い酸化膜
、１１５．１１６はＮＭＯＳｌ−ランシスタ、１１７，
１１８はＰＭＯＳトランジスタ、１２１は多結晶シリコ
ン膜による素子分離用の配線でアース電位■３．と接続
され、１２２は多結晶シリコン膜による素子分離用の配
線て電源電位■。０と接続される。
）は本発明を示す平面図、第１図（ｂ）は本発明を示す
断面図である。第１図において、１０１はＰ型シリコン
基板、１０２はＰＷｅ１１領域、１０３はＮ Ｗｅｌ
ｌ領域、１０４．１０５．１０６．１０７はＮＭＯ５Ｉ
−ランシスタのソース、ドレインとなるＮ０層、１０８
．１０９．１１０．１１１はＰＭＯ５Ｉ−ランジスクの
ソス、ドレインとなるＰ゛層、１１４は多結晶ジノコン
月莫によるＭＯＳトランジスタのゲート電極、１１２は
Ｐストッパー層、１１３は素子分離に用いる厚い酸化膜
、１１５．１１６はＮＭＯＳｌ−ランシスタ、１１７，
１１８はＰＭＯＳトランジスタ、１２１は多結晶シリコ
ン膜による素子分離用の配線でアース電位■３．と接続
され、１２２は多結晶シリコン膜による素子分離用の配
線て電源電位■。０と接続される。
次に第１図を用いて本発明の半導体装置の製造方法を説
明する。まずＰ型シリコン基板１０１にフォトリングラ
フィ（こよりある領＠（こパターンを形成した後、イオ
ン注入法により、リンを加速電圧１００ｋｅＶ、 ド
ーズ量５ＸｌＯ１２ｃｍ−３でイオンｉ玉入する。次に
フォトリングラフィにより別の領域にパターンを形成し
た後、イオン注入法により、ホウ素を加速電圧３Ｑｋｅ
Ｖ、ドーズＩ５ＸＩＯ１２ｃｍ−３でイオン？王人する
。次に酸素雰囲気中で。１２００°Ｃ１５時間勲処理す
ることにより、第１図（ｂ）におけるＰ Ｗｅｌｌ領
域１０２、ＮＷｅｌｌ領域１０３が形成される。次に前
記熱処理により形成された酸化膜を除去後、酸素雰囲気
中、１０００°Ｃで酸化を行ない約２００人のシリコン
酸化膜を形成する。次に前記シリコン酸化膜上にＣＶＤ
法により約３０００人のシリコン窒化膜を形成する。次
にフォトリングラフィ後エツチングを行ない素子分離傾
城となる部分の前記シリコン窒化膜の不要部分を除去す
る。次にフォトリングラフィてＰＷｅｌ１４Ｊｆ域のみ
開口し、イオンｉ玉入よりホウ素を３０ｋｅＶＩＸ１０
１３ｃｍ−”でシリコン窒化膜をマスクにイオン注入す
る。次にウェット雰囲気中、１１００°Ｃで酸化を行な
い、前記シリコン窒化膜を除去した部分にシリコン酸化
膜を約４０００人形成する。これが１子分離用酸化１＠
１１３になり、Ｐ Ｗａｌｌ領域の素子分離領域にＰ
ストッパ層１１２が形成される。次に加熱リン酸で前記
シリコン窒化膜を全面除去し、フッ酸水滴液により前記
２００人のシリコン酸化膜を除去する０次に酸素雰囲気
中で酸化を行ない、能動領域上に約２００人のゲート酸
化膜を形成する。次にＣＶＤ法により多結晶ジノコンを
約３０００人形成した後、フォトリングラフィによりパ
ターン形成後ＣＣｆ２４ガスを使ったりアクティブイオ
ンエツチングを行ない前記多結晶シリコン膜の不要部分
を除去してＭＯ５Ｉ−ランシスタのゲート電極１１４、
および素子分離用の配Ｌ？ｉ ｌ ２１．１２２を形成
する。次にフォトリソグラフィ後ＰＷａｌｌ領域にイオ
ン注入によりヒ素を８０ｋｅＶ６Ｘ１０Ｉ５ｃｍ−３で
次にフォトリソグラフィ後ＮＷｅｌｌ領域にイオン注入
によりホウ素を３０ｋｅＶ４ｘｌＯ１５ｃｍ−’でイオ
ン注入することによりＮ゛層１０４〜１０７Ｐ゛層１０
８〜１１１を形成する。
明する。まずＰ型シリコン基板１０１にフォトリングラ
フィ（こよりある領＠（こパターンを形成した後、イオ
ン注入法により、リンを加速電圧１００ｋｅＶ、 ド
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フォトリングラフィにより別の領域にパターンを形成し
た後、イオン注入法により、ホウ素を加速電圧３Ｑｋｅ
Ｖ、ドーズＩ５ＸＩＯ１２ｃｍ−３でイオン？王人する
。次に酸素雰囲気中で。１２００°Ｃ１５時間勲処理す
ることにより、第１図（ｂ）におけるＰ Ｗｅｌｌ領
域１０２、ＮＷｅｌｌ領域１０３が形成される。次に前
記熱処理により形成された酸化膜を除去後、酸素雰囲気
中、１０００°Ｃで酸化を行ない約２００人のシリコン
酸化膜を形成する。次に前記シリコン酸化膜上にＣＶＤ
法により約３０００人のシリコン窒化膜を形成する。次
にフォトリングラフィ後エツチングを行ない素子分離傾
城となる部分の前記シリコン窒化膜の不要部分を除去す
る。次にフォトリングラフィてＰＷｅｌ１４Ｊｆ域のみ
開口し、イオンｉ玉入よりホウ素を３０ｋｅＶＩＸ１０
１３ｃｍ−”でシリコン窒化膜をマスクにイオン注入す
る。次にウェット雰囲気中、１１００°Ｃで酸化を行な
い、前記シリコン窒化膜を除去した部分にシリコン酸化
膜を約４０００人形成する。これが１子分離用酸化１＠
１１３になり、Ｐ Ｗａｌｌ領域の素子分離領域にＰ
ストッパ層１１２が形成される。次に加熱リン酸で前記
シリコン窒化膜を全面除去し、フッ酸水滴液により前記
２００人のシリコン酸化膜を除去する０次に酸素雰囲気
中で酸化を行ない、能動領域上に約２００人のゲート酸
化膜を形成する。次にＣＶＤ法により多結晶ジノコンを
約３０００人形成した後、フォトリングラフィによりパ
ターン形成後ＣＣｆ２４ガスを使ったりアクティブイオ
ンエツチングを行ない前記多結晶シリコン膜の不要部分
を除去してＭＯ５Ｉ−ランシスタのゲート電極１１４、
および素子分離用の配Ｌ？ｉ ｌ ２１．１２２を形成
する。次にフォトリソグラフィ後ＰＷａｌｌ領域にイオ
ン注入によりヒ素を８０ｋｅＶ６Ｘ１０Ｉ５ｃｍ−３で
次にフォトリソグラフィ後ＮＷｅｌｌ領域にイオン注入
によりホウ素を３０ｋｅＶ４ｘｌＯ１５ｃｍ−’でイオ
ン注入することによりＮ゛層１０４〜１０７Ｐ゛層１０
８〜１１１を形成する。
次にＣＶＤ法によりシリコン酸化膜１１９を約２０００
人形成し、スパッタ２去によりアノしミニラムＩ莫を約
２０００人形成する。次（こ）オドリソグラフィにより
パターン形成後リアクティブイオンエツチングを行ない
、アルミニウム配線１２０を形成する。
人形成し、スパッタ２去によりアノしミニラムＩ莫を約
２０００人形成する。次（こ）オドリソグラフィにより
パターン形成後リアクティブイオンエツチングを行ない
、アルミニウム配線１２０を形成する。
辺、上のように形成した半導体装置において、ゲト電極
１１４と同し層で形成され、能動領域をとり囲むよう素
子分離用酸化膜上に形成された素子分離用の配線１２１
１２２は次のように接続する。第１図において、ＰＷ
ａｌｌ領域の能動領域をとり囲むように素子分離用酸化
膜１１３上に形成された素子分離用の配線１２１は、ア
ース電位Ｖ ｓｓに接続する。またＮＷｅｌｌ領域の能
動領域をとり囲むように素子分離用酸化膜上に形成され
た素子分離用の配線１２２は電源電位Ｖｏ。
１１４と同し層で形成され、能動領域をとり囲むよう素
子分離用酸化膜上に形成された素子分離用の配線１２１
１２２は次のように接続する。第１図において、ＰＷ
ａｌｌ領域の能動領域をとり囲むように素子分離用酸化
膜１１３上に形成された素子分離用の配線１２１は、ア
ース電位Ｖ ｓｓに接続する。またＮＷｅｌｌ領域の能
動領域をとり囲むように素子分離用酸化膜上に形成され
た素子分離用の配線１２２は電源電位Ｖｏ。
に接続する素子分離用の配線１２１．１２２をこのよう
に接続すると各ＭＯＳトランジスタ間には寄生ＭＯ５に
よるリーク電流は流れない。理由は次のとおりである。
に接続すると各ＭＯＳトランジスタ間には寄生ＭＯ５に
よるリーク電流は流れない。理由は次のとおりである。
第１図（ｂ）において、ＰＷｅｌｌ領＠１０２のＮＭＯ
ＳトランジスタのＮ゛層１０５と別のＮＭＯＳトランジ
スタのＮ゛層１０６と、素子分離用酸化膜１１３と、ア
ルミニウム配線１２０で寄生ＭＯＳトランジスタが形成
されており、素子分離用酸化膜１１３の膜厚が薄く、Ｐ
ストッパ層１．１２の不純物濃度が薄いと、アルミニウ
ム配線１２０の電位が高くなると素子分離用酸化膜１１
３下のシリコン基板表面に反転層ができる可能性がある
が、第１図（ｂ）で素子分離用配線１２１がＯＶに保た
れている限りアルミニウム配線１２０の電位が電源電圧
まで高くなったとしても、シールド効果により素子分離
用配線１２１下のシリコン基板表面は反転しない。そし
て素子分離用配Ｍ１２１は能動領域をとり囲むように存
在しているので、アルミニウム配線１２０がどのように
配置されても、寄生ＭＯ５によるリーク電流の経路が断
たれているのでり一り電流は流れない。また、これはＮ
Ｗｅｌｌ領域１．０３側においても同様な理由で寄生Ｍ
Ｏ５によりリーク電流は流れない。さらに狭チャンネル
効果を抑えるため素子分離用酸化膜１１３の膜厚をさら
に減らした場合、素子分離用の配線１２１．１２２のシ
ールド効果はより高まるので、寄生ＭＯ５によりリーク
電流は全く流れない６以上のことから本発明によれば、
素子分離用の厚い酸化膜の膜厚を薄（して、さらに素子
分離用のストッパ層の不純物濃度を薄くして狭チャンネ
ル効果の小さいＭＯ５Ｉ−ランシスタを形成しても各Ｍ
ＯＳトランジスタ間にはリーク電流が流れない半導体装
置が提供できる。
ＳトランジスタのＮ゛層１０５と別のＮＭＯＳトランジ
スタのＮ゛層１０６と、素子分離用酸化膜１１３と、ア
ルミニウム配線１２０で寄生ＭＯＳトランジスタが形成
されており、素子分離用酸化膜１１３の膜厚が薄く、Ｐ
ストッパ層１．１２の不純物濃度が薄いと、アルミニウ
ム配線１２０の電位が高くなると素子分離用酸化膜１１
３下のシリコン基板表面に反転層ができる可能性がある
が、第１図（ｂ）で素子分離用配線１２１がＯＶに保た
れている限りアルミニウム配線１２０の電位が電源電圧
まで高くなったとしても、シールド効果により素子分離
用配線１２１下のシリコン基板表面は反転しない。そし
て素子分離用配Ｍ１２１は能動領域をとり囲むように存
在しているので、アルミニウム配線１２０がどのように
配置されても、寄生ＭＯ５によるリーク電流の経路が断
たれているのでり一り電流は流れない。また、これはＮ
Ｗｅｌｌ領域１．０３側においても同様な理由で寄生Ｍ
Ｏ５によりリーク電流は流れない。さらに狭チャンネル
効果を抑えるため素子分離用酸化膜１１３の膜厚をさら
に減らした場合、素子分離用の配線１２１．１２２のシ
ールド効果はより高まるので、寄生ＭＯ５によりリーク
電流は全く流れない６以上のことから本発明によれば、
素子分離用の厚い酸化膜の膜厚を薄（して、さらに素子
分離用のストッパ層の不純物濃度を薄くして狭チャンネ
ル効果の小さいＭＯ５Ｉ−ランシスタを形成しても各Ｍ
ＯＳトランジスタ間にはリーク電流が流れない半導体装
置が提供できる。
［発明の効果］
以上述べたように本発明の半導体装置によれば、工程の
増加なしに、寄生ＭＯＳによるリーク電流のない状態で
狭チャンネル効果の小さいトランジスタを形成できるの
で、低コストで高集積、高速の半導体装置を提供できる
効果がある。
増加なしに、寄生ＭＯＳによるリーク電流のない状態で
狭チャンネル効果の小さいトランジスタを形成できるの
で、低コストで高集積、高速の半導体装置を提供できる
効果がある。
第１図（ａ、 ）は本発明による一実施例による平面図
、第１図（ｂ）は本発明による一実施例による断面図、
第２図（ａ）は従来例による平面図。 第２図（ｂ）は従来例による断面図である。 １０１ 、２０１ １０２、２０２ ・ １０３、 ２０３ １．０４ 、１０５． ２０５、２０６゜ １０８、１０９． ２０９、２１０． １１３、２１３ ・ １１４、２１４ ・ １２１、 １２２ ・ ・・シリコン基板 ・・Ｐウェル領域 Ｎウェル領域 １０６．１０７．２０４、 ・Ｎ゛層 １１０．１１１．２０８． ２１、１ ・Ｐ°層 ・・素子分離用酸化膜 ・ゲート電極 ・・素子分離用配線 蕪１１めど２） 晃ｔｍ（ｂ） 以 上
、第１図（ｂ）は本発明による一実施例による断面図、
第２図（ａ）は従来例による平面図。 第２図（ｂ）は従来例による断面図である。 １０１ 、２０１ １０２、２０２ ・ １０３、 ２０３ １．０４ 、１０５． ２０５、２０６゜ １０８、１０９． ２０９、２１０． １１３、２１３ ・ １１４、２１４ ・ １２１、 １２２ ・ ・・シリコン基板 ・・Ｐウェル領域 Ｎウェル領域 １０６．１０７．２０４、 ・Ｎ゛層 １１０．１１１．２０８． ２１、１ ・Ｐ°層 ・・素子分離用酸化膜 ・ゲート電極 ・・素子分離用配線 蕪１１めど２） 晃ｔｍ（ｂ） 以 上
Claims (1)
- 第１導電型の半導体基板に設けられた第１導電型の不
純物を有する第１のウェル領域と、第２導電型の不純物
を有する第２のウェル領域と、前記第１のウェル領域に
設けられた第１の能動領域と、前記第２のウェル領域に
設けられた第２の能動領域と、前記第１の能動領域以外
の前記第１のウェル領域に設けられた第１の絶縁膜から
なる第１の素子分離領域と、前記第２の能動領域以外の
前記第２のウェル領域に設けられた第１の絶縁膜からな
る第２の素子分離領域と、前記第１の能動領域上および
前記第２の能動領域上に設けられた第２の絶縁膜と、前
記第２の絶縁膜上および前記第１の素子分離領域上およ
び前記第２の素子分離領域上に形成された第１の導電膜
による配線からなる半導体装置において、前記第１の能
動領域の周囲を取り囲むように前記第１の素子分離領域
上に前記第１の導電膜が存在し、その電位が第１のウェ
ル領域と同電位であり、前記第２の能動領域の周囲を取
り囲むように前記第２の素子分離領域上に前記第１の導
電膜が存在し、その電位が第２のウェル領域と同電位で
あることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208967A JPH0492449A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208967A JPH0492449A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492449A true JPH0492449A (ja) | 1992-03-25 |
Family
ID=16565127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208967A Pending JPH0492449A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009277A (ja) * | 2000-06-20 | 2002-01-11 | Oki Electric Ind Co Ltd | オフセットゲート型電界効果トランジスタ及び半導体装置 |
| US7119413B2 (en) | 2004-08-19 | 2006-10-10 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| JP2008016820A (ja) * | 2006-06-30 | 2008-01-24 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体構造 |
| JP2008205053A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
-
1990
- 1990-08-07 JP JP2208967A patent/JPH0492449A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009277A (ja) * | 2000-06-20 | 2002-01-11 | Oki Electric Ind Co Ltd | オフセットゲート型電界効果トランジスタ及び半導体装置 |
| JP4577948B2 (ja) * | 2000-06-20 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | オフセットゲート型電界効果トランジスタ |
| US7119413B2 (en) | 2004-08-19 | 2006-10-10 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US7939908B2 (en) | 2004-08-19 | 2011-05-10 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US8482095B2 (en) | 2004-08-19 | 2013-07-09 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US8698274B2 (en) | 2004-08-19 | 2014-04-15 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US9590052B2 (en) | 2004-08-19 | 2017-03-07 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US10170489B2 (en) | 2004-08-19 | 2019-01-01 | Toshiba Memory Corporation | High-voltage transistor having shielding gate |
| US11133323B2 (en) | 2004-08-19 | 2021-09-28 | Toshiba Memory Corporation | High-voltage transistor having shielding gate |
| JP2008016820A (ja) * | 2006-06-30 | 2008-01-24 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体構造 |
| JP2008205053A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| KR101442252B1 (ko) * | 2007-02-17 | 2014-09-23 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
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