JPH01308067A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01308067A JPH01308067A JP63139845A JP13984588A JPH01308067A JP H01308067 A JPH01308067 A JP H01308067A JP 63139845 A JP63139845 A JP 63139845A JP 13984588 A JP13984588 A JP 13984588A JP H01308067 A JPH01308067 A JP H01308067A
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＣＭＯ８型半導体装置
のラッチアップ防止のための構造に関する。
のラッチアップ防止のための構造に関する。
この種の半導体装置の従来例を第３図を用いて説明する
。
。
まず、第３図（４）に示したようにＮ型半導体基板３０
１に公知の手段によりＰ型ウェル３０２とＮ型ウェル３
０３を設けた後に、Ｎ型半導体基板３０１上に熱酸化膜
３０４を５００〜７００人の厚さに形成する。この後、
ポロン等のＰ型不純物をイオン注入法により半導体基板
内に高濃度に導入し、Ｐ型ガートバンド３０５を形成す
る。このＰ型ガートバンドなＧＮＤ電位に固定すると、
Ｐ−Ｎ分離領域での雑音電流の分岐となりラッチアップ
を防止することができる。しかる後に第３図（Ｂ）に示
した如く公知の手段によりチャネル・ストッパ用Ｐ型不
純物層３０６およびＬＯＣＯ８酸化膜３０７を形成し、
１５０〜３００人のゲート酸化膜３０８上にゲート電極
用多結晶シリコン膜３０９の形成、パターニングを行な
う。この後、公知の手段により層間酸化膜、コンタクト
ホール、配線用金属膜等を形成すれば半導体装置が完成
する。
１に公知の手段によりＰ型ウェル３０２とＮ型ウェル３
０３を設けた後に、Ｎ型半導体基板３０１上に熱酸化膜
３０４を５００〜７００人の厚さに形成する。この後、
ポロン等のＰ型不純物をイオン注入法により半導体基板
内に高濃度に導入し、Ｐ型ガートバンド３０５を形成す
る。このＰ型ガートバンドなＧＮＤ電位に固定すると、
Ｐ−Ｎ分離領域での雑音電流の分岐となりラッチアップ
を防止することができる。しかる後に第３図（Ｂ）に示
した如く公知の手段によりチャネル・ストッパ用Ｐ型不
純物層３０６およびＬＯＣＯ８酸化膜３０７を形成し、
１５０〜３００人のゲート酸化膜３０８上にゲート電極
用多結晶シリコン膜３０９の形成、パターニングを行な
う。この後、公知の手段により層間酸化膜、コンタクト
ホール、配線用金属膜等を形成すれば半導体装置が完成
する。
次に、同種の半導体装置の別の従来例を第４図を用いて
説明する。
説明する。
第４図囚で４０１はＮ型半導体基板、４０２はＰ型ウェ
ル、４０３はＮ型ウェル、４０６はチャネル・ストッパ
用Ｐ型不純物層、４０７はＬＯＣＯ８酸化膜、４０４は
５００〜７００人厚の熱酸化膜である。ここで将来Ｐ型
ガートバンド４０５を形成する領域にはＬＯＣＯ８酸化
膜４０７を設けないようにしておき、半導体基板上にＬ
ＯＧＯ８酸化膜４０７を形成した後にＰ型不純物の導入
によりガートバンド４０５を形成する。
ル、４０３はＮ型ウェル、４０６はチャネル・ストッパ
用Ｐ型不純物層、４０７はＬＯＣＯ８酸化膜、４０４は
５００〜７００人厚の熱酸化膜である。ここで将来Ｐ型
ガートバンド４０５を形成する領域にはＬＯＣＯ８酸化
膜４０７を設けないようにしておき、半導体基板上にＬ
ＯＧＯ８酸化膜４０７を形成した後にＰ型不純物の導入
によりガートバンド４０５を形成する。
この後第４図（Ｂ）に示したように１５０〜３００人厚
さのゲート酸化膜４０８上にゲート電極用多結晶シリコ
ン膜４０９を形成し、上述の従来例の如く層間酸化膜等
を形成すれば半導体装置が完成する。
さのゲート酸化膜４０８上にゲート電極用多結晶シリコ
ン膜４０９を形成し、上述の従来例の如く層間酸化膜等
を形成すれば半導体装置が完成する。
上述した従来の半導体装置には、次の欠点がある。
まず第３図に示した如く、ガートバンドとして高濃度の
Ｐ型不純物を半導体基板内に導入した後に高温酸化でＬ
ＯＧＯ８酸化膜を形成する方法では、半導体基板にＯ８
Ｆ等の表面欠陥を生じ、リーク電流増加の原因となる。
Ｐ型不純物を半導体基板内に導入した後に高温酸化でＬ
ＯＧＯ８酸化膜を形成する方法では、半導体基板にＯ８
Ｆ等の表面欠陥を生じ、リーク電流増加の原因となる。
また、第４図に示した如＜ＬＯＣＯ８酸化膜を形成して
からガートバンド用のＰ型不純物を導入する方法では、
ガートバンド領域上に熱酸化法で形成したゲート酸化膜
は高濃度のＰ型不純物によりゲート耐圧が著しく劣化す
るためゲート電極と半導体基板間のショートの原因とな
る。
からガートバンド用のＰ型不純物を導入する方法では、
ガートバンド領域上に熱酸化法で形成したゲート酸化膜
は高濃度のＰ型不純物によりゲート耐圧が著しく劣化す
るためゲート電極と半導体基板間のショートの原因とな
る。
上述した従来の半導体装置に対し、本発明は半導体基板
にＬＯＣＯ３酸化膜を形成した後に、ガートバンド用の
高濃度不純物を導入する領域のみ半導体基板表面の酸化
膜を他の領域より厚くする。このため熱酸化法によって
ゲート酸化膜を形成した場合ガートバンド領域上のゲー
ト酸化膜は他の領域に比べて十分厚いためゲート電極・
半導体基板間のショートを引き起こさないという相違点
を有する。
にＬＯＣＯ３酸化膜を形成した後に、ガートバンド用の
高濃度不純物を導入する領域のみ半導体基板表面の酸化
膜を他の領域より厚くする。このため熱酸化法によって
ゲート酸化膜を形成した場合ガートバンド領域上のゲー
ト酸化膜は他の領域に比べて十分厚いためゲート電極・
半導体基板間のショートを引き起こさないという相違点
を有する。
また、ＬＯＧＯ８酸化膜形成後にガートバンド用高濃度
不純物を導入しているのでＬＯＣＯ８酸化膜形成の高温
熱処理により表面欠陥を生じることもない。
不純物を導入しているのでＬＯＣＯ８酸化膜形成の高温
熱処理により表面欠陥を生じることもない。
本発明について図面を参照して説明する。
第１図（４）〜（Ｃ）は本発明の一実施例の縦断面図で
ある。
ある。
第１図（Ａ）にＮ型半導体基板１０１にＰ型ウェル１０
２およびＮ型ウェル１０３を形成した後に４００〜７０
０人の酸化膜１０４を介して１０００〜１５００人の窒
化シリコン膜１１０の被着およびパターニングを行ない
、チャネル・ストッパ用のＰ型不純物１０６のイオン注
入法による導入および高温熱処理を用いてＬＯＧＯ８酸
化膜１０７を形成する工程を示す。ここで、ラッチアッ
プ防止用のガートバンドを形成する領域にはシリコン窒
化膜１１０を残しておき、ＬＯＧＯ８酸化膜１０７が形
成されないようにする。
２およびＮ型ウェル１０３を形成した後に４００〜７０
０人の酸化膜１０４を介して１０００〜１５００人の窒
化シリコン膜１１０の被着およびパターニングを行ない
、チャネル・ストッパ用のＰ型不純物１０６のイオン注
入法による導入および高温熱処理を用いてＬＯＧＯ８酸
化膜１０７を形成する工程を示す。ここで、ラッチアッ
プ防止用のガートバンドを形成する領域にはシリコン窒
化膜１１０を残しておき、ＬＯＧＯ８酸化膜１０７が形
成されないようにする。
次に、第１図（Ｂ）に示したようにガートバンドを形成
する領域のシリコン窒化膜１１０をフォトレジスト膜を
用いて除去した後に再び高温の熱処理を行なうことによ
り、ガートバンド形成領域に１０００〜１５００人厚の
熱酸化膜１１１を形成する。しかる後にパターニングし
たフォトレジスト膜をマスクとしてＰ型不純物、例えば
ポロンをイオン注入法にて５０〜６０ＫｅＶのエネルギ
ーで〜Ｉ Ｘ １０ ”ｃｍ’″２程度の濃度を半導体
基板１０１内に導入し、ガートバンド１０５を形成する
。
する領域のシリコン窒化膜１１０をフォトレジスト膜を
用いて除去した後に再び高温の熱処理を行なうことによ
り、ガートバンド形成領域に１０００〜１５００人厚の
熱酸化膜１１１を形成する。しかる後にパターニングし
たフォトレジスト膜をマスクとしてＰ型不純物、例えば
ポロンをイオン注入法にて５０〜６０ＫｅＶのエネルギ
ーで〜Ｉ Ｘ １０ ”ｃｍ’″２程度の濃度を半導体
基板１０１内に導入し、ガートバンド１０５を形成する
。
次に第１図（Ｃ）に示したようにシリコン窒化膜１１０
および下敷用の酸化膜を除去した後にゲート酸化膜１０
８を１５０〜３００人の厚さに形成し、ゲート電極用多
結晶シリコン膜１０９の被着およびパターニングを行な
う。
および下敷用の酸化膜を除去した後にゲート酸化膜１０
８を１５０〜３００人の厚さに形成し、ゲート電極用多
結晶シリコン膜１０９の被着およびパターニングを行な
う。
この後、層間酸化膜、コンタクトホール、配線用金属膜
等を公知の手段により形成すれば半導体装置が完成する
。
等を公知の手段により形成すれば半導体装置が完成する
。
第２図（Ｎ〜（Ｂ）は本発明の第２の実施例の縦断面図
である。
である。
第２図（４）に前述の実施例同様の工程を経たＮ型半導
体基板２０１ｓＰ型ウエル２０２、Ｎ型ウェル２０３、
ＬＯＣＯ８酸化膜２０７、ＬＯＣＯ８酸化膜形成のマス
ク用シリコン窒化膜の下敷酸化膜２０４、チャネル・ス
トッパ用Ｐ型不純物２０６を示す。高温の熱処理により
ＬＯＣＯ８酸化膜２０７を形成し、マスク用シリコン窒
化膜を除去した後にバターニングしたフォトレジスト膜
をマスクとしてラッチアップ防止用Ｐ型不純物例えばポ
ロンをイオン注入法により３０〜４０ＫｅＶのエネルギ
ーで〜Ｉ Ｘ １０ ”ｃｍ−２程度導入してガートバ
ンド２０５とする。
体基板２０１ｓＰ型ウエル２０２、Ｎ型ウェル２０３、
ＬＯＣＯ８酸化膜２０７、ＬＯＣＯ８酸化膜形成のマス
ク用シリコン窒化膜の下敷酸化膜２０４、チャネル・ス
トッパ用Ｐ型不純物２０６を示す。高温の熱処理により
ＬＯＣＯ８酸化膜２０７を形成し、マスク用シリコン窒
化膜を除去した後にバターニングしたフォトレジスト膜
をマスクとしてラッチアップ防止用Ｐ型不純物例えばポ
ロンをイオン注入法により３０〜４０ＫｅＶのエネルギ
ーで〜Ｉ Ｘ １０ ”ｃｍ−２程度導入してガートバ
ンド２０５とする。
次に第２図（Ｂ）に示した如く、ＣＶＤ法によりシリコ
ン酸化膜２１１を１０００〜２０００人厚に被着した後
に、公知の手段により２０５のガートバンド領域および
その周辺にのみ残すようにバターニングを行なう。
ン酸化膜２１１を１０００〜２０００人厚に被着した後
に、公知の手段により２０５のガートバンド領域および
その周辺にのみ残すようにバターニングを行なう。
この後、前述の実施例同様にゲート酸化膜、ゲート電極
等を形成すれば半導体装置が完成する。
等を形成すれば半導体装置が完成する。
以上説明したように本発明はラッチアップ防止用の高濃
度の不純物領域におけるＬＯＣＯ３酸化膜厚が他の領域
のＬＯＧＯ８酸化膜厚とゲート酸化膜厚の中間にあるた
め、ゲート電極と半導体基板間のショートを引き起こす
ことがない。また、ＬＯＣＯ８酸化膜形成後にラッチア
ップ防止用の高濃度不純物を導入できるため表面欠陥を
生じる心配もないという効果を有する。
度の不純物領域におけるＬＯＣＯ３酸化膜厚が他の領域
のＬＯＧＯ８酸化膜厚とゲート酸化膜厚の中間にあるた
め、ゲート電極と半導体基板間のショートを引き起こす
ことがない。また、ＬＯＣＯ８酸化膜形成後にラッチア
ップ防止用の高濃度不純物を導入できるため表面欠陥を
生じる心配もないという効果を有する。
第１図（４）〜（Ｃ）は本発明の一実施例の縦断面図、
第２図（４）〜（Ｂ）は本発明の別の実施例の縦断面図
、第３図（Ａ）〜（Ｂ）は従来の縦断面図、第４図（４
）〜（Ｂ）は別の従来例の縦断面図である。 １０１．２０１，３０１，４０１・・・・・・Ｎ型半導
体基板、１０２，２０２，３０２，４０２・・・・・・
Ｐ型ウェル、１０３．２０３，３０３，４０３・・・・
・・Ｎ型ウェル、１０５．２０５，３０５，４０５・・
・・・・ガートバンド、１０７．２０７，３０７，４０
７−・・・−ＬＯＣＯ８酸化膜、１０８，２０８，３０
８，４０８・・・・・・ゲート酸化膜、１１１，２１１
・・・・・・酸化膜、１０９，３０９，４０９・・・・
・・ゲート電極用多結晶シリコン膜。 代理人 弁理士 内 原 音 阿１回 （Ａ） 第２図 ｒＡ） どｌ、５ 万３ 回 ｔＡ） ３ρＳガート八しト （Ｉ３） カーｊ−ハ））二 ケート珈夛化月輿、′Ｐｉ４回
第２図（４）〜（Ｂ）は本発明の別の実施例の縦断面図
、第３図（Ａ）〜（Ｂ）は従来の縦断面図、第４図（４
）〜（Ｂ）は別の従来例の縦断面図である。 １０１．２０１，３０１，４０１・・・・・・Ｎ型半導
体基板、１０２，２０２，３０２，４０２・・・・・・
Ｐ型ウェル、１０３．２０３，３０３，４０３・・・・
・・Ｎ型ウェル、１０５．２０５，３０５，４０５・・
・・・・ガートバンド、１０７．２０７，３０７，４０
７−・・・−ＬＯＣＯ８酸化膜、１０８，２０８，３０
８，４０８・・・・・・ゲート酸化膜、１１１，２１１
・・・・・・酸化膜、１０９，３０９，４０９・・・・
・・ゲート電極用多結晶シリコン膜。 代理人 弁理士 内 原 音 阿１回 （Ａ） 第２図 ｒＡ） どｌ、５ 万３ 回 ｔＡ） ３ρＳガート八しト （Ｉ３） カーｊ−ハ））二 ケート珈夛化月輿、′Ｐｉ４回
Claims (1)
- 半導体基板内に設けられた該半導体基板と反対の導電
型のウェルと、該ウェルの周辺近傍に設けられた前記ウ
ェルと同一の導電型でより高い不純物イオン濃度をもつ
半導体層と、前記半導体基板表面の前記半導体層領域に
おいて、ゲート酸化膜より厚く、他の領域の素子分離用
酸化膜よりは薄い膜厚の酸化膜からなる素子分離膜を有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139845A JPH01308067A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139845A JPH01308067A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308067A true JPH01308067A (ja) | 1989-12-12 |
Family
ID=15254863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139845A Pending JPH01308067A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107038A (ja) * | 1995-08-25 | 1997-04-22 | Hyundai Electron Ind Co Ltd | Ｃｍｏｓトランジスターの製造方法 |
| FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
-
1988
- 1988-06-06 JP JP63139845A patent/JPH01308067A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107038A (ja) * | 1995-08-25 | 1997-04-22 | Hyundai Electron Ind Co Ltd | Ｃｍｏｓトランジスターの製造方法 |
| FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
| WO2002103797A3 (fr) * | 2001-06-15 | 2003-03-13 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
| US7012309B2 (en) | 2001-06-15 | 2006-03-14 | Stmicroelectronics S.A. | High-voltage integrated CMOS circuit |
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