JPH06196642A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06196642A JPH06196642A JP4344066A JP34406692A JPH06196642A JP H06196642 A JPH06196642 A JP H06196642A JP 4344066 A JP4344066 A JP 4344066A JP 34406692 A JP34406692 A JP 34406692A JP H06196642 A JPH06196642 A JP H06196642A
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- Japan
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- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 Ｎチャネル型ＭＯＳトランジスタのソース及
びドレイン領域の接合容量を低下すると共にＰチャネル
型ＭＯＳトランジスタの短チャネル効果を抑制する構造
をフォトマスク工程を増加することなく実現し得る半導
体装置を提供する。 【構成】 半導体基板１上に、公知の選択酸化技術によ
り素子分離領域４を形成し、活性領域と素子分離領域の
分離を行う。その後、半導体基板１全面にホウ素または
二弗化ホウ素等のＰ型不純物を、半導体基板１が露出し
ている活性領域にだけ選択的にイオン注入法により注入
する。更に、半導体基板１全面に燐やヒ素等のＮ型不純
物を、半導体基板１が露出している活性領域にだけ選択
的にイオン注入法により注入する。すると、半導体基板
１の比較的浅い領域全面にＰ型不純物が注入され、半導
体基板１のＰ型不純物が位置する位置より比較的深い領
域全面にＮ型不純物が注入される。
びドレイン領域の接合容量を低下すると共にＰチャネル
型ＭＯＳトランジスタの短チャネル効果を抑制する構造
をフォトマスク工程を増加することなく実現し得る半導
体装置を提供する。 【構成】 半導体基板１上に、公知の選択酸化技術によ
り素子分離領域４を形成し、活性領域と素子分離領域の
分離を行う。その後、半導体基板１全面にホウ素または
二弗化ホウ素等のＰ型不純物を、半導体基板１が露出し
ている活性領域にだけ選択的にイオン注入法により注入
する。更に、半導体基板１全面に燐やヒ素等のＮ型不純
物を、半導体基板１が露出している活性領域にだけ選択
的にイオン注入法により注入する。すると、半導体基板
１の比較的浅い領域全面にＰ型不純物が注入され、半導
体基板１のＰ型不純物が位置する位置より比較的深い領
域全面にＮ型不純物が注入される。
Description
【０００１】
【産業上の利用分野】本発明は、Ｎチャネル型ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタを備える半導体装置に係り、特にＣＭ
ＯＳ型トランジスタ構造におけるチャネル領域の不純物
分布構造とその製造方法に関する。
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタを備える半導体装置に係り、特にＣＭ
ＯＳ型トランジスタ構造におけるチャネル領域の不純物
分布構造とその製造方法に関する。
【０００２】
【従来の技術】従来から、ＬＳＩ（Ｌａｒｇｅ Ｓｃａ
ｌｅ Ｉｎｔｅｇｒａｉｔｉｏｎ Ｃｉｒｃｕｉｔ）の
微細化に伴い、サブミクロンサイズの素子が開発されて
使用されている。このような微細なＬＳＩのＭＯＳトラ
ンジスタにおいては、そのゲート直下のチャネル領域の
不純物濃度分布がＭＯＳトランジスタの特性に大きな影
響を与える。
ｌｅ Ｉｎｔｅｇｒａｉｔｉｏｎ Ｃｉｒｃｕｉｔ）の
微細化に伴い、サブミクロンサイズの素子が開発されて
使用されている。このような微細なＬＳＩのＭＯＳトラ
ンジスタにおいては、そのゲート直下のチャネル領域の
不純物濃度分布がＭＯＳトランジスタの特性に大きな影
響を与える。
【０００３】一般的に、ＭＯＳトランジスタのチャネル
領域の不純物分布は、所望の閾値の実現と短チャネル効
果の抑制などから決定されて形成される。ＣＭＯＳ（Ｃ
ｏｍｐｌｅｍｅｎｔａｌｙ ＭＯＳ）型トランジスタに
おいて、Ｎチャネル型ＭＯＳトランジスタではチャネル
領域にホウ素や二弗化ホウ素を用いてＰ型不純物領域を
形成し、前記目的を実現している。また、Ｐチャネル型
ＭＯＳトランジスタでは燐やヒ素を用いてＮ型不純物領
域を形成し、前記目的を実現している。
領域の不純物分布は、所望の閾値の実現と短チャネル効
果の抑制などから決定されて形成される。ＣＭＯＳ（Ｃ
ｏｍｐｌｅｍｅｎｔａｌｙ ＭＯＳ）型トランジスタに
おいて、Ｎチャネル型ＭＯＳトランジスタではチャネル
領域にホウ素や二弗化ホウ素を用いてＰ型不純物領域を
形成し、前記目的を実現している。また、Ｐチャネル型
ＭＯＳトランジスタでは燐やヒ素を用いてＮ型不純物領
域を形成し、前記目的を実現している。
【０００４】しかし、従来の半導体装置の多くはゲート
形成に多結晶珪素を用い、これに燐やヒ素等の不純物を
全面に注入し、Ｎ型としてこれをゲート電極として用い
ている。このため、Ｐチャネル型ＭＯＳトランジスタに
おいてはチャネル領域と同一導電タイプとなり、埋め込
みチャネル構造になる。埋め込みチャネル構造は、短チ
ャネル効果に弱いという特徴があり、これを抑制するた
めにチャネル領域と同一の導電タイプの不純物をチャネ
ル形成用不純物注入とは別に所望の領域に注入してい
る。
形成に多結晶珪素を用い、これに燐やヒ素等の不純物を
全面に注入し、Ｎ型としてこれをゲート電極として用い
ている。このため、Ｐチャネル型ＭＯＳトランジスタに
おいてはチャネル領域と同一導電タイプとなり、埋め込
みチャネル構造になる。埋め込みチャネル構造は、短チ
ャネル効果に弱いという特徴があり、これを抑制するた
めにチャネル領域と同一の導電タイプの不純物をチャネ
ル形成用不純物注入とは別に所望の領域に注入してい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たＣＭＯＳ型トランジスタ構造ではＮチャネル型ＭＯＳ
トランジスタでは短チャネル効果抑制のためにチャネル
領域不純物濃度を濃くすることにより、ソース及びドレ
イン領域の接合容量が増加する。また、埋め込みチャネ
ル構造となったＰチャネル型ＭＯＳトランジスタでは、
特に短チャネル効果抑制用不純物注入を追加して選択的
に注入しなければならないため、チャネル領域の不純物
濃度分布の形成工程では必ずＮチャネル型ＭＯＳトラン
ジスタ領域とＰチャネル型ＭＯＳトランジスタ領域を選
択するためのフォトマスク工程を最低でも１回以上必要
とし、工程コストが増加するという問題点があった。
たＣＭＯＳ型トランジスタ構造ではＮチャネル型ＭＯＳ
トランジスタでは短チャネル効果抑制のためにチャネル
領域不純物濃度を濃くすることにより、ソース及びドレ
イン領域の接合容量が増加する。また、埋め込みチャネ
ル構造となったＰチャネル型ＭＯＳトランジスタでは、
特に短チャネル効果抑制用不純物注入を追加して選択的
に注入しなければならないため、チャネル領域の不純物
濃度分布の形成工程では必ずＮチャネル型ＭＯＳトラン
ジスタ領域とＰチャネル型ＭＯＳトランジスタ領域を選
択するためのフォトマスク工程を最低でも１回以上必要
とし、工程コストが増加するという問題点があった。
【０００６】そこでこの問題点を解消するものとして、
特開平１−１９１４７８号公報には、ゲート電極直下の
チャネル領域のみに基板と異なる不純物濃度の拡散層を
形成して、ソース、ドレイン拡散層における接合容量を
抑制する方法が開示されている。
特開平１−１９１４７８号公報には、ゲート電極直下の
チャネル領域のみに基板と異なる不純物濃度の拡散層を
形成して、ソース、ドレイン拡散層における接合容量を
抑制する方法が開示されている。
【０００７】図４（ａ）から（ｆ）までは、特開平１−
１９１４７８号公報に開示されている半導体装置の製造
方法を工程順に示す断面図である。
１９１４７８号公報に開示されている半導体装置の製造
方法を工程順に示す断面図である。
【０００８】図４（ａ）に示すように、例えばＰ型シリ
コン基板２１に通常のＬＯＣＯＳ工程により、フィール
ド酸化膜２２を１．０μｍ形成して素子領域を画成し、
かつこの素子領域にはゲート酸化膜２３を５００オング
ストローム形成する。
コン基板２１に通常のＬＯＣＯＳ工程により、フィール
ド酸化膜２２を１．０μｍ形成して素子領域を画成し、
かつこの素子領域にはゲート酸化膜２３を５００オング
ストローム形成する。
【０００９】次ぎに、図４（ｂ）に示すように、全面に
多結晶シリコン層２４を４０００オングストローム、及
びシリコン窒化膜等の絶縁膜２５を１０００オングスト
ローム積層する。そして、その上には、ゲート電極を形
成する領域を開口したパターンにフォトレジスト２６を
形成し、このフォトレジスト２６をマスクにして前記シ
リコン基板２１にＰ型不純物、たとえばボロンをイオン
注入する。これにより、シリコン基板２１には選択的に
比較的高い濃度のＰ型不純物拡散層２７が形成される。
多結晶シリコン層２４を４０００オングストローム、及
びシリコン窒化膜等の絶縁膜２５を１０００オングスト
ローム積層する。そして、その上には、ゲート電極を形
成する領域を開口したパターンにフォトレジスト２６を
形成し、このフォトレジスト２６をマスクにして前記シ
リコン基板２１にＰ型不純物、たとえばボロンをイオン
注入する。これにより、シリコン基板２１には選択的に
比較的高い濃度のＰ型不純物拡散層２７が形成される。
【００１０】それから、図４（ｃ）に示すように、前記
フォトレジスト２６をマスクにしてゲート電極を形成す
る領域のシリコン窒化膜２５を除去し、フォトレジスト
２６を除去した上で酸化を行って露呈された多結晶シリ
コン層２４の表面をシリコン酸化膜２８とする。更に、
図４（ｄ）に示すように、前記シリコン窒化膜等の絶縁
膜２５を全面除去する。その後、図４（ｅ）に示すよう
に、前記シリコン酸化膜２８をマスクにして多結晶シリ
コン層２４をエッチングしてゲート電極を形成し、この
ゲート電極に対して自己整合的にＮ型不純物、例えばヒ
素をイオン注入し、Ｎ型のソース、ドレイン拡散層２９
を形成する。
フォトレジスト２６をマスクにしてゲート電極を形成す
る領域のシリコン窒化膜２５を除去し、フォトレジスト
２６を除去した上で酸化を行って露呈された多結晶シリ
コン層２４の表面をシリコン酸化膜２８とする。更に、
図４（ｄ）に示すように、前記シリコン窒化膜等の絶縁
膜２５を全面除去する。その後、図４（ｅ）に示すよう
に、前記シリコン酸化膜２８をマスクにして多結晶シリ
コン層２４をエッチングしてゲート電極を形成し、この
ゲート電極に対して自己整合的にＮ型不純物、例えばヒ
素をイオン注入し、Ｎ型のソース、ドレイン拡散層２９
を形成する。
【００１１】そして、図４（ｆ）に示すように、ＰＳＧ
等の層間絶縁膜３０を５０００オングストローム積層
し、これにコンタクトを開設し、アルミニウム等の金属
配線３１を形成して半導体装置が完成する。
等の層間絶縁膜３０を５０００オングストローム積層
し、これにコンタクトを開設し、アルミニウム等の金属
配線３１を形成して半導体装置が完成する。
【００１２】以上のようにして製造されるＭＯＳトラン
ジスタは、ゲート電極の直下の領域のみシリコン基板２
１よりも高い不純物拡散層２７を形成されるので、短チ
ャネル化によるパンチスルーを抑制する一方で、ソー
ス、ドレイン拡散層２９における基板との接合容量を増
加することなくトランジスタの高速動作が可能となる。
しかしながら、上述した特開平１−１９１４７８号公報
に開示されている半導体装置の製造方法では、工程が複
雑となり、ＣＭＯＳ型に適用する場合にはフォトマスク
工程が増加するという問題点があった。
ジスタは、ゲート電極の直下の領域のみシリコン基板２
１よりも高い不純物拡散層２７を形成されるので、短チ
ャネル化によるパンチスルーを抑制する一方で、ソー
ス、ドレイン拡散層２９における基板との接合容量を増
加することなくトランジスタの高速動作が可能となる。
しかしながら、上述した特開平１−１９１４７８号公報
に開示されている半導体装置の製造方法では、工程が複
雑となり、ＣＭＯＳ型に適用する場合にはフォトマスク
工程が増加するという問題点があった。
【００１３】この発明は、上記のような課題を解消する
ためになされたものであって、Ｎチャネル型ＭＯＳトラ
ンジスタのソース及びドレイン領域の接合容量を低下す
ると共にＰチャネル型ＭＯＳトランジスタの短チャネル
効果を抑制する構造をフォトマスク工程を増加すること
なく実現し得る半導体装置を提供することを目的とする
ものである。
ためになされたものであって、Ｎチャネル型ＭＯＳトラ
ンジスタのソース及びドレイン領域の接合容量を低下す
ると共にＰチャネル型ＭＯＳトランジスタの短チャネル
効果を抑制する構造をフォトマスク工程を増加すること
なく実現し得る半導体装置を提供することを目的とする
ものである。
【００１４】
【課題を解決するための手段】本発明は、上記課題に鑑
みなされたものであり、この発明に係る半導体お酢値
は、Ｎチャネル型ＭＯＳトランジスタのソース及びドレ
イン領域の下側のＰ型不純物キャリア濃度を、Ｐ型ウェ
ル濃度よりも低く形成したことを特徴とするものであ
る。
みなされたものであり、この発明に係る半導体お酢値
は、Ｎチャネル型ＭＯＳトランジスタのソース及びドレ
イン領域の下側のＰ型不純物キャリア濃度を、Ｐ型ウェ
ル濃度よりも低く形成したことを特徴とするものであ
る。
【００１５】また、この発明に係る半導体の製造方法
は、半導体基板上に素子分離領域を形成し、その後に半
導体基板のＮチャネル型ＭＯＳトランジスタのソース及
びドレイン領域の直下の領域及びＰチャネル型ＭＯＳト
ランジスタの短チャネル効果を起こす領域に同時にＮ型
不純物を注入することを特徴とするものである。
は、半導体基板上に素子分離領域を形成し、その後に半
導体基板のＮチャネル型ＭＯＳトランジスタのソース及
びドレイン領域の直下の領域及びＰチャネル型ＭＯＳト
ランジスタの短チャネル効果を起こす領域に同時にＮ型
不純物を注入することを特徴とするものである。
【００１６】
【作用】上述構成に基づき、この発明における半導体装
置は、チャネル領域の不純物濃度分布形成工程におい
て、しきい値調整ようにホウ素または二弗化ホウ素を注
入エネルギーをおよそ２０から１５０ｋｅＶ程度の浅い
位置にフォトマスクを用いずに注入し、かつ燐またはヒ
素を５０から３００ｋｅＶ程度の比較的深い領域にフォ
トマスクを用いずに注入し、Ｎチャネル型ＭＯＳトラン
ジスタのソース及びドレイン領域のＰＮ接合近傍のウェ
ル側不純物濃度分布を低下し、Ｎチャネル型ＭＯＳトラ
ンジスタのソース及びドレイン領域の接合容量を低減す
ることができ、かつＰチャネル型ＭＯＳトランジスタで
はチャネル領域下部においてＮ型不純物濃度が増加し、
ドレイン領域からの空乏層の拡がりを抑えられ、短チャ
ネル効果を抑制することができる。
置は、チャネル領域の不純物濃度分布形成工程におい
て、しきい値調整ようにホウ素または二弗化ホウ素を注
入エネルギーをおよそ２０から１５０ｋｅＶ程度の浅い
位置にフォトマスクを用いずに注入し、かつ燐またはヒ
素を５０から３００ｋｅＶ程度の比較的深い領域にフォ
トマスクを用いずに注入し、Ｎチャネル型ＭＯＳトラン
ジスタのソース及びドレイン領域のＰＮ接合近傍のウェ
ル側不純物濃度分布を低下し、Ｎチャネル型ＭＯＳトラ
ンジスタのソース及びドレイン領域の接合容量を低減す
ることができ、かつＰチャネル型ＭＯＳトランジスタで
はチャネル領域下部においてＮ型不純物濃度が増加し、
ドレイン領域からの空乏層の拡がりを抑えられ、短チャ
ネル効果を抑制することができる。
【００１７】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１８】図１は、本発明に係る半導体装置、例えば
ＣＭＯＳ型トランジスタの構造を示す断面図であり、図
２（ａ）から図２（ｃ）までは本発明に係る半導体装置
の製造方法を示す図である。
ＣＭＯＳ型トランジスタの構造を示す断面図であり、図
２（ａ）から図２（ｃ）までは本発明に係る半導体装置
の製造方法を示す図である。
【００１９】半導体基板１上に、公知の選択酸化技術に
より素子分離領域４を形成し、活性領域と素子分離領域
の分離を行う。その後、半導体基板１全面にホウ素また
は二弗化ホウ素等のＰ型不純物を、注入エネルギー２０
から１５０ｋｅＶ程度で注入量１Ｅ１２から１Ｅ１４ｃ
ｍ-2程度、半導体基板１が露出している活性領域にだけ
選択的にイオン注入法により注入する（図２（ａ）参
照）。更に、半導体基板１全面に燐やヒ素等のＮ型不純
物を、注入エネルギー５０から３００ｋｅＶ程度で注入
量１Ｅ１３から１Ｅ１４ｃｍ-2程度、半導体基板１が露
出している活性領域にだけ選択的にイオン注入法により
注入する（図２（ｂ）参照）。すると、図２（ｃ）に示
すように、半導体基板１の比較的浅い領域全面にＰ型不
純物が注入され、半導体基板１のＰ型不純物が位置する
位置より比較的深い領域全面にＮ型不純物が注入され
る。
より素子分離領域４を形成し、活性領域と素子分離領域
の分離を行う。その後、半導体基板１全面にホウ素また
は二弗化ホウ素等のＰ型不純物を、注入エネルギー２０
から１５０ｋｅＶ程度で注入量１Ｅ１２から１Ｅ１４ｃ
ｍ-2程度、半導体基板１が露出している活性領域にだけ
選択的にイオン注入法により注入する（図２（ａ）参
照）。更に、半導体基板１全面に燐やヒ素等のＮ型不純
物を、注入エネルギー５０から３００ｋｅＶ程度で注入
量１Ｅ１３から１Ｅ１４ｃｍ-2程度、半導体基板１が露
出している活性領域にだけ選択的にイオン注入法により
注入する（図２（ｂ）参照）。すると、図２（ｃ）に示
すように、半導体基板１の比較的浅い領域全面にＰ型不
純物が注入され、半導体基板１のＰ型不純物が位置する
位置より比較的深い領域全面にＮ型不純物が注入され
る。
【００２０】図３（ａ）は、この際得られたＰチャネル
型ＭＯＳトランジスタのそれぞれのチャネル領域の不純
物濃度分布を示す図であり、図３（ｂ）は、Ｎチャネル
型ＭＯＳトランジスタのそれぞれのチャネル領域の不純
物濃度分布を示す図である。Ｐチャネル型ＭＯＳトラン
ジスタではチャネル領域より若干深く短チャネル効果の
起きやすい位置のＮ型不純物濃度が濃く、ドレイン領域
からの空乏層を抑えやすい構造になっている。更に、Ｎ
チャネル型ＭＯＳトランジスタではソース及びドレイン
領域のＰＮ接合位置より若干深い位置のＰ型不純物濃度
が薄くなっており、ソース及びドレイン領域からの空乏
層幅が伸び、このソース及びドレイン領域の接合容量が
減少する。
型ＭＯＳトランジスタのそれぞれのチャネル領域の不純
物濃度分布を示す図であり、図３（ｂ）は、Ｎチャネル
型ＭＯＳトランジスタのそれぞれのチャネル領域の不純
物濃度分布を示す図である。Ｐチャネル型ＭＯＳトラン
ジスタではチャネル領域より若干深く短チャネル効果の
起きやすい位置のＮ型不純物濃度が濃く、ドレイン領域
からの空乏層を抑えやすい構造になっている。更に、Ｎ
チャネル型ＭＯＳトランジスタではソース及びドレイン
領域のＰＮ接合位置より若干深い位置のＰ型不純物濃度
が薄くなっており、ソース及びドレイン領域からの空乏
層幅が伸び、このソース及びドレイン領域の接合容量が
減少する。
【００２１】そして、前述従来例と同様の公知の方法に
よりゲート酸化膜６、ゲート電極７領域を所望の位置に
形成し、更にフォトレジストマスク法により選択的にＰ
チャネル型ＭＯＳトランジスタ領域にＰ型のソース領域
１０及びドレイン領域１５を形成し、またＮチャネル型
ＭＯＳトランジスタ領域にＮ型のソース領域１１及びド
レイン領域１２をそれぞれ形成する。それから、配線工
程を経て図１に示すようなＣＭＯＳ型トランジスタを完
成する。なお、図中２はＮ型ウエル領域、３はＰ型ウエ
ル領域、９はＰ型低濃度不純物領域、１３はＮ型低濃度
不純物領域である。
よりゲート酸化膜６、ゲート電極７領域を所望の位置に
形成し、更にフォトレジストマスク法により選択的にＰ
チャネル型ＭＯＳトランジスタ領域にＰ型のソース領域
１０及びドレイン領域１５を形成し、またＮチャネル型
ＭＯＳトランジスタ領域にＮ型のソース領域１１及びド
レイン領域１２をそれぞれ形成する。それから、配線工
程を経て図１に示すようなＣＭＯＳ型トランジスタを完
成する。なお、図中２はＮ型ウエル領域、３はＰ型ウエ
ル領域、９はＰ型低濃度不純物領域、１３はＮ型低濃度
不純物領域である。
【００２２】なお、上述実施例においては、活性領域に
注入する不純物の注入順序としてＰ型不純物を先に注入
したが、これに限らず、Ｎ型不純物を先に注入するよう
にしてもよい。
注入する不純物の注入順序としてＰ型不純物を先に注入
したが、これに限らず、Ｎ型不純物を先に注入するよう
にしてもよい。
【００２３】また、上述実施例においては、Ｎチャネル
型ＭＯＳトランジスタを備える半導体装置としてＣＭＯ
Ｓ型トランジスタを例にとり説明したが、本発明はこれ
に限定されるものではない。
型ＭＯＳトランジスタを備える半導体装置としてＣＭＯ
Ｓ型トランジスタを例にとり説明したが、本発明はこれ
に限定されるものではない。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、ゲート電極直下のチャネル領域にＮ型
不純物を注入する際、同時にＮチャネル型ＭＯＳトラン
ジスタ領域にも注入することによりＰチャネル型ＭＯＳ
トランジスタの短チャネル効果を抑制すると共に、Ｎチ
ャネル型ＭＯＳトランジスタ領域のソース及びドレイン
領域のＰＮ接合近傍のＰ型不純物キャリア濃度を薄くし
て、接合容量を低減できる。更にＮ型不純物注入を全て
の素子領域に対して行って、フォトマスク工程を省略す
ることができ、工程の簡略化及び工程費用の削減を図る
ことができる。
体装置によれば、ゲート電極直下のチャネル領域にＮ型
不純物を注入する際、同時にＮチャネル型ＭＯＳトラン
ジスタ領域にも注入することによりＰチャネル型ＭＯＳ
トランジスタの短チャネル効果を抑制すると共に、Ｎチ
ャネル型ＭＯＳトランジスタ領域のソース及びドレイン
領域のＰＮ接合近傍のＰ型不純物キャリア濃度を薄くし
て、接合容量を低減できる。更にＮ型不純物注入を全て
の素子領域に対して行って、フォトマスク工程を省略す
ることができ、工程の簡略化及び工程費用の削減を図る
ことができる。
【図１】本発明に係るＣＭＯＳ型トランジスタの構造を
示す断面図である。
示す断面図である。
【図２】本発明に係る半導体装置の製造方法を示す図で
ある。
ある。
【図３】（ａ）はＰチャネル型ＭＯＳトランジスタのそ
れぞれのチャネル領域の不純物濃度分布を示す図であ
り、（ｂ）はＮチャネル型ＭＯＳトランジスタのそれぞ
れのチャネル領域の不純物濃度分布を示す図である。
れぞれのチャネル領域の不純物濃度分布を示す図であ
り、（ｂ）はＮチャネル型ＭＯＳトランジスタのそれぞ
れのチャネル領域の不純物濃度分布を示す図である。
【図４】従来の半導体装置の製造方法を示す図である。
１ 半導体基板 ４ 素子分離領域 ６ ゲート酸化膜 ７ ゲート電極 ９ Ｐ型低濃度不純物領域 １０ Ｐ型ソース領域 １１ Ｎ型ソース領域 １２ Ｎ型ドレイン領域 １３ Ｎ型低濃度不純物領域 １５ Ｐ型ドレイン領域
Claims (2)
- 【請求項１】 Ｎチャネル型ＭＯＳトランジスタを備え
る半導体装置において、 Ｎチャネル型ＭＯＳトランジスタのソース及びドレイン
領域となる不純物領域の下側の活性領域全面にＮ型不純
物を注入することによりソース及びドレイン領域の下側
のＰ型不純物キャリア濃度をＰ型ウエル濃度よりも低く
形成したことを特徴とする半導体装置。 - 【請求項２】 Ｎチャネル型ＭＯＳトランジスタ及びＰ
チャネル型ＭＯＳトランジスタを備える半導体装置を製
造する方法において、 半導体基板上に素子分離領域を形成し、 Ｎチャネル型ＭＯＳトランジスタのソース及びドレイン
領域の直下の領域及びＰチャネル型ＭＯＳトランジスタ
の短チャネル効果を起こす領域に同時にＮ型不純物を注
入する工程を備えることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344066A JPH06196642A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344066A JPH06196642A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196642A true JPH06196642A (ja) | 1994-07-15 |
Family
ID=18366396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344066A Pending JPH06196642A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029519A1 (en) * | 1996-02-07 | 1997-08-14 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| US5929486A (en) * | 1996-10-25 | 1999-07-27 | Ricoh Company, Ltd. | CMOS device having a reduced short channel effect |
-
1992
- 1992-12-24 JP JP4344066A patent/JPH06196642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029519A1 (en) * | 1996-02-07 | 1997-08-14 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| AU709509B2 (en) * | 1996-02-07 | 1999-09-02 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| KR100499308B1 (ko) * | 1996-02-07 | 2005-11-09 | 썬더버드 테크놀로지스, 인코포레이티드 | 드레인전계종결영역을구비하는단채널페르미-문턱전계효과트랜지스터및그제조방법 |
| US5929486A (en) * | 1996-10-25 | 1999-07-27 | Ricoh Company, Ltd. | CMOS device having a reduced short channel effect |
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