JPH07321216A - Ｃｍｏｓおよびその製造方法 - Google Patents
Ｃｍｏｓおよびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【目的】 ウェルまたは基板上に形成されるトランジス
タのパンチ・スル−電圧を選択的に高めたＣＭＯＳおよ
びその製造方法を提供する。 【構成】 半導体基板１０の第１領域および第２領域に
それぞれ形成されたＮウェル１８およびＰウェル２２
と、Ｎウェル１８に形成された第１トランジスタおよび
Ｐウェル２２に形成された第２トランジスタと、前記第
１領域および前記第２領域を除いた第３領域に形成され
た第３トランジスタと、前記第１、第２および第３領域
のうちの少なくとも１つの領域の空乏領域近傍に形成さ
れた第１不純物層１００と、第１不純物層１００の形成
されていない領域の半導体基板１０に半導体基板１０の
表面から第１不純物層１００よりさらに深く形成された
第２不純物層１０１とを含むことを特徴とする。
タのパンチ・スル−電圧を選択的に高めたＣＭＯＳおよ
びその製造方法を提供する。 【構成】 半導体基板１０の第１領域および第２領域に
それぞれ形成されたＮウェル１８およびＰウェル２２
と、Ｎウェル１８に形成された第１トランジスタおよび
Ｐウェル２２に形成された第２トランジスタと、前記第
１領域および前記第２領域を除いた第３領域に形成され
た第３トランジスタと、前記第１、第２および第３領域
のうちの少なくとも１つの領域の空乏領域近傍に形成さ
れた第１不純物層１００と、第１不純物層１００の形成
されていない領域の半導体基板１０に半導体基板１０の
表面から第１不純物層１００よりさらに深く形成された
第２不純物層１０１とを含むことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特にウェルおよび基板に形成されたトラ
ンジスタのパンチ・スルー特性を改善したＣＭＯＳおよ
びその製造方法に関するものである。
造方法に係り、特にウェルおよび基板に形成されたトラ
ンジスタのパンチ・スルー特性を改善したＣＭＯＳおよ
びその製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳは、ＰＭＯＳとＮＭＯＳを同一
の基板に形成した後これらを電気的に連結したもので、
通常半導体基板にＮウェルまたはＰウェルを形成した
後、ウェルの間の半導体基板およびウェルに相異なる導
電型のトランジスタを同時に形成する工程で形成され
る。
の基板に形成した後これらを電気的に連結したもので、
通常半導体基板にＮウェルまたはＰウェルを形成した
後、ウェルの間の半導体基板およびウェルに相異なる導
電型のトランジスタを同時に形成する工程で形成され
る。
【０００３】図１は、従来の方法により製造されたＣＭ
ＯＳの断面図である。参照符号１０は半導体基板、１８
はＮウェル、２２はＰウェル、２６はフィールド酸化
膜、２８はゲート酸化膜、そして３０はゲート電極を示
す。前記図１に示したＣＭＯＳ構造は、Ｐ型の半導体基
板１０に選択的に不純物をドープしてＮウェル１８およ
びＰウェル２２を形成する工程、通常のフィールド酸化
膜の製造工程を行ってフィールド酸化膜２６を形成する
工程、各ウェルおよび基板の表面にゲート酸化膜２８を
形成する工程およびゲート酸化膜上にゲート電極３０を
形成する工程により形成される。
ＯＳの断面図である。参照符号１０は半導体基板、１８
はＮウェル、２２はＰウェル、２６はフィールド酸化
膜、２８はゲート酸化膜、そして３０はゲート電極を示
す。前記図１に示したＣＭＯＳ構造は、Ｐ型の半導体基
板１０に選択的に不純物をドープしてＮウェル１８およ
びＰウェル２２を形成する工程、通常のフィールド酸化
膜の製造工程を行ってフィールド酸化膜２６を形成する
工程、各ウェルおよび基板の表面にゲート酸化膜２８を
形成する工程およびゲート酸化膜上にゲート電極３０を
形成する工程により形成される。
【０００４】
【発明が解決しようとする課題】しかし、半導体装置の
集積度が増加するにつれて、各素子の単位大きさは次第
に小さくなり、これにより各素子の電気的な特性は比例
的に低下する。例えば、トランジスタの場合、集積度を
増加させるためにソースとドレインとの間の距離を縮め
るほどトランジスタのソースとドレインの空乏(depleti
on) 領域が相接して発生するパンチ・スルーの発生率は
比例的に高くなる。
集積度が増加するにつれて、各素子の単位大きさは次第
に小さくなり、これにより各素子の電気的な特性は比例
的に低下する。例えば、トランジスタの場合、集積度を
増加させるためにソースとドレインとの間の距離を縮め
るほどトランジスタのソースとドレインの空乏(depleti
on) 領域が相接して発生するパンチ・スルーの発生率は
比例的に高くなる。
【０００５】微細な大きさのトランジスタで特にその発
生率が高まる前記のようなパンチ・スルーは、基板の不
純物濃度が低いほどさらに頻繁に発生する。これは、基
板の不純物濃度およびソースとドレインの空乏領域近傍
の不純物濃度が小さいほどソースとドレインの空乏領域
の大きさは大きくなるからである。最近、ソースとドレ
インの空乏領域近傍の不純物の濃度を増加させることに
より、トランジスタのパンチ・スルー電圧を増加させる
方法が研究されている。米国特許第４，３５４，３０７
号（発明の名称；METHOD FOR MASS PRODUCING MINIATUR
E FIELD EFFECT TRANSISTORS IN HIGH DENSITY LSI/VLS
I CHIPS 、発明者；Vinson et al.,出願番号；９９，５
１５）には、基板の不純物濃度を選択的に増加させるこ
とによりトランジスタのパンチ・スルー電圧を増加させ
る方法が開示されている。
生率が高まる前記のようなパンチ・スルーは、基板の不
純物濃度が低いほどさらに頻繁に発生する。これは、基
板の不純物濃度およびソースとドレインの空乏領域近傍
の不純物濃度が小さいほどソースとドレインの空乏領域
の大きさは大きくなるからである。最近、ソースとドレ
インの空乏領域近傍の不純物の濃度を増加させることに
より、トランジスタのパンチ・スルー電圧を増加させる
方法が研究されている。米国特許第４，３５４，３０７
号（発明の名称；METHOD FOR MASS PRODUCING MINIATUR
E FIELD EFFECT TRANSISTORS IN HIGH DENSITY LSI/VLS
I CHIPS 、発明者；Vinson et al.,出願番号；９９，５
１５）には、基板の不純物濃度を選択的に増加させるこ
とによりトランジスタのパンチ・スルー電圧を増加させ
る方法が開示されている。
【０００６】しかしながら、米国特許第４，３５４，３
０７号に開示された方法によると、ＣＭＯＳ構造の場
合、ウェルと基板にそれぞれ形成されるトランジスタの
電気的な特性に重要な影響をおよぼすウェルと基板のバ
ルク濃度を選択的に調節することができないため、基板
とウェルとにそれぞれ形成されたトランジスタに互いに
相異なる電気的特性が要求される場合、これらの電気的
特性を同時に満たすことは困難である。
０７号に開示された方法によると、ＣＭＯＳ構造の場
合、ウェルと基板にそれぞれ形成されるトランジスタの
電気的な特性に重要な影響をおよぼすウェルと基板のバ
ルク濃度を選択的に調節することができないため、基板
とウェルとにそれぞれ形成されたトランジスタに互いに
相異なる電気的特性が要求される場合、これらの電気的
特性を同時に満たすことは困難である。
【０００７】例えば、基板に形成されるトランジスタに
は特定電圧以上のパンチ・スルー電圧が要求され、ウェ
ルに形成されるトランジスタには動作電圧で基板電圧の
影響を減らすような特性が要求される場合、基板に形成
されるトランジスタに対しては空乏領域のバルク濃度を
高めて高いパンチ・スルー電圧を得ることが必要であ
り、ウェルに形成されるトランジスタに対しては次の式
（１）で表したように、基板電圧によるスレショルド電
圧の変化を示す値であるγを低めなければならない。
は特定電圧以上のパンチ・スルー電圧が要求され、ウェ
ルに形成されるトランジスタには動作電圧で基板電圧の
影響を減らすような特性が要求される場合、基板に形成
されるトランジスタに対しては空乏領域のバルク濃度を
高めて高いパンチ・スルー電圧を得ることが必要であ
り、ウェルに形成されるトランジスタに対しては次の式
（１）で表したように、基板電圧によるスレショルド電
圧の変化を示す値であるγを低めなければならない。
【０００８】 γ＝（２εs εo ｑＮa ）1/2 ／Ｃox ・・・（１） Ｃoxはゲート酸化膜のキャパシタンス、εs は半導体基
板の誘電率、εo は真空の誘電率、ｑは電荷量、そして
Ｎa は不純物の個数を示す。前記式（１）において、γ
値を低めるためにはｑＮa 値、すなわちバルク濃度を低
めなければならないことが判る。
板の誘電率、εo は真空の誘電率、ｑは電荷量、そして
Ｎa は不純物の個数を示す。前記式（１）において、γ
値を低めるためにはｑＮa 値、すなわちバルク濃度を低
めなければならないことが判る。
【０００９】すなわち、基板に形成されるトランジスタ
には特定電圧以上のパンチ・スルー電圧が要求され、ウ
ェルに形成されるトランジスタは動作電圧で基板電圧の
影響を減らすような特性が要求される場合、このような
要求を満足するためにはウェルでのバルク濃度と基板で
のバルク濃度とが相異なることが必要である。したがっ
て、ウェルと基板でのバルクの濃度が相異なるように調
節されていない従来の技術では２つの特性を同時に満足
させるトランジスタの製作は不可能であり、ウェルと基
板でのバルクの濃度を相異なるように調節するためには
別途マスク工程を行わなければならないという問題点が
ある。
には特定電圧以上のパンチ・スルー電圧が要求され、ウ
ェルに形成されるトランジスタは動作電圧で基板電圧の
影響を減らすような特性が要求される場合、このような
要求を満足するためにはウェルでのバルク濃度と基板で
のバルク濃度とが相異なることが必要である。したがっ
て、ウェルと基板でのバルクの濃度が相異なるように調
節されていない従来の技術では２つの特性を同時に満足
させるトランジスタの製作は不可能であり、ウェルと基
板でのバルクの濃度を相異なるように調節するためには
別途マスク工程を行わなければならないという問題点が
ある。
【００１０】本発明の目的は、ウェルおよび基板に形成
されるトランジスタの相異なる特性要求を同時に満足さ
せ得るＣＭＯＳを提供することにある。本発明の他の目
的は、前記ＣＭＯＳの望ましい製造方法を提供すること
にある。
されるトランジスタの相異なる特性要求を同時に満足さ
せ得るＣＭＯＳを提供することにある。本発明の他の目
的は、前記ＣＭＯＳの望ましい製造方法を提供すること
にある。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明によるＣＭＯＳは、半導体基板の第１領域
および第２領域にそれぞれ形成された第１ウェルおよび
第２ウェルと、前記第１ウェルおよび前記第２ウェルに
それぞれ形成された第１トランジスタおよび第２トラン
ジスタと、前記半導体基板の第３領域に形成された第３
トランジスタと、前記第１、第２および第３領域のうち
で少なくとも１つの領域の空乏領域近傍に形成された第
１不純物層と、前記第１不純物層の形成されていない領
域の前記半導体基板に前記第１不純物層よりさらに深く
形成された第２不純物層と、を含むことを特徴とする。
めに、本発明によるＣＭＯＳは、半導体基板の第１領域
および第２領域にそれぞれ形成された第１ウェルおよび
第２ウェルと、前記第１ウェルおよび前記第２ウェルに
それぞれ形成された第１トランジスタおよび第２トラン
ジスタと、前記半導体基板の第３領域に形成された第３
トランジスタと、前記第１、第２および第３領域のうち
で少なくとも１つの領域の空乏領域近傍に形成された第
１不純物層と、前記第１不純物層の形成されていない領
域の前記半導体基板に前記第１不純物層よりさらに深く
形成された第２不純物層と、を含むことを特徴とする。
【００１２】本発明の第１実施例によるＣＭＯＳにおい
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第３領域の空乏領域近傍に形成されることが
望ましい。本発明の第２実施例によるＣＭＯＳにおい
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第１ウェルと前記第２ウェルとの空乏領域近
傍に形成されることが望ましい。
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第３領域の空乏領域近傍に形成されることが
望ましい。本発明の第２実施例によるＣＭＯＳにおい
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第１ウェルと前記第２ウェルとの空乏領域近
傍に形成されることが望ましい。
【００１３】本発明の第３実施例によるＣＭＯＳにおい
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第１ウェルと前記第３領域との空乏領域近傍
に形成されることが望ましい。本発明の第４実施例によ
るＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウ
ェルはそれぞれＮウェルおよびＰウェルであり、このと
きの前記第１不純物層は前記第２ウェルの空乏領域近傍
に形成されることが望ましい。
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第１ウェルと前記第３領域との空乏領域近傍
に形成されることが望ましい。本発明の第４実施例によ
るＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウ
ェルはそれぞれＮウェルおよびＰウェルであり、このと
きの前記第１不純物層は前記第２ウェルの空乏領域近傍
に形成されることが望ましい。
【００１４】本発明の第５実施例によるＣＭＯＳにおい
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第２ウェルと前記第３領域との空乏領域近傍
に形成されることが望ましい。本発明の第６実施例によ
るＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウ
ェルはそれぞれＮウェルおよびＰウェルであり、このと
きの前記第１不純物層は前記第１ウェルの空乏領域近傍
に形成されることが望ましい。
て、前記第１ウェルおよび前記第２ウェルはそれぞれＮ
ウェルおよびＰウェルであり、このときの前記第１不純
物層は前記第２ウェルと前記第３領域との空乏領域近傍
に形成されることが望ましい。本発明の第６実施例によ
るＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウ
ェルはそれぞれＮウェルおよびＰウェルであり、このと
きの前記第１不純物層は前記第１ウェルの空乏領域近傍
に形成されることが望ましい。
【００１５】本発明の前記第１〜第６実施例によるＣＭ
ＯＳにおいて、各トランジスタのチャネル領域にはスレ
ショルド電圧の調節のための第３不純物層が追加的に形
成されていることが望ましい。本発明の前記第１〜第６
実施例によるＣＭＯＳにおいて、前記第１不純物層およ
び前記第２不純物層の濃度は、前記第３不純物層の濃度
よりは低く、前記基板、前記第１ウェルおよび前記第２
ウェルの濃度よりは高いことが望ましい。
ＯＳにおいて、各トランジスタのチャネル領域にはスレ
ショルド電圧の調節のための第３不純物層が追加的に形
成されていることが望ましい。本発明の前記第１〜第６
実施例によるＣＭＯＳにおいて、前記第１不純物層およ
び前記第２不純物層の濃度は、前記第３不純物層の濃度
よりは低く、前記基板、前記第１ウェルおよび前記第２
ウェルの濃度よりは高いことが望ましい。
【００１６】前記他の目的を達成するために、本発明に
よるＣＭＯＳの製造方法は、半導体基板上に第１絶縁膜
を形成する第１工程と、第１ウェルの形成される第１領
域から前記第１絶縁膜を除去する第２工程と、前記第１
絶縁膜の除去された前記第１領域の表面に第２絶縁膜を
形成し、前記第２絶縁膜の下部に前記第１ウェルを形成
する第３工程と、前記第１絶縁膜および前記第２絶縁膜
のうちのいずれか１つを除去する第４工程と、前記第４
工程で得られた結果物の全面に不純物をドープすること
により、前記第４工程により前記第１絶縁膜および前記
第２絶縁膜のうちのいずれか１つが除去されていない領
域に第１不純物層を形成し、前記第１絶縁膜および前記
第２絶縁膜のうちのいずれか１つが除去された領域に第
２不純物層をそれぞれ形成する第５工程と、を含むこと
を特徴とする。
よるＣＭＯＳの製造方法は、半導体基板上に第１絶縁膜
を形成する第１工程と、第１ウェルの形成される第１領
域から前記第１絶縁膜を除去する第２工程と、前記第１
絶縁膜の除去された前記第１領域の表面に第２絶縁膜を
形成し、前記第２絶縁膜の下部に前記第１ウェルを形成
する第３工程と、前記第１絶縁膜および前記第２絶縁膜
のうちのいずれか１つを除去する第４工程と、前記第４
工程で得られた結果物の全面に不純物をドープすること
により、前記第４工程により前記第１絶縁膜および前記
第２絶縁膜のうちのいずれか１つが除去されていない領
域に第１不純物層を形成し、前記第１絶縁膜および前記
第２絶縁膜のうちのいずれか１つが除去された領域に第
２不純物層をそれぞれ形成する第５工程と、を含むこと
を特徴とする。
【００１７】本発明によるＣＭＯＳ製造方法において、
前記第４工程により除去されていない前記第１絶縁膜お
よび前記第２絶縁膜のうちのいずれか１つの下部に形成
された前記第１不純物層はトランジスタの空乏領域付近
に形成され、前記第５工程で得られた結果物の全面に前
記第１不純物層より浅い深さに不純物を再ドープする工
程が追加される。
前記第４工程により除去されていない前記第１絶縁膜お
よび前記第２絶縁膜のうちのいずれか１つの下部に形成
された前記第１不純物層はトランジスタの空乏領域付近
に形成され、前記第５工程で得られた結果物の全面に前
記第１不純物層より浅い深さに不純物を再ドープする工
程が追加される。
【００１８】本発明によるＣＭＯＳ製造方法において、
前記第１不純物層および前記第２不純物層の濃度は、前
記第３不純物層の濃度よりは低く、前記基板、前記第１
ウェルおよび前記第２ウェルの濃度よりは高いことが望
ましい。本発明によるＣＭＯＳ製造方法において、前記
第１絶縁膜は１０００Å〜２０００Åの厚さに形成さ
れ、前記第２絶縁膜は４０００Å〜６０００Åの厚さに
形成されることが望ましく、この際に、さらに望ましく
は、前記不純物は４００ｋｅＶ〜８００ｋｅＶのエネル
ギーでドープされる。
前記第１不純物層および前記第２不純物層の濃度は、前
記第３不純物層の濃度よりは低く、前記基板、前記第１
ウェルおよび前記第２ウェルの濃度よりは高いことが望
ましい。本発明によるＣＭＯＳ製造方法において、前記
第１絶縁膜は１０００Å〜２０００Åの厚さに形成さ
れ、前記第２絶縁膜は４０００Å〜６０００Åの厚さに
形成されることが望ましく、この際に、さらに望ましく
は、前記不純物は４００ｋｅＶ〜８００ｋｅＶのエネル
ギーでドープされる。
【００１９】望ましい一実施例として、前記第３工程以
後、第２ウェルの形成される領域から前記第１絶縁膜を
除去する工程および前記第２ウェルの形成される領域の
表面に第３絶縁膜を形成し、前記第３絶縁膜の下部に前
記第２ウェルを形成する工程を追加する。この際、前記
第１ウェルはＮ型不純物のドープされているウェルであ
り、前記第２ウェルはＰ型不純物のドープされているウ
ェルである。また、前記第２ウェルは前記第１ウェル内
に形成されることもできる。
後、第２ウェルの形成される領域から前記第１絶縁膜を
除去する工程および前記第２ウェルの形成される領域の
表面に第３絶縁膜を形成し、前記第３絶縁膜の下部に前
記第２ウェルを形成する工程を追加する。この際、前記
第１ウェルはＮ型不純物のドープされているウェルであ
り、前記第２ウェルはＰ型不純物のドープされているウ
ェルである。また、前記第２ウェルは前記第１ウェル内
に形成されることもできる。
【００２０】望ましい他の実施例として、前記第３工程
以後、第２ウェルの形成される領域に不純物をドープし
て前記第２ウェルを形成する工程を追加する。この際、
前記第１ウェルはＮ型不純物のドープされているウェル
であり、前記第２ウェルはＰ型不純物のドープされてい
るウェルである。また、前記第２ウェルは前記第１ウェ
ル内に形成されることもできる。
以後、第２ウェルの形成される領域に不純物をドープし
て前記第２ウェルを形成する工程を追加する。この際、
前記第１ウェルはＮ型不純物のドープされているウェル
であり、前記第２ウェルはＰ型不純物のドープされてい
るウェルである。また、前記第２ウェルは前記第１ウェ
ル内に形成されることもできる。
【００２１】本発明は、空乏領域外のバルク濃度はγ値
に影響しないことに着目した。すなわち、不純物が空乏
領域の下に注入された場合には、前記γ値には何ら影響
しない。高いパンチ・スルー電圧の必要なトランジスタ
にはパンチ・スルー電圧の特性改善のために空乏領域近
傍のバルクの濃度を高めるための不純物層を形成し、高
いパンチ・スルー電圧の不要なトランジスタには基板電
圧により動作電圧が影響されないようにするためにγ値
に影響しない程度の深さに不純物層を形成した。
に影響しないことに着目した。すなわち、不純物が空乏
領域の下に注入された場合には、前記γ値には何ら影響
しない。高いパンチ・スルー電圧の必要なトランジスタ
にはパンチ・スルー電圧の特性改善のために空乏領域近
傍のバルクの濃度を高めるための不純物層を形成し、高
いパンチ・スルー電圧の不要なトランジスタには基板電
圧により動作電圧が影響されないようにするためにγ値
に影響しない程度の深さに不純物層を形成した。
【００２２】
【作用】本発明によると、ウェルおよび／または基板上
に形成されるトランジスタのパンチ・スルー電圧を別途
のマスク工程を行うことなく選択的に高めることができ
る。
に形成されるトランジスタのパンチ・スルー電圧を別途
のマスク工程を行うことなく選択的に高めることができ
る。
【００２３】
【実施例】以下、添付した図面に基づき本発明の実施例
をより詳細に説明する。図２Ａ〜２Ｆにおいて、参照符
号１０は半導体基板、１８はＮウェル、２２はＰウェ
ル、２６はフィールド酸化膜、２８はゲート酸化膜、３
０はゲート電極、１００は第１不純物層、１０１は第２
不純物層、そして１０２は第３不純物層を示す。
をより詳細に説明する。図２Ａ〜２Ｆにおいて、参照符
号１０は半導体基板、１８はＮウェル、２２はＰウェ
ル、２６はフィールド酸化膜、２８はゲート酸化膜、３
０はゲート電極、１００は第１不純物層、１０１は第２
不純物層、そして１０２は第３不純物層を示す。
【００２４】図２Ａは本発明の第１実施例により製造さ
れたＣＭＯＳの断面図である。図２Ａに示すように、ウ
ェルの形成されていない領域（以下、「第３領域」とい
う）に形成されたトランジスタの空乏領域近傍に、第１
不純物層１００が形成されている。第１領域に形成され
たＮウェル１８および第２領域に形成されたＰウェル２
２には、半導体基板の表面を基準として第１不純物層１
００よりさらに深い位置に第２不純物層１０１が形成さ
れている。また、各トランジスタのチャネル領域には、
スレショルド電圧の調節のための第３不純物層１０２が
形成されている。
れたＣＭＯＳの断面図である。図２Ａに示すように、ウ
ェルの形成されていない領域（以下、「第３領域」とい
う）に形成されたトランジスタの空乏領域近傍に、第１
不純物層１００が形成されている。第１領域に形成され
たＮウェル１８および第２領域に形成されたＰウェル２
２には、半導体基板の表面を基準として第１不純物層１
００よりさらに深い位置に第２不純物層１０１が形成さ
れている。また、各トランジスタのチャネル領域には、
スレショルド電圧の調節のための第３不純物層１０２が
形成されている。
【００２５】この際、第１不純物層１００および第２不
純物層１０１の不純物濃度は、第３不純物層１０２の濃
度よりは低いが、基板１０、Ｎウェル１８およびＰウェ
ル２２の濃度よりは高い。本発明の第１実施例では、第
１不純物層１００および第２不純物層１０１の濃度を
１．０〜５．０×１０11イオン／cm2 とした。そして、
第１不純物層１００は空乏領域の形成される程度の深さ
に、例えば第１実施例では半導体基板の表面から約０．
８〜１．５μｍ程度の深さに位置するようにした。
純物層１０１の不純物濃度は、第３不純物層１０２の濃
度よりは低いが、基板１０、Ｎウェル１８およびＰウェ
ル２２の濃度よりは高い。本発明の第１実施例では、第
１不純物層１００および第２不純物層１０１の濃度を
１．０〜５．０×１０11イオン／cm2 とした。そして、
第１不純物層１００は空乏領域の形成される程度の深さ
に、例えば第１実施例では半導体基板の表面から約０．
８〜１．５μｍ程度の深さに位置するようにした。
【００２６】図２Ａに示す本発明の第１実施例による
と、高いパンチ・スルー電圧の要求される第３領域のト
ランジスタは第１不純物層１００によりパンチ・スルー
電圧を改善できることが判る。図２Ｂは、本発明の第２
実施例により製造されたＣＭＯＳの断面図である。この
第２実施例は、前記第１実施例とは異なり、第１領域と
してのＮウェル１８および第２領域としてのＰウェル２
２に形成されるトランジスタのパンチ・スルー電圧特性
を改善したものである。
と、高いパンチ・スルー電圧の要求される第３領域のト
ランジスタは第１不純物層１００によりパンチ・スルー
電圧を改善できることが判る。図２Ｂは、本発明の第２
実施例により製造されたＣＭＯＳの断面図である。この
第２実施例は、前記第１実施例とは異なり、第１領域と
してのＮウェル１８および第２領域としてのＰウェル２
２に形成されるトランジスタのパンチ・スルー電圧特性
を改善したものである。
【００２７】この第２実施例では、図２Ｂに示すよう
に、第１不純物層１００はＮウェル１８およびＰウェル
２２に形成されており、第２不純物層１０１は第３領域
に形成されている。図２Ｃ〜図２Ｆは、それぞれ本発明
の第３〜第６実施例により製造されたＣＭＯＳの断面図
である。
に、第１不純物層１００はＮウェル１８およびＰウェル
２２に形成されており、第２不純物層１０１は第３領域
に形成されている。図２Ｃ〜図２Ｆは、それぞれ本発明
の第３〜第６実施例により製造されたＣＭＯＳの断面図
である。
【００２８】図２Ｃに示す第３実施例は、Ｎウェル１８
および第３領域に形成されるトランジスタのパンチ・ス
ルー電圧特性を改善するためのものである。また、図２
Ｄに示す第４実施例は、Ｐウェル２２に形成されるトラ
ンジスタのパンチ・スルー電圧特性を改善するためのも
のである。また、図２Ｅに示す第５実施例は、Ｐウェル
２２および第３領域に形成されるトランジスタのパンチ
・スルー電圧特性を改善するためのものである。
および第３領域に形成されるトランジスタのパンチ・ス
ルー電圧特性を改善するためのものである。また、図２
Ｄに示す第４実施例は、Ｐウェル２２に形成されるトラ
ンジスタのパンチ・スルー電圧特性を改善するためのも
のである。また、図２Ｅに示す第５実施例は、Ｐウェル
２２および第３領域に形成されるトランジスタのパンチ
・スルー電圧特性を改善するためのものである。
【００２９】そして、図２Ｆに示す第６実施例は、Ｎウ
ェル１８に形成されるトランジスタのパンチ・スルー電
圧特性を改善するためのものである。次に、上記第１〜
第６実施例のＣＭＯＳの製造方法を説明する。図３Ａ〜
３Ｆは本発明の第１実施例によるＣＭＯＳの製造方法を
説明するための断面図である。
ェル１８に形成されるトランジスタのパンチ・スルー電
圧特性を改善するためのものである。次に、上記第１〜
第６実施例のＣＭＯＳの製造方法を説明する。図３Ａ〜
３Ｆは本発明の第１実施例によるＣＭＯＳの製造方法を
説明するための断面図である。
【００３０】まず、Ｎウェル１８の形成のための不純物
注入工程を図３Ａに示す。この不純物注入工程は、半導
体基板１０上にパッド酸化膜１２および第１絶縁膜１４
を順に形成する第１工程、第１絶縁膜１４上に、例えば
フォトレジストのような感光膜１６を形成した後、通常
の写真蝕刻工程を行ってＮウェル１８の形成される領域
（第１領域）の第１絶縁膜１４を除去することにより第
１窓１を形成する第２工程、および、第１窓１を通じて
不純物をドープする第３工程の順に行われる。
注入工程を図３Ａに示す。この不純物注入工程は、半導
体基板１０上にパッド酸化膜１２および第１絶縁膜１４
を順に形成する第１工程、第１絶縁膜１４上に、例えば
フォトレジストのような感光膜１６を形成した後、通常
の写真蝕刻工程を行ってＮウェル１８の形成される領域
（第１領域）の第１絶縁膜１４を除去することにより第
１窓１を形成する第２工程、および、第１窓１を通じて
不純物をドープする第３工程の順に行われる。
【００３１】この際、半導体基板１０は比抵抗が１８Ω
ｃｍであり、Ｐ型不純物がドープされている。パッド酸
化膜１２はバッファ酸化膜として用いられ、５００Å〜
１０００Åの厚さに形成される。第１絶縁膜１４は窒化
膜であって１０００Å〜２０００Åの厚さに形成される
が、この数値に限定されるものではなく、不純物のドー
プエネルギーと空乏領域の深さに応じて調節され得る。
前記不純物は燐イオンであって、約１００ｋｅＶのエネ
ルギーで、約１．８×１０13イオン／cm2 の濃度でイオ
ン注入される。
ｃｍであり、Ｐ型不純物がドープされている。パッド酸
化膜１２はバッファ酸化膜として用いられ、５００Å〜
１０００Åの厚さに形成される。第１絶縁膜１４は窒化
膜であって１０００Å〜２０００Åの厚さに形成される
が、この数値に限定されるものではなく、不純物のドー
プエネルギーと空乏領域の深さに応じて調節され得る。
前記不純物は燐イオンであって、約１００ｋｅＶのエネ
ルギーで、約１．８×１０13イオン／cm2 の濃度でイオ
ン注入される。
【００３２】次に、図３Ｂに示すように、Ｎウェル１８
を完成する工程およびＰウェル２２形成のための不純物
注入工程を行う。この工程は、第１領域に第２絶縁膜２
０を形成すると同時にウェルドライブ・イン工程を行う
ことによりＮウェル１８を完成する第１工程、前記第１
工程で得られた結果物の全面にＰウェル２２の形成のた
めの感光膜パターン１７を形成した後、蝕刻工程を行っ
てＰウェル２２の形成される領域（第２領域）の第１絶
縁膜１４を除去することにより第２窓２を形成する第２
工程、および、第２窓２を通じて不純物をドープする第
３工程の順に行われる。
を完成する工程およびＰウェル２２形成のための不純物
注入工程を行う。この工程は、第１領域に第２絶縁膜２
０を形成すると同時にウェルドライブ・イン工程を行う
ことによりＮウェル１８を完成する第１工程、前記第１
工程で得られた結果物の全面にＰウェル２２の形成のた
めの感光膜パターン１７を形成した後、蝕刻工程を行っ
てＰウェル２２の形成される領域（第２領域）の第１絶
縁膜１４を除去することにより第２窓２を形成する第２
工程、および、第２窓２を通じて不純物をドープする第
３工程の順に行われる。
【００３３】この際、第２絶縁膜２０は約４０００Å〜
６０００Åの厚さに形成される。また、前記ドライブ・
イン工程は１１５０℃で８時間程度行う。そして、第２
窓２を通じてドープされる前記不純物はホウ素イオンで
あり、約８０ｋｅＶのエネルギーで、２．１×１０12イ
オン／cm2 の濃度でイオン注入される。次に、図３Ｃに
示すように、Ｐウェル２２を完成する工程を行う。これ
は、Ｐウェル２２を形成するために不純物をドープした
領域に第３絶縁膜２４を形成すると同時に、ウェルドラ
イブ・イン工程を行って前記不純物を拡散させることに
よりＰウェル２２を完成する工程である。
６０００Åの厚さに形成される。また、前記ドライブ・
イン工程は１１５０℃で８時間程度行う。そして、第２
窓２を通じてドープされる前記不純物はホウ素イオンで
あり、約８０ｋｅＶのエネルギーで、２．１×１０12イ
オン／cm2 の濃度でイオン注入される。次に、図３Ｃに
示すように、Ｐウェル２２を完成する工程を行う。これ
は、Ｐウェル２２を形成するために不純物をドープした
領域に第３絶縁膜２４を形成すると同時に、ウェルドラ
イブ・イン工程を行って前記不純物を拡散させることに
よりＰウェル２２を完成する工程である。
【００３４】この際、前記ドライブ・イン工程は１１５
０℃で８時間程度行う。なお、図３Ａ〜３Ｃでは、Ｎウ
ェル１８およびＰウェル２２を形成するためのイオン注
入工程、酸化工程およびドライブ・イン工程をそれぞれ
進める方法について説明したが、ＮウェルおよびＰウェ
ルの形成方法としては、まずＮウェルおよびＰウェルを
形成するためのイオン注入を行った後、ウェルと基板の
ドライブ・イン工程を同時に行ってもよい、また、ポケ
ットＰウェルを形成する場合は、Ｎウェルドライブ・イ
ン工程後、第２絶縁膜を除去しＰウェル形成のためのイ
オン注入を行うことによりポケットＰウェルを作ること
もできる。
０℃で８時間程度行う。なお、図３Ａ〜３Ｃでは、Ｎウ
ェル１８およびＰウェル２２を形成するためのイオン注
入工程、酸化工程およびドライブ・イン工程をそれぞれ
進める方法について説明したが、ＮウェルおよびＰウェ
ルの形成方法としては、まずＮウェルおよびＰウェルを
形成するためのイオン注入を行った後、ウェルと基板の
ドライブ・イン工程を同時に行ってもよい、また、ポケ
ットＰウェルを形成する場合は、Ｎウェルドライブ・イ
ン工程後、第２絶縁膜を除去しＰウェル形成のためのイ
オン注入を行うことによりポケットＰウェルを作ること
もできる。
【００３５】次いで、図３Ｄに示すように、第１不純物
層１００および第２不純物層１０１を形成する工程を行
う。この工程は、各ウェルの上部にある第２絶縁膜２０
および第３絶縁膜２４を除去する第１工程、および、前
記第１工程で得られた結果物の全面に不純物をドープす
る第２工程の順に行われる。図３Ｄに示すように、第１
不純物層１００は第２不純物層１０１に比べて浅く形成
される。これは、同一のエネルギーで注入される不純物
が、第３領域ではパッド酸化膜１２および第１絶縁膜１
４によってそのエネルギーが減少するので、その結果と
して第１不純物層１００が浅い位置に形成されるためで
ある。
層１００および第２不純物層１０１を形成する工程を行
う。この工程は、各ウェルの上部にある第２絶縁膜２０
および第３絶縁膜２４を除去する第１工程、および、前
記第１工程で得られた結果物の全面に不純物をドープす
る第２工程の順に行われる。図３Ｄに示すように、第１
不純物層１００は第２不純物層１０１に比べて浅く形成
される。これは、同一のエネルギーで注入される不純物
が、第３領域ではパッド酸化膜１２および第１絶縁膜１
４によってそのエネルギーが減少するので、その結果と
して第１不純物層１００が浅い位置に形成されるためで
ある。
【００３６】前記第２工程において、前記不純物は４０
０ｋｅＶ〜８００ｋｅＶ程度のエネルギーでイオン注入
され、第１不純物層１００は空乏領域の形成される深
さ、例えば半導体基板の表面から約０．８μｍ〜１．５
μｍ程度の深さに形成される。この際、第１不純物層１
００および第２不純物層１０１を形成するために注入さ
れる不純物の濃度は、スレショルド電圧の調節のための
イオン注入ドーズより低く基板の不純物濃度より高い濃
度となるのが適当である。本発明の第１実施例では１．
０〜５．０×１０11イオン／cm2 のドーズである。
０ｋｅＶ〜８００ｋｅＶ程度のエネルギーでイオン注入
され、第１不純物層１００は空乏領域の形成される深
さ、例えば半導体基板の表面から約０．８μｍ〜１．５
μｍ程度の深さに形成される。この際、第１不純物層１
００および第２不純物層１０１を形成するために注入さ
れる不純物の濃度は、スレショルド電圧の調節のための
イオン注入ドーズより低く基板の不純物濃度より高い濃
度となるのが適当である。本発明の第１実施例では１．
０〜５．０×１０11イオン／cm2 のドーズである。
【００３７】次に、図３Ｅに示すように、スレショルド
電圧の調節のための第３不純物層１０２を形成する工程
を行う。この工程は、半導体基板１０上に残っているパ
ッド酸化膜１２および第１絶縁膜１４を除去する第１工
程、各ウェルを分離するためのフィールド酸化膜２６を
形成する第２工程、前記第２工程で得られた結果物の全
面にスレショルド電圧の調節のために不純物をドープし
て第３不純物層１０２を形成する第３工程、および、各
ウェルおよび基板の表面にゲート酸化膜２８を形成する
第４工程の順に行われる。
電圧の調節のための第３不純物層１０２を形成する工程
を行う。この工程は、半導体基板１０上に残っているパ
ッド酸化膜１２および第１絶縁膜１４を除去する第１工
程、各ウェルを分離するためのフィールド酸化膜２６を
形成する第２工程、前記第２工程で得られた結果物の全
面にスレショルド電圧の調節のために不純物をドープし
て第３不純物層１０２を形成する第３工程、および、各
ウェルおよび基板の表面にゲート酸化膜２８を形成する
第４工程の順に行われる。
【００３８】この際、前記不純物はホウ素（Ｂ）イオン
であって、約５０ｋｅＶのエネルギーで、約１．７×１
０12イオン／cm2 程度のドーズで注入される。ゲート酸
化膜２８は約１２０Å程度の厚さに形成される。ゲート
酸化膜２８はトランジスタの用途に応じて厚さを異にす
ることもできる。そして、図３Ｆに示すように、ゲート
電極３０を形成する工程を行う。この工程は、一般的な
ゲート電極形成方法に従って行われる。
であって、約５０ｋｅＶのエネルギーで、約１．７×１
０12イオン／cm2 程度のドーズで注入される。ゲート酸
化膜２８は約１２０Å程度の厚さに形成される。ゲート
酸化膜２８はトランジスタの用途に応じて厚さを異にす
ることもできる。そして、図３Ｆに示すように、ゲート
電極３０を形成する工程を行う。この工程は、一般的な
ゲート電極形成方法に従って行われる。
【００３９】本発明の第１実施例によると、第１不純物
層１００と第２不純物層１０１とを相異なる深さに形成
した。第３領域ではトランジスタのソースおよびドレイ
ンの空乏領域に第１不純物層１００を形成し、Ｎウェル
１８およびＰウェル２２ではトランジスタのソースおよ
びドレインの空乏領域の下部に第２不純物層１０１を形
成した。
層１００と第２不純物層１０１とを相異なる深さに形成
した。第３領域ではトランジスタのソースおよびドレイ
ンの空乏領域に第１不純物層１００を形成し、Ｎウェル
１８およびＰウェル２２ではトランジスタのソースおよ
びドレインの空乏領域の下部に第２不純物層１０１を形
成した。
【００４０】したがって、第３領域に形成されるトラン
ジスタは高いパンチ・スルー電圧が得られ、Ｎウェル１
８およびＰウェル２２に形成されるトランジスタは前記
高濃度の不純物層のバルク濃度に影響されない動作電圧
が得られるので別のマスクを使用することなく選択的に
高いパンチ・スルー電圧が得られる。また、スレショル
ド電圧の調節のための第３不純物層１０２を形成して各
トランジスタのスレショルド電圧を容易に調節できるよ
うにした。
ジスタは高いパンチ・スルー電圧が得られ、Ｎウェル１
８およびＰウェル２２に形成されるトランジスタは前記
高濃度の不純物層のバルク濃度に影響されない動作電圧
が得られるので別のマスクを使用することなく選択的に
高いパンチ・スルー電圧が得られる。また、スレショル
ド電圧の調節のための第３不純物層１０２を形成して各
トランジスタのスレショルド電圧を容易に調節できるよ
うにした。
【００４１】図４〜図８において、図３Ａ〜３Ｆの参照
符号と同様の符号は同様の部分を示す。図４Ａ〜図４Ｄ
は、本発明の第２実施例によるＣＭＯＳの製造方法を説
明するための断面図である。前記第１実施例は第３領域
に形成されるトランジスタのパンチ・スルー電圧を高め
るものであったが、この第２実施例はＮウェル１８およ
びＰウェル２２に形成されるトランジスタのパンチスル
ー電圧を高めるものである。
符号と同様の符号は同様の部分を示す。図４Ａ〜図４Ｄ
は、本発明の第２実施例によるＣＭＯＳの製造方法を説
明するための断面図である。前記第１実施例は第３領域
に形成されるトランジスタのパンチ・スルー電圧を高め
るものであったが、この第２実施例はＮウェル１８およ
びＰウェル２２に形成されるトランジスタのパンチスル
ー電圧を高めるものである。
【００４２】第１実施例においては第２絶縁膜２０およ
び第３絶縁膜２４除去した後に不純物をドープして第１
不純物層１００および第２不純物層１０１を形成した。
この第１実施例とは異なり、第２実施例では、図４Ａに
示すように第１絶縁膜１４を除去した後、図４Ｂに示す
ように不純物をドープして第１不純物層１００および第
２不純物層１０１を形成する。
び第３絶縁膜２４除去した後に不純物をドープして第１
不純物層１００および第２不純物層１０１を形成した。
この第１実施例とは異なり、第２実施例では、図４Ａに
示すように第１絶縁膜１４を除去した後、図４Ｂに示す
ように不純物をドープして第１不純物層１００および第
２不純物層１０１を形成する。
【００４３】図５Ａ〜図５Ｆは、本発明の第３実施例に
よるＣＭＯＳの製造方法を説明するための断面図であ
る。この第３実施例は、Ｎウェル１８および第３領域に
形成されるトランジスタのパンチ・スルー電圧のみを選
択的に高めるためのものである。第３実施例において
は、図５Ａに示すように、まず半導体基板１０上にパッ
ド酸化膜１２および第１絶縁膜１４を順に形成する工
程、および、Ｐウェルの形成される第２領域に不純物を
ドープする工程が行われる。次いで、図５Ｂに示すよう
に、不純物のドープされた第２領域に第３絶縁膜２４を
形成すると同時にＰウェル２２を形成する工程、およ
び、Ｎウェル１８の形成される第１領域に不純物をドー
プする工程が行われる。次に、図５Ｃに示すように、ド
ライブ・イン工程を行ってＮウェル１８を完成する工程
が行われ、図５Ｄに示すように、Ｎウェル１８を完成す
る工程で得られた結果物の全面に第１不純物層１００お
よび第２不純物層１０１の形成のために不純物をドープ
する工程が行われる。さらに、図５Ｅおよび図５Ｆに示
すように、図３Ｅおよび図３Ｆと同様の工程が行われ
る。
よるＣＭＯＳの製造方法を説明するための断面図であ
る。この第３実施例は、Ｎウェル１８および第３領域に
形成されるトランジスタのパンチ・スルー電圧のみを選
択的に高めるためのものである。第３実施例において
は、図５Ａに示すように、まず半導体基板１０上にパッ
ド酸化膜１２および第１絶縁膜１４を順に形成する工
程、および、Ｐウェルの形成される第２領域に不純物を
ドープする工程が行われる。次いで、図５Ｂに示すよう
に、不純物のドープされた第２領域に第３絶縁膜２４を
形成すると同時にＰウェル２２を形成する工程、およ
び、Ｎウェル１８の形成される第１領域に不純物をドー
プする工程が行われる。次に、図５Ｃに示すように、ド
ライブ・イン工程を行ってＮウェル１８を完成する工程
が行われ、図５Ｄに示すように、Ｎウェル１８を完成す
る工程で得られた結果物の全面に第１不純物層１００お
よび第２不純物層１０１の形成のために不純物をドープ
する工程が行われる。さらに、図５Ｅおよび図５Ｆに示
すように、図３Ｅおよび図３Ｆと同様の工程が行われ
る。
【００４４】前記第３実施例によると、Ｐウェル２２の
上部に形成された第３絶縁膜２４を除去した後に不純物
をドープする。したがって、Ｎウェル１８および第３領
域に形成されるトランジスタにのみ第１不純物層１００
を形成することにより、Ｎウェル１８および第３領域に
形成されるトランジスタのパンチ・スルー電圧を高める
ことができる。
上部に形成された第３絶縁膜２４を除去した後に不純物
をドープする。したがって、Ｎウェル１８および第３領
域に形成されるトランジスタにのみ第１不純物層１００
を形成することにより、Ｎウェル１８および第３領域に
形成されるトランジスタのパンチ・スルー電圧を高める
ことができる。
【００４５】図６Ａ〜図６Ｃは、本発明の第４実施例に
よるＣＭＯＳの製造方法を説明するための断面図であ
る。前記第３実施例ではＰウェル２２の上部に形成され
ている第３絶縁膜２４のみを除去した。第３実施例とは
異なりこの第４実施例では、図６Ａに示すように第３領
域およびＮウェル１８の上部に形成されている第１絶縁
膜１４を除去した。
よるＣＭＯＳの製造方法を説明するための断面図であ
る。前記第３実施例ではＰウェル２２の上部に形成され
ている第３絶縁膜２４のみを除去した。第３実施例とは
異なりこの第４実施例では、図６Ａに示すように第３領
域およびＮウェル１８の上部に形成されている第１絶縁
膜１４を除去した。
【００４６】これにより、Ｐウェル２２上に形成される
トランジスタのパンチ・スルー電圧を高めることができ
る。図７Ａ〜図７Ｄは、本発明の第５実施例によるＣＭ
ＯＳの製造方法を説明するための断面図である。前記第
３実施例とは異なり、この第５実施例は、Ｐウェル２２
および第３領域に形成されるトランジスタのパンチ・ス
ルー電圧を高めるためのものである。
トランジスタのパンチ・スルー電圧を高めることができ
る。図７Ａ〜図７Ｄは、本発明の第５実施例によるＣＭ
ＯＳの製造方法を説明するための断面図である。前記第
３実施例とは異なり、この第５実施例は、Ｐウェル２２
および第３領域に形成されるトランジスタのパンチ・ス
ルー電圧を高めるためのものである。
【００４７】第５実施例では、まずＮウェル１８を形成
した後にＰウェル２２を形成する。この際、Ｎウェル１
８の上部には第２絶縁膜２０が形成されているが、Ｐウ
ェル２２の上部には絶縁膜が形成されていない。図８Ａ
〜図８Ｃは、本発明の第６実施例によるＣＭＯＳの製造
方法を説明するための断面図である。前記第４実施例と
は異なり、この第６実施例は、Ｎウェル１８上に形成さ
れるトランジスタのパンチ・スルー電圧を高めるための
ものである。
した後にＰウェル２２を形成する。この際、Ｎウェル１
８の上部には第２絶縁膜２０が形成されているが、Ｐウ
ェル２２の上部には絶縁膜が形成されていない。図８Ａ
〜図８Ｃは、本発明の第６実施例によるＣＭＯＳの製造
方法を説明するための断面図である。前記第４実施例と
は異なり、この第６実施例は、Ｎウェル１８上に形成さ
れるトランジスタのパンチ・スルー電圧を高めるための
ものである。
【００４８】なお、本発明は前記第１〜第６実施例に限
定されるものではなく、本発明の思想を逸脱しない範囲
内において種々の改変をなし得ることは勿論である。
定されるものではなく、本発明の思想を逸脱しない範囲
内において種々の改変をなし得ることは勿論である。
【００４９】
【効果】以上で説明したように、本発明によるＣＭＯＳ
の製造方法によると、ウェルおよび／または基板上に形
成されるトランジスタのパンチ・スルー電圧を別途マス
ク工程を行うことなく選択的に高めることができるの
で、各トランジスタに相異なる特性が要求される場合に
もこれらの個々の特性を満足させることができる。
の製造方法によると、ウェルおよび／または基板上に形
成されるトランジスタのパンチ・スルー電圧を別途マス
ク工程を行うことなく選択的に高めることができるの
で、各トランジスタに相異なる特性が要求される場合に
もこれらの個々の特性を満足させることができる。
【図１】従来の技術により製造されたＣＭＯＳを示す断
面図である。
面図である。
【図２】Ａ〜Ｆは、それぞれ本発明の第１実施例〜第６
実施例により製造されたＣＭＯＳを示す断面図である。
実施例により製造されたＣＭＯＳを示す断面図である。
【図３】Ａ〜Ｆは、本発明の第１実施例によるＣＭＯＳ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図４】Ａ〜Ｄは、本発明の第２実施例によるＣＭＯＳ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図５】Ａ〜Ｆは、本発明の第３実施例によるＣＭＯＳ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図６】Ａ〜Ｃは、本発明の第４実施例によるＣＭＯＳ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７】Ａ〜Ｄは、本発明の第５実施例によるＣＭＯＳ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図８】Ａ〜Ｃは、本発明の第６実施例によるＣＭＯＳ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
１ 第１窓 ２ 第２窓 １０ 半導体基板 １２ パッド酸化膜 １４ 第１絶縁膜 １８ Ｎウェル（第１ウェル） ２０ 第２絶縁膜 ２２ Ｐウェル（第２ウェル） ２４ 第３絶縁膜 ２６ フィールド酸化膜 ２８ ゲート酸化膜 ３０ ゲート電極 １００ 第１不純物層 １０１ 第２不純物層 １０２ 第３不純物層
Claims (20)
- 【請求項１】 半導体基板の第１領域および第２領域に
それぞれ形成された第１ウェルおよび第２ウェルと、 前記第１ウェルおよび前記第２ウェルにそれぞれ形成さ
れた第１トランジスタおよび第２トランジスタと、 前記半導体基板の第３領域に形成された第３トランジス
タと、 前記第１、第２および第３領域のうち少なくとも１つの
領域の空乏領域近傍に形成された第１不純物層と、 前記第１不純物層の形成されていない領域の前記半導体
基板に前記第１不純物層よりさらに深く形成された第２
不純物層と、 を含むことを特徴とするＣＭＯＳ。 - 【請求項２】 前記第１ウェルおよび前記第２ウェルは
それぞれＮウェルおよびＰウェルであり、前記第１不純
物層は前記第３領域の空乏領域近傍に形成されることを
特徴とする請求項１に記載のＣＭＯＳ。 - 【請求項３】 前記第１ウェルおよび前記第２ウェルは
それぞれＮウェルおよびＰウェルであり、前記第１不純
物層は前記第１ウェルと前記第２ウェルとの空乏領域近
傍に形成されることを特徴とする請求項１に記載のＣＭ
ＯＳ。 - 【請求項４】 前記第１ウェルおよび前記第２ウェルは
それぞれＮウェルおよびＰウェルであり、前記第１不純
物層は前記第１ウェルと前記第３領域との空乏領域近傍
に形成されることを特徴とする請求項１に記載のＣＭＯ
Ｓ。 - 【請求項５】 前記第１ウェルおよび前記第２ウェルは
それぞれＮウェルおよびＰウェルであり、前記第１不純
物層は前記第２ウェルの空乏領域近傍に形成されること
を特徴とする請求項１に記載のＣＭＯＳ。 - 【請求項６】 前記第１ウェルおよび前記第２ウェルは
それぞれＮウェルおよびＰウェルであり、前記第１不純
物層は前記第２ウェルと前記第３領域との空乏領域近傍
に形成されることを特徴とする請求項１に記載のＣＭＯ
Ｓ。 - 【請求項７】 前記第１ウェルおよび前記第２ウェルは
それぞれＮウェルおよびＰウェルであり、前記第１不純
物層は前記第１ウェルの空乏領域近傍に形成されること
を特徴とする請求項１に記載のＣＭＯＳ。 - 【請求項８】 前記第１、第２および第３トランジスタ
のチャネル領域にスレショルド電圧の調節のための第３
不純物層が追加的に形成されていることを特徴とする請
求項１に記載のＣＭＯＳ。 - 【請求項９】 前記第１不純物層および前記第２不純物
層の濃度は、前記第３不純物層の濃度より低く、前記基
板、前記第１ウェルおよび前記第２ウェルの濃度よりは
高いことを特徴とする請求項８に記載のＣＭＯＳ。 - 【請求項１０】 半導体基板上に第１絶縁膜を形成する
第１工程と、 第１ウェルの形成される第１領域から前記第１絶縁膜を
除去する第２工程と、 前記第１絶縁膜の除去された前記第１領域の表面に第２
絶縁膜を形成し、前記第２絶縁膜の下部に前記第１ウェ
ルを形成する第３工程と、 前記第１絶縁膜および前記第２絶縁膜のうちのいずれか
１つを除去する第４工程と、 前記第４工程で得られた結果物の全面に不純物をドープ
することにより、前記第４工程により前記第１絶縁膜お
よび前記第２絶縁膜のうちのいずれか１つが除去されて
いない領域に第１不純物層を形成し、前記第１絶縁膜お
よび前記第２絶縁膜のうちのいずれか１つが除去された
領域に第２不純物層を形成する第５工程とを含むことを
特徴とするＣＭＯＳの製造方法。 - 【請求項１１】 前記第４工程により除去されていない
前記第１絶縁膜および前記第２絶縁膜のうちのいずれか
１つの下部に形成された前記第１不純物層は、トランジ
スタの空乏領域近傍に形成されることを特徴とする請求
項１０に記載のＣＭＯＳの製造方法。 - 【請求項１２】 前記第５工程で得られた結果物の全面
に前記第１不純物層より浅い深さに不純物を再ドープし
て第３不純物層を形成する工程を追加することを特徴と
する請求項１０に記載のＣＭＯＳの製造方法。 - 【請求項１３】 前記第１不純物層および前記第２不純
物層の濃度は、前記第３不純物層の濃度より低く、前記
基板および前記第１ウェルの濃度よりは高いことを特徴
とする請求項１２に記載のＣＭＯＳの製造方法。 - 【請求項１４】 前記第１絶縁膜は１０００Å〜２００
０Åの厚さに形成され、前記第２絶縁膜は４０００Å〜
６０００Åの厚さに形成されることを特徴とする請求項
１０に記載のＣＭＯＳの製造方法。 - 【請求項１５】 前記第５工程において、前記不純物は
４００ｋｅＶ〜８００ｋｅＶのエネルギーでドープされ
ることを特徴とする請求項１０に記載のＣＭＯＳの製造
方法。 - 【請求項１６】 前記第３工程以後、第２ウェルの形成
される第２領域から前記第１絶縁膜を除去する工程、お
よび、前記第２領域の表面に第３絶縁膜を形成し前記第
３絶縁膜の下部に前記第２ウェルを形成する工程を追加
することを特徴とする請求項１０に記載のＣＭＯＳの製
造方法。 - 【請求項１７】 前記第１ウェルはＮ型不純物のドープ
されているウェルであり、前記第２ウェルはＰ型不純物
のドープされているウェルであることを特徴とする請求
項１６に記載のＣＭＯＳの製造方法。 - 【請求項１８】 前記第２ウェルは前記第１ウェル内に
形成されることを特徴とする請求項１７に記載のＣＭＯ
Ｓの製造方法。 - 【請求項１９】 前記第３工程以後、第２ウェルの形成
される第２領域に不純物をドープして前記第２ウェルを
形成する工程を追加することを特徴とする請求項１０に
記載のＣＭＯＳの製造方法。 - 【請求項２０】 前記第２ウェルは前記第１ウェル内に
形成されることを特徴とする請求項１９に記載のＣＭＯ
Ｓの製造方法。
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|---|---|---|---|
| KR1994P10776 | 1994-05-17 | ||
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|---|---|
| JPH07321216A true JPH07321216A (ja) | 1995-12-08 |
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|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US6091116A (ja) |
| EP (1) | EP0683515B1 (ja) |
| JP (1) | JP4101313B2 (ja) |
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|---|---|---|---|---|
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