JPH05183159A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05183159A JPH05183159A JP4000548A JP54892A JPH05183159A JP H05183159 A JPH05183159 A JP H05183159A JP 4000548 A JP4000548 A JP 4000548A JP 54892 A JP54892 A JP 54892A JP H05183159 A JPH05183159 A JP H05183159A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- layer
- insulating film
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims description 38
- 238000009826 distribution Methods 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 abstract description 27
- 238000005468 ion implantation Methods 0.000 abstract description 12
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 89
- 238000000034 method Methods 0.000 description 34
- 238000010586 diagram Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴ及びその製造方法に関し、パン
チスルーを防止しつつＶ thを低下させることを可能にし
て、ドレイン飽和電流が大きく高駆動能力を有する短チ
ャネルＭＯＳＦＥＴを容易に提供することを目的とす
る。 【構成】 基板若しくはウエル２からなる一導電型半導
体基体面の第１の絶縁膜５によって分離画定された素子
形成領域３上に選択的に半導体エピタキシャル層６が設
けられ、該半導体エピタキシャル層６の表面に絶縁ゲー
ト型トランジスタが形成されてなる半導体装置におい
て、該絶縁ゲート型トランジスタのゲート電極９直下の
該エピタキシャル層６の表面近傍部に、該エピタキシャ
ル層の表面から深部に向かって順次増加する一導電型を
有するチャネル不純物の濃度分布７を有し、且つ該濃度
分布における不純物濃度の最大値が該基体６の不純物濃
度より大きいように構成する。
チスルーを防止しつつＶ thを低下させることを可能にし
て、ドレイン飽和電流が大きく高駆動能力を有する短チ
ャネルＭＯＳＦＥＴを容易に提供することを目的とす
る。 【構成】 基板若しくはウエル２からなる一導電型半導
体基体面の第１の絶縁膜５によって分離画定された素子
形成領域３上に選択的に半導体エピタキシャル層６が設
けられ、該半導体エピタキシャル層６の表面に絶縁ゲー
ト型トランジスタが形成されてなる半導体装置におい
て、該絶縁ゲート型トランジスタのゲート電極９直下の
該エピタキシャル層６の表面近傍部に、該エピタキシャ
ル層の表面から深部に向かって順次増加する一導電型を
有するチャネル不純物の濃度分布７を有し、且つ該濃度
分布における不純物濃度の最大値が該基体６の不純物濃
度より大きいように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、特に高動作速度が得られる短チャネルＭＯＳＦ
ＥＴ及びその製造方法に関する。
造方法、特に高動作速度が得られる短チャネルＭＯＳＦ
ＥＴ及びその製造方法に関する。
【０００２】ＭＯＳＦＥＴは微細化されるにつれて電源
電圧も低下せざるを得なくなってきており、１μｍのゲ
ート長で 5.0Ｖであったドレイン電圧が、ゲート長 0.8
μｍの 4.0Ｖ、 0.5μｍで 3.3Ｖと順次低下している。
これは一定電源電圧下のゲート長の縮小では、ＦＥＴ内
部での電界増加のためにパンチスルー、DIBL(Drain Ind
uced Barrier Lowering)、ホットキャリア効果などの特
性を劣化せしめる現象を回避することが困難になると考
えられることによる。
電圧も低下せざるを得なくなってきており、１μｍのゲ
ート長で 5.0Ｖであったドレイン電圧が、ゲート長 0.8
μｍの 4.0Ｖ、 0.5μｍで 3.3Ｖと順次低下している。
これは一定電源電圧下のゲート長の縮小では、ＦＥＴ内
部での電界増加のためにパンチスルー、DIBL(Drain Ind
uced Barrier Lowering)、ホットキャリア効果などの特
性を劣化せしめる現象を回避することが困難になると考
えられることによる。
【０００３】一方、電源電圧を下げドレイン電圧を低下
させて上記現象を回避する際にも閾値電圧(Vth) はもと
のままで低下しないので、飽和領域動作での実効的なゲ
ート電圧即ち Vg-Vth は低下する。そしてこの Vg-Vth
の低下はＦＥＴの飽和ドレイン電流を低下させその駆動
能力を低下させる。
させて上記現象を回避する際にも閾値電圧(Vth) はもと
のままで低下しないので、飽和領域動作での実効的なゲ
ート電圧即ち Vg-Vth は低下する。そしてこの Vg-Vth
の低下はＦＥＴの飽和ドレイン電流を低下させその駆動
能力を低下させる。
【０００４】そこで、 3.3Ｖ以下のドレイン電圧では、
パンチスルーが起きない程度にVth低下させる必要があ
る。しかし、Vth を低下させるためにチャネル部の基板
不純物濃度を低くすると、どうしてもパンチスルーが発
生してしまうという指摘があり、パンチスルーを防止し
つつVth を低下させる技術が望まれている。
パンチスルーが起きない程度にVth低下させる必要があ
る。しかし、Vth を低下させるためにチャネル部の基板
不純物濃度を低くすると、どうしてもパンチスルーが発
生してしまうという指摘があり、パンチスルーを防止し
つつVth を低下させる技術が望まれている。
【０００５】
【従来の技術】上記パンチスルーを防止しつつVth を低
下させる技術として従来提案されている代表的な基板エ
ンジニアリングに、以下の〜に示す技術がある。
下させる技術として従来提案されている代表的な基板エ
ンジニアリングに、以下の〜に示す技術がある。
【０００６】 Low-Impurity-Channel Transistor (LI
CT) （日立）（図８参照） この技術は、図８(a) の模式断面図に示すように、例え
ばｐ型半導体基板51に高濃度のｐ+ 型ウエル52を形成し
た後、この基板上にノンドープエピタキシャル層53を形
成する。そしてフィールド酸化膜54形成の際の高温熱処
理時にウエル52から不純物をエピタキシャル層53内へ這
い上がらせ、エピタキシャル層53を含むウエル52内に、
図８(b) の不純物濃度プロファイル図のカーブＡに示す
ように、表面部で最も低く、ウエル52の内部に向かって
順次高くなる傾斜型の不純物濃度プロファイルが形成さ
れる。なお、図８(a) において、54はフィールド酸化
膜、55はｐ型チャネルカット領域、56はゲート酸化膜、
57はゲート電極、58S はｎ+ 型ソース領域、58D はｎ+
型ドレイン領域を示す。
CT) （日立）（図８参照） この技術は、図８(a) の模式断面図に示すように、例え
ばｐ型半導体基板51に高濃度のｐ+ 型ウエル52を形成し
た後、この基板上にノンドープエピタキシャル層53を形
成する。そしてフィールド酸化膜54形成の際の高温熱処
理時にウエル52から不純物をエピタキシャル層53内へ這
い上がらせ、エピタキシャル層53を含むウエル52内に、
図８(b) の不純物濃度プロファイル図のカーブＡに示す
ように、表面部で最も低く、ウエル52の内部に向かって
順次高くなる傾斜型の不純物濃度プロファイルが形成さ
れる。なお、図８(a) において、54はフィールド酸化
膜、55はｐ型チャネルカット領域、56はゲート酸化膜、
57はゲート電極、58S はｎ+ 型ソース領域、58D はｎ+
型ドレイン領域を示す。
【０００７】この技術では、エピタキシャル層53の厚さ
や熱処理条件によるウエル52からの不純物の這い上がり
長によりエピタキシャル層53の表面濃度が決定される。
このため、Ｖthを±0.1 Ｖ以内に合わせ込むように、不
純物表面濃度のばらつきを±1016cm-3以内る抑えるのは
非常に困難である。そして更に、Ｖthが 0.1〜0.4 Ｖ前
後となるように表面濃度を４×1016〜１×1017cm-3の濃
度とするには、ウエル52の濃度を３×1018cm-3程度とか
なり高濃度にしなければならないので、ウエル52の微細
化が困難になるという問題も生ずる。
や熱処理条件によるウエル52からの不純物の這い上がり
長によりエピタキシャル層53の表面濃度が決定される。
このため、Ｖthを±0.1 Ｖ以内に合わせ込むように、不
純物表面濃度のばらつきを±1016cm-3以内る抑えるのは
非常に困難である。そして更に、Ｖthが 0.1〜0.4 Ｖ前
後となるように表面濃度を４×1016〜１×1017cm-3の濃
度とするには、ウエル52の濃度を３×1018cm-3程度とか
なり高濃度にしなければならないので、ウエル52の微細
化が困難になるという問題も生ずる。
【０００８】埋込み層付トランジスタ（日立）（図９
参照） この技術は、エピタキシャル基板を用いず、比較的高加
速電圧でチャネルドープを行う方式で、いわゆるパンチ
スルーストッパとして埋込み層を形成する方法であり、
古くから知られている。図９(a) の模式断面図は、この
方法で形成したＭＯＳＦＥＴの一例で、図中、59はｐ型
ウエル、60はｐ型埋込みチャネルドープ層を示し、その
他の符号は図５と同一対象物を示す。
参照） この技術は、エピタキシャル基板を用いず、比較的高加
速電圧でチャネルドープを行う方式で、いわゆるパンチ
スルーストッパとして埋込み層を形成する方法であり、
古くから知られている。図９(a) の模式断面図は、この
方法で形成したＭＯＳＦＥＴの一例で、図中、59はｐ型
ウエル、60はｐ型埋込みチャネルドープ層を示し、その
他の符号は図５と同一対象物を示す。
【０００９】この技術では、図９(b) の不純物濃度プロ
ファイル図のカーブＢから明らかなように、表面濃度が
ウエル59の濃度分布ｂ1 と埋込みチャネルドープ層60の
濃度分布ｂ2 との重ね合わせで決定されるが、ウエル59
の濃度は基板抵抗の増大及びラッチアップの発生等の面
からむやみに低くできず、例えば４×1016cm-3以下にす
るのは難しいことから、表面濃度がウエル59と埋込みド
ープ層60とのコンパラオーダでの和になり、十分に低く
することができない。
ファイル図のカーブＢから明らかなように、表面濃度が
ウエル59の濃度分布ｂ1 と埋込みチャネルドープ層60の
濃度分布ｂ2 との重ね合わせで決定されるが、ウエル59
の濃度は基板抵抗の増大及びラッチアップの発生等の面
からむやみに低くできず、例えば４×1016cm-3以下にす
るのは難しいことから、表面濃度がウエル59と埋込みド
ープ層60とのコンパラオーダでの和になり、十分に低く
することができない。
【００１０】反対導電型イオン注入によるチャネルド
ープトランジスタ（東芝）（図10参照） この技術では、チャネルドープを基板即ちｐ−ウエル59
と反対導電型のイオン注入で行い、ウエル濃度のコンペ
ンゼーションによって図10(a) の模式断面図に示すよう
に、ウエル59の表面部にｐ- 型の低不純物濃度層61を形
成する。なお同図において上記以外の符号は図８(a) と
同一の対象物を示す。
ープトランジスタ（東芝）（図10参照） この技術では、チャネルドープを基板即ちｐ−ウエル59
と反対導電型のイオン注入で行い、ウエル濃度のコンペ
ンゼーションによって図10(a) の模式断面図に示すよう
に、ウエル59の表面部にｐ- 型の低不純物濃度層61を形
成する。なお同図において上記以外の符号は図８(a) と
同一の対象物を示す。
【００１１】そのため図10(b) の不純物濃度プロファイ
ル図に示すように、例えばカーブｃ 1 のように１×1017
cm-3の表面濃度を有するウエル52のコンペンゼーション
後の表面濃度をのカーブＣに示すように４×1016cm-3に
制御しようとすると、反対導電型の不純物をカーブｃ2
に示すように表面で６×1016cm-3となるようにカウンタ
ードープしなければならず、しかも、反対導電型の不純
物濃度のプロファイルがフラットでないので、上記のよ
うな狙い通りの表面濃度の値を再現性よく実現するのは
非常に難しい。
ル図に示すように、例えばカーブｃ 1 のように１×1017
cm-3の表面濃度を有するウエル52のコンペンゼーション
後の表面濃度をのカーブＣに示すように４×1016cm-3に
制御しようとすると、反対導電型の不純物をカーブｃ2
に示すように表面で６×1016cm-3となるようにカウンタ
ードープしなければならず、しかも、反対導電型の不純
物濃度のプロファイルがフラットでないので、上記のよ
うな狙い通りの表面濃度の値を再現性よく実現するのは
非常に難しい。
【００１２】
【発明が解決しようとする課題】そこで本発明は、所定
の値の低い表面不純物濃度を有し、且つ深部に向かって
所定の傾斜で順次増加する不純物濃度分布を有する基板
（若しくはウエル）を、高精度で再現性よく得る構造及
び製造方法を提供し、これによって微細化されるＭＯＳ
ＦＥＴにおいて、パンチスルーを防止しつつＶthを低下
させることを可能にして、ドレイン飽和電流が大きく高
駆動能力の微小ＭＯＳＦＥＴを容易に提供することを目
的とする。
の値の低い表面不純物濃度を有し、且つ深部に向かって
所定の傾斜で順次増加する不純物濃度分布を有する基板
（若しくはウエル）を、高精度で再現性よく得る構造及
び製造方法を提供し、これによって微細化されるＭＯＳ
ＦＥＴにおいて、パンチスルーを防止しつつＶthを低下
させることを可能にして、ドレイン飽和電流が大きく高
駆動能力の微小ＭＯＳＦＥＴを容易に提供することを目
的とする。
【００１３】
【課題を解決するための手段】上記課題の解決は、基板
若しくはウエルからなる一導電型半導体基体面の第１の
絶縁膜によって分離画定された素子形成領域上に選択的
に半導体エピタキシャル層が設けられ、該半導体エピタ
キシャル層の表面に絶縁ゲート型トランジスタが形成さ
れてなる半導体装置において、該絶縁ゲート型トランジ
スタのゲート電極直下の該エピタキシャル層の表面近傍
部に、該エピタキシャル層の表面から深部に向かって順
次増加する一導電型を有するチャネル不純物の濃度分布
を有し、且つ該濃度分布における不純物濃度の最大値が
該基体の不純物濃度より大きい本発明による半導体装
置、若しくは、基板若しくはウエルからなる一導電型半
導体基体上に該基体面を選択的に画定表出する第１の絶
縁膜を形成する工程と、該基体の表出面上に選択的に該
半導体基体より低不純物濃度を有する一導電型半導体エ
ピタキシャル層を成長せしめる工程と、該エピタキシャ
ル層に一導電型不純物のイオン注入を行い、該エピタキ
シャル層に、表面から深部に向かって順次増加する不純
物の濃度分布を有し、且つ該濃度分布における不純物濃
度の最大値が該半導体基体の不純物濃度よりも大きい一
導電型チャネルドープ層を形成する工程と、該エピタキ
シャル層上にゲート絶縁膜を介してゲート電極を形成し
た後、該ゲート電極の両側の該エピタキシャル層の表面
部に反対導電型のソース／ドレイン領域を形成する工程
とを含む本発明による半導体装置の製造方法によって達
成される。
若しくはウエルからなる一導電型半導体基体面の第１の
絶縁膜によって分離画定された素子形成領域上に選択的
に半導体エピタキシャル層が設けられ、該半導体エピタ
キシャル層の表面に絶縁ゲート型トランジスタが形成さ
れてなる半導体装置において、該絶縁ゲート型トランジ
スタのゲート電極直下の該エピタキシャル層の表面近傍
部に、該エピタキシャル層の表面から深部に向かって順
次増加する一導電型を有するチャネル不純物の濃度分布
を有し、且つ該濃度分布における不純物濃度の最大値が
該基体の不純物濃度より大きい本発明による半導体装
置、若しくは、基板若しくはウエルからなる一導電型半
導体基体上に該基体面を選択的に画定表出する第１の絶
縁膜を形成する工程と、該基体の表出面上に選択的に該
半導体基体より低不純物濃度を有する一導電型半導体エ
ピタキシャル層を成長せしめる工程と、該エピタキシャ
ル層に一導電型不純物のイオン注入を行い、該エピタキ
シャル層に、表面から深部に向かって順次増加する不純
物の濃度分布を有し、且つ該濃度分布における不純物濃
度の最大値が該半導体基体の不純物濃度よりも大きい一
導電型チャネルドープ層を形成する工程と、該エピタキ
シャル層上にゲート絶縁膜を介してゲート電極を形成し
た後、該ゲート電極の両側の該エピタキシャル層の表面
部に反対導電型のソース／ドレイン領域を形成する工程
とを含む本発明による半導体装置の製造方法によって達
成される。
【００１４】
【作用】本発明では、基板若しくはウエル（主としてウ
エル）からなる半導体基体の上面を高温で形成される絶
縁膜で分離画定した後に、この画定された半導体基体面
上に不純物の這い上がりを生じない程度の低温で選択成
長させた半導体エピタキシャル層内にＭＯＳＦＥＴを形
成し、このＭＯＳＦＥＴのチャネル部の不純物分布はチ
ャネルドープイオン注入によって決定する。
エル）からなる半導体基体の上面を高温で形成される絶
縁膜で分離画定した後に、この画定された半導体基体面
上に不純物の這い上がりを生じない程度の低温で選択成
長させた半導体エピタキシャル層内にＭＯＳＦＥＴを形
成し、このＭＯＳＦＥＴのチャネル部の不純物分布はチ
ャネルドープイオン注入によって決定する。
【００１５】そのために、上記エピタキシャル層をノン
ドープか極低濃度のエピタキシャル層により形成し、上
記チャネルドープイオン注入の条件とイオン注入後のア
ニール条件とを最適化することにより、エピタキシャル
層のチャネルが形成される表面部の不純物濃度即ち表面
濃度を低濃度に保ち、ソース−ドレイン間のパンチスル
ーが発生し易い深さにパンチスルーの発生を抑える所望
の高濃度領域を有し、且つソース／ドレイン領域の底面
が接する領域にエピタキシャル層下部の半導体基体（主
としてウエル）よりも低濃度の領域を有するエピタキシ
ャル層内の不純物の濃度分布を再現性よく形成すること
が可能になる。
ドープか極低濃度のエピタキシャル層により形成し、上
記チャネルドープイオン注入の条件とイオン注入後のア
ニール条件とを最適化することにより、エピタキシャル
層のチャネルが形成される表面部の不純物濃度即ち表面
濃度を低濃度に保ち、ソース−ドレイン間のパンチスル
ーが発生し易い深さにパンチスルーの発生を抑える所望
の高濃度領域を有し、且つソース／ドレイン領域の底面
が接する領域にエピタキシャル層下部の半導体基体（主
としてウエル）よりも低濃度の領域を有するエピタキシ
ャル層内の不純物の濃度分布を再現性よく形成すること
が可能になる。
【００１６】従って本発明によれば、短チャネル化及び
低Ｖth化により高駆動能力を有し、且つソース／ドレイ
ン領域の接合寄生容量が小さい高速ＭＯＳＦＥＴが形成
できる。
低Ｖth化により高駆動能力を有し、且つソース／ドレイ
ン領域の接合寄生容量が小さい高速ＭＯＳＦＥＴが形成
できる。
【００１７】また、上記のようにチャネル部の不純物分
布を、ウエルを拡散源として用いずチャネルドープイオ
ン注入及びそのアニールのみで決定するために、ウエル
上への選択エピタキシャル成長は 900℃以下の低温で行
う。従って、このエピタキシャル成長に際してウエルの
濃度分布が大きく変化することはなく、ウエルの横方向
の拡散長が抑えられて素子の高集積化も可能になる。
布を、ウエルを拡散源として用いずチャネルドープイオ
ン注入及びそのアニールのみで決定するために、ウエル
上への選択エピタキシャル成長は 900℃以下の低温で行
う。従って、このエピタキシャル成長に際してウエルの
濃度分布が大きく変化することはなく、ウエルの横方向
の拡散長が抑えられて素子の高集積化も可能になる。
【００１８】更にまた、カウンタードープでＶthを決定
するのではないため、不純物のドーズ量は少なくてよ
く、スループットの向上が図れる。
するのではないため、不純物のドーズ量は少なくてよ
く、スループットの向上が図れる。
【００１９】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明の構造の一実施例の説明図で(a)
は要部模式断面図、(b) は不純物濃度プロファイル図、
図２は本発明の構造の他の実施例の要部模式断面図、図
３及び図４は本発明の方法の第１の実施例の工程断面
図、図５、図６、図７は本発明の方法の第２〜第４の実
施例の工程断面図である。全図を通じ同一対象物は同一
符合で示す。
明する。図１は本発明の構造の一実施例の説明図で(a)
は要部模式断面図、(b) は不純物濃度プロファイル図、
図２は本発明の構造の他の実施例の要部模式断面図、図
３及び図４は本発明の方法の第１の実施例の工程断面
図、図５、図６、図７は本発明の方法の第２〜第４の実
施例の工程断面図である。全図を通じ同一対象物は同一
符合で示す。
【００２０】本発明の構造の一実施例を示す図１(a) に
おいて、１は比抵抗10Ωcm程度のｐ - 型シリコン(Si)基
板、２は表面濃度１×1017cm-3、深さ２μｍ程度のｐ−
ウエル、３は素子領域、４はｐ型チャネルストッパ、５
はフィールド酸化膜、６はノンドープ若しくは２×1015
cm-3程度の低濃度にボロン(B) ドープされた厚さ0.15μ
ｍ程度のｐ- 型低濃度エピタキシャルSi層、７は深さ0.
08μｍ程度の位置に２×1017cm-3程度のピーク濃度を有
するｐ型チャネルドープ層、８はゲート酸化膜、９はゲ
ート電極、10S は深さ O.1μｍ、不純物濃度1020cm-3程
度のｎ+ 型ソース領域、10D は深さ O.1μｍ、不純物濃
度1020cm-3程度のｎ+ 型ドレイン領域を示す。
おいて、１は比抵抗10Ωcm程度のｐ - 型シリコン(Si)基
板、２は表面濃度１×1017cm-3、深さ２μｍ程度のｐ−
ウエル、３は素子領域、４はｐ型チャネルストッパ、５
はフィールド酸化膜、６はノンドープ若しくは２×1015
cm-3程度の低濃度にボロン(B) ドープされた厚さ0.15μ
ｍ程度のｐ- 型低濃度エピタキシャルSi層、７は深さ0.
08μｍ程度の位置に２×1017cm-3程度のピーク濃度を有
するｐ型チャネルドープ層、８はゲート酸化膜、９はゲ
ート電極、10S は深さ O.1μｍ、不純物濃度1020cm-3程
度のｎ+ 型ソース領域、10D は深さ O.1μｍ、不純物濃
度1020cm-3程度のｎ+ 型ドレイン領域を示す。
【００２１】この図に示されるような構造の本発明に係
るＭＯＳＦＥＴは、後に説明する製造方法に示されるよ
うに、表面濃度が1017cm-3であるｐ−ウエル２の上に、
ノンドープ若しくは２×1015cm-3程度のｐ型低濃度を有
するエピタキシャルSi層６を低温で選択成長させた後、
素子領域３全域にわたりイオン注入により深さ0.08μｍ
程度の所に２×1017cm-3程度のピーク濃度を有するｐ型
チャネルドープ層７を形成して構成する。
るＭＯＳＦＥＴは、後に説明する製造方法に示されるよ
うに、表面濃度が1017cm-3であるｐ−ウエル２の上に、
ノンドープ若しくは２×1015cm-3程度のｐ型低濃度を有
するエピタキシャルSi層６を低温で選択成長させた後、
素子領域３全域にわたりイオン注入により深さ0.08μｍ
程度の所に２×1017cm-3程度のピーク濃度を有するｐ型
チャネルドープ層７を形成して構成する。
【００２２】このようにすると、チャネルドープイオン
注入による不純物は表面に向かって順次低濃度となる傾
斜分布をなすことから、素子領域３の深さ方向の不純物
濃度プロファイルは、同図(b) に示すように、エピタキ
シャルSi層６のチャネルが形成される表面部S1が前記チ
ャネルドープイオン注入の分布の裾によって１×1016cm
-3程度の低濃度になり、ソース−ドレイン間のパンチス
ルーが起こり易い深さ0.08μｍ程度の所S2が２×1017cm
-3程度のピーク濃度を有し、ソース及びドレイン領域10
S 、10D の底面が接するチャネルドープ層７とウエル領
域２との界面近傍の深さ 0.13 μｍ付近S3に不純物濃度
５×1016程度のウエル２より低濃度の領域を有するプロ
ファイルとなる。
注入による不純物は表面に向かって順次低濃度となる傾
斜分布をなすことから、素子領域３の深さ方向の不純物
濃度プロファイルは、同図(b) に示すように、エピタキ
シャルSi層６のチャネルが形成される表面部S1が前記チ
ャネルドープイオン注入の分布の裾によって１×1016cm
-3程度の低濃度になり、ソース−ドレイン間のパンチス
ルーが起こり易い深さ0.08μｍ程度の所S2が２×1017cm
-3程度のピーク濃度を有し、ソース及びドレイン領域10
S 、10D の底面が接するチャネルドープ層７とウエル領
域２との界面近傍の深さ 0.13 μｍ付近S3に不純物濃度
５×1016程度のウエル２より低濃度の領域を有するプロ
ファイルとなる。
【００２３】従って、上記S1の領域にチャネルを形成さ
せるためのＶthは低い値となり、上記S2近傍の高濃度領
域でソース領域10S とドレイン領域10D 間のパンチスル
ーは防止され、且つソース及びドレイン領域10S 、10D
の底部が接する領域が上記S3に示すウエル２より低不純
物濃度の領域であることによりソース、ドレイン領域10
S 、10D の接合寄生容量が減少する。
せるためのＶthは低い値となり、上記S2近傍の高濃度領
域でソース領域10S とドレイン領域10D 間のパンチスル
ーは防止され、且つソース及びドレイン領域10S 、10D
の底部が接する領域が上記S3に示すウエル２より低不純
物濃度の領域であることによりソース、ドレイン領域10
S 、10D の接合寄生容量が減少する。
【００２４】そこで、パンチスルーが防止されてショー
トチャネル化され、且つＶthが低く高駆動能力を有する
高速のＭＯＳＦＥＴが形成される。図２に示した他の実
施例は、製造条件によって前記エピタキシャルSi層３と
フィールド酸化膜５との境界部に形成される凹部11をＳ
ＯＧ(Spin On Glass) 等の埋込み絶縁膜12で平坦に埋め
た例で、これによって例えばゲート電極８の形成に際し
て、ゲート電極材料の導電膜が前記凹部11内に残留し、
ソース／ドレイン間ショート等の障害を発生させるのを
防止した構造である。
トチャネル化され、且つＶthが低く高駆動能力を有する
高速のＭＯＳＦＥＴが形成される。図２に示した他の実
施例は、製造条件によって前記エピタキシャルSi層３と
フィールド酸化膜５との境界部に形成される凹部11をＳ
ＯＧ(Spin On Glass) 等の埋込み絶縁膜12で平坦に埋め
た例で、これによって例えばゲート電極８の形成に際し
て、ゲート電極材料の導電膜が前記凹部11内に残留し、
ソース／ドレイン間ショート等の障害を発生させるのを
防止した構造である。
【００２５】次に上記ＭＯＳＦＥＴを形成する際に用い
る本発明に係る製造方法について図を参照し、実施例に
より説明する。 図３(a) 参照 前記一実施例に示した構造を有するＭＯＳＦＥＴを形成
するに際しては、先ず比抵抗10Ωcm程度のｐ- 型Si基板
１上に、下敷き酸化シリコン(SiO2)膜13を介し素子領域
３を覆う窒化シリコン(Si3N4) 膜14を形成した後、この
基板上に前記素子領域３を含むウエル形成領域を表出す
る開孔15を有するレジスト膜16を形成する。そして、前
記レジスト膜の開孔15から加速エネルギー180 KeV 、ド
ーズ量１×1013cm-2程度の条件で硼素(B+ ) をイオン注
入する。102 は第１の B+ 注入領域を示す。
る本発明に係る製造方法について図を参照し、実施例に
より説明する。 図３(a) 参照 前記一実施例に示した構造を有するＭＯＳＦＥＴを形成
するに際しては、先ず比抵抗10Ωcm程度のｐ- 型Si基板
１上に、下敷き酸化シリコン(SiO2)膜13を介し素子領域
３を覆う窒化シリコン(Si3N4) 膜14を形成した後、この
基板上に前記素子領域３を含むウエル形成領域を表出す
る開孔15を有するレジスト膜16を形成する。そして、前
記レジスト膜の開孔15から加速エネルギー180 KeV 、ド
ーズ量１×1013cm-2程度の条件で硼素(B+ ) をイオン注
入する。102 は第１の B+ 注入領域を示す。
【００２６】図３(b) 参照 次いで、レジスト膜16を除去し、1200℃、180 分程度の
ランニング処理を行い表面濃度1017cm-3、深さ２μｍ程
度のｐ−ウエル２を形成した後、この基板表面に前記 S
i3N4膜14をマスクにして50KeV 、２×1013cm-2程度の条
件で B+ をイオン注入する。104 は第２の B+ 注入領域
を示す。
ランニング処理を行い表面濃度1017cm-3、深さ２μｍ程
度のｐ−ウエル２を形成した後、この基板表面に前記 S
i3N4膜14をマスクにして50KeV 、２×1013cm-2程度の条
件で B+ をイオン注入する。104 は第２の B+ 注入領域
を示す。
【００２７】図３(c) 参照 次いで、前記Si3N4 膜14をマスクにし、例えば塩酸酸化
手段により 900℃で選択酸化を行い、素子領域３を画定
する厚さ4000Å程度のフィールド酸化膜５を形成すると
同時に前記第２の B+ 注入領域を活性化してその下部の
ｐ型チャネルストッパ４を形成する。
手段により 900℃で選択酸化を行い、素子領域３を画定
する厚さ4000Å程度のフィールド酸化膜５を形成すると
同時に前記第２の B+ 注入領域を活性化してその下部の
ｐ型チャネルストッパ４を形成する。
【００２８】図３(d) 参照 次いで、前記Si3N4 膜14及び下敷きSiO2膜13を除去した
後、(SiH4 ＋H2＋Cl2)ガスを用いて１Torr、600 ℃程度
の条件で行う通常の低温エピタキシャル成長手段によ
り、素子領域３に表出しているウエル２面上に厚さ1500
Å程度のノンドープのエピタキシャルSi層106 を選択成
長させる。
後、(SiH4 ＋H2＋Cl2)ガスを用いて１Torr、600 ℃程度
の条件で行う通常の低温エピタキシャル成長手段によ
り、素子領域３に表出しているウエル２面上に厚さ1500
Å程度のノンドープのエピタキシャルSi層106 を選択成
長させる。
【００２９】図４(a) 参照 次いで、 900℃程度の温度におけるドライ酸化により上
記エピタキシャルSi層106 上に図示しない厚さ100 Å程
度の図示しない犠牲酸化層を形成し、次いでこの犠牲酸
化層を弗酸等により除去した後、ドライ酸化手段により
改めてこのエピタキシャルSi層106 上に厚さ100 Å程度
のゲート酸化膜８を形成し、これと同時にチャネルスト
ッパ４をエピタキシャルSi層106 まで這い上がらせ、次
いで前記ゲート酸化膜８を貫通しエピタキシャルSi層10
6 内に B+ を例えば注入エネルギー50KeV 、ドーズ量２
×1013cm-2の条件でイオン注入し、 900℃程度の温度で
活性化処理を施し、エピタキシャルSi層106 内の深さ0.
08μｍ程度の所に２×1017cm-3程度のピーク濃度を有し
分布の裾がエピタキシャルSi層106 の表面及びウエル２
の上層部に達するｐ型チャネルドープ層７を形成する。
なおここで、ノンドープのエピタキシャルSi層106 は不
純物の分布によって表面濃度が１×1016cm-3程度のｐ-
型エピタキシャルSi層６となる。
記エピタキシャルSi層106 上に図示しない厚さ100 Å程
度の図示しない犠牲酸化層を形成し、次いでこの犠牲酸
化層を弗酸等により除去した後、ドライ酸化手段により
改めてこのエピタキシャルSi層106 上に厚さ100 Å程度
のゲート酸化膜８を形成し、これと同時にチャネルスト
ッパ４をエピタキシャルSi層106 まで這い上がらせ、次
いで前記ゲート酸化膜８を貫通しエピタキシャルSi層10
6 内に B+ を例えば注入エネルギー50KeV 、ドーズ量２
×1013cm-2の条件でイオン注入し、 900℃程度の温度で
活性化処理を施し、エピタキシャルSi層106 内の深さ0.
08μｍ程度の所に２×1017cm-3程度のピーク濃度を有し
分布の裾がエピタキシャルSi層106 の表面及びウエル２
の上層部に達するｐ型チャネルドープ層７を形成する。
なおここで、ノンドープのエピタキシャルSi層106 は不
純物の分布によって表面濃度が１×1016cm-3程度のｐ-
型エピタキシャルSi層６となる。
【００３０】図４(b) 参照 次いで、通常の方法により上記エピタキシャルSi層６上
にゲート酸化膜８を介してポリSi等よりなるゲート電極
９を形成し、このゲート電極をマスクにし、エピタキシ
ャル層６内に、例えば燐(P+ ) を加速エネルギー20KeV
、ドーズ量２×1013cm-2、砒素( As+ ) を加速エネル
ギー30KeV 、ドーズ量４×1015cm-2の条件でイオン注入
し、 850℃程度の温度で活性化処理を行いって不純物濃
度1020cm-3、深さ１μｍ程度のｎ+ 型ソース領域10S 及
びｎ+ 型ドレイン領域10D を形成し本発明に係る高駆動
能力ショートチャネルＭＯＳＦＥＴの要部が完成する。
なお、上記ソース、ドレイン領域の活性化処理は、後に
行われる層間絶縁膜のリフローに際しての熱処理で兼ね
てもよい。
にゲート酸化膜８を介してポリSi等よりなるゲート電極
９を形成し、このゲート電極をマスクにし、エピタキシ
ャル層６内に、例えば燐(P+ ) を加速エネルギー20KeV
、ドーズ量２×1013cm-2、砒素( As+ ) を加速エネル
ギー30KeV 、ドーズ量４×1015cm-2の条件でイオン注入
し、 850℃程度の温度で活性化処理を行いって不純物濃
度1020cm-3、深さ１μｍ程度のｎ+ 型ソース領域10S 及
びｎ+ 型ドレイン領域10D を形成し本発明に係る高駆動
能力ショートチャネルＭＯＳＦＥＴの要部が完成する。
なお、上記ソース、ドレイン領域の活性化処理は、後に
行われる層間絶縁膜のリフローに際しての熱処理で兼ね
てもよい。
【００３１】図４(c) 参照 以後、通常通り、硼素珪酸ガラス(BPSG)からなる層間絶
縁膜17を形成し、この層間絶縁膜17をリフローして平坦
化し、その層間絶縁膜17にコンタクト窓18S 、18D 等を
形成し、それらコンタクト窓上にアルミニウム(Al)等か
らなる配線19S、19D 等を形成して本発明に係る高駆動
能力ショートチャネルＭＯＳＦＥＴが完成する。
縁膜17を形成し、この層間絶縁膜17をリフローして平坦
化し、その層間絶縁膜17にコンタクト窓18S 、18D 等を
形成し、それらコンタクト窓上にアルミニウム(Al)等か
らなる配線19S、19D 等を形成して本発明に係る高駆動
能力ショートチャネルＭＯＳＦＥＴが完成する。
【００３２】前記選択エピタキシャル成長においては、
素子領域を画定するフィールド酸化膜端部の形状及び成
長条件によって、エピタキシャルSi層とフィールド酸化
膜の境界部に凹部が形成される。そしてこの凹部は、後
にゲート電極を形成する際等において前記凹部内に堆積
された導電層が除去しきれないで、ソース−ドレイン間
ショート等の障害を起こす。それを防止するのに図２に
示したようにエピタキシャルSi層６とフィールド酸化膜
４の境界部に生ずる凹部11を絶縁膜12で平坦に埋めた構
造が用いられる。この構造を形成する際には、上記第１
の実施例の工程に図５に示す第２の実施例、図６に示す
第３の実施例、図７に示す第４の実施例の方法の何れか
が併用される。
素子領域を画定するフィールド酸化膜端部の形状及び成
長条件によって、エピタキシャルSi層とフィールド酸化
膜の境界部に凹部が形成される。そしてこの凹部は、後
にゲート電極を形成する際等において前記凹部内に堆積
された導電層が除去しきれないで、ソース−ドレイン間
ショート等の障害を起こす。それを防止するのに図２に
示したようにエピタキシャルSi層６とフィールド酸化膜
４の境界部に生ずる凹部11を絶縁膜12で平坦に埋めた構
造が用いられる。この構造を形成する際には、上記第１
の実施例の工程に図５に示す第２の実施例、図６に示す
第３の実施例、図７に示す第４の実施例の方法の何れか
が併用される。
【００３３】図５(a) 参照 第２の実施例は、エピタキシャルSi層６の上面の方がフ
ィールド酸化膜５の上面よりも高く、且つエピタキシャ
ル層６とフィールド酸化膜５の境界部に凹部11が形成さ
れた際に用いられる一方法で、先ず上記基板上に上記エ
ピタキシャル層６を埋没し且つ上面がほぼ平坦になる例
えば 0.5μｍ程度の厚さのＳＯＧ層20をスピンコート法
により反復塗布することにより形成し、次いでこのＳＯ
Ｇ層20を400℃程度でベークした後 800℃程度の温度で
キュアーする。
ィールド酸化膜５の上面よりも高く、且つエピタキシャ
ル層６とフィールド酸化膜５の境界部に凹部11が形成さ
れた際に用いられる一方法で、先ず上記基板上に上記エ
ピタキシャル層６を埋没し且つ上面がほぼ平坦になる例
えば 0.5μｍ程度の厚さのＳＯＧ層20をスピンコート法
により反復塗布することにより形成し、次いでこのＳＯ
Ｇ層20を400℃程度でベークした後 800℃程度の温度で
キュアーする。
【００３４】図５(b) 参照 そして次に、例えば(CF4＋CHF3) ガスを用いるリアクテ
ィブイオンエッチングにより、エピタキシャルSi層６の
全面が露出するまでエッチバックし、エピタキシャル層
６とフィールド酸化膜５の境界部の凹部11を埋め、且つ
エピタキシャルSi層６の上面と等しい高さの上面を有し
てフィールド酸化膜５上に延在するＳＯＧ層20を形成
し、基板表面の平坦化が図られる。
ィブイオンエッチングにより、エピタキシャルSi層６の
全面が露出するまでエッチバックし、エピタキシャル層
６とフィールド酸化膜５の境界部の凹部11を埋め、且つ
エピタキシャルSi層６の上面と等しい高さの上面を有し
てフィールド酸化膜５上に延在するＳＯＧ層20を形成
し、基板表面の平坦化が図られる。
【００３５】なおこの方法では、ＳＯＧ層20の塗布厚さ
が前記のように厚いので、形成が困難な場合は、例えば
0.2μｍ程度のＳＯＧ層上に 0.3μｍ程度の気相成長に
よる燐珪酸ガラス(PSG) 等の絶縁膜を積層した多層絶縁
膜で代用してもよい。
が前記のように厚いので、形成が困難な場合は、例えば
0.2μｍ程度のＳＯＧ層上に 0.3μｍ程度の気相成長に
よる燐珪酸ガラス(PSG) 等の絶縁膜を積層した多層絶縁
膜で代用してもよい。
【００３６】図６(a) 参照 第３の実施例は、エピタキシャルSi層６の上面の方がフ
ィールド酸化膜５の上面よりも高く、且つエピタキシャ
ルSi層６とフィールド酸化膜５の境界部に凹部11が形成
された際に用いられる他の方法で、この方法において
は、上記基板上に、スピンコート法により形成が容易
な、厚さ 0.2〜0.3 μｍのＳＯＧ層120 を形成した後、
前記実施例と同様な条件でこのＳＯＧ層120 をキュアー
する。
ィールド酸化膜５の上面よりも高く、且つエピタキシャ
ルSi層６とフィールド酸化膜５の境界部に凹部11が形成
された際に用いられる他の方法で、この方法において
は、上記基板上に、スピンコート法により形成が容易
な、厚さ 0.2〜0.3 μｍのＳＯＧ層120 を形成した後、
前記実施例と同様な条件でこのＳＯＧ層120 をキュアー
する。
【００３７】図６(b) 参照 次いで、前記実施例と同様な手段により、エピタキシャ
ルSi層６の全面が表出するまでエッチバックする。この
方法ではエピタキシャルSi層６上と同様の厚さに形成さ
れている平坦なフィールド酸化膜５上のＳＯＧ層120 は
除去され、エピタキシャルSi層６とフィールド酸化膜５
の境界部に形成されている凹部11内のみにＳＯＧ層120
が平坦に埋め込まれる。
ルSi層６の全面が表出するまでエッチバックする。この
方法ではエピタキシャルSi層６上と同様の厚さに形成さ
れている平坦なフィールド酸化膜５上のＳＯＧ層120 は
除去され、エピタキシャルSi層６とフィールド酸化膜５
の境界部に形成されている凹部11内のみにＳＯＧ層120
が平坦に埋め込まれる。
【００３８】図７(a) 参照 第４の実施例は、エピタキシャルSi層６の上面がフィー
ルド酸化膜５の上面より低く、且つエピタキシャルSi層
６とフィールド酸化膜５の境界部に凹部11が形成された
際に用いられた実施例で、この方法では、上記基板上に
上面が平坦になるよう 0.5μｍ程度に厚くスピンコート
法によりＳＯＧ層220 を形成した後、前記実施例同様な
条件によりこのＳＯＧ層220 をキュアーする。
ルド酸化膜５の上面より低く、且つエピタキシャルSi層
６とフィールド酸化膜５の境界部に凹部11が形成された
際に用いられた実施例で、この方法では、上記基板上に
上面が平坦になるよう 0.5μｍ程度に厚くスピンコート
法によりＳＯＧ層220 を形成した後、前記実施例同様な
条件によりこのＳＯＧ層220 をキュアーする。
【００３９】図７(b) 次いで、前記実施例と同様な方法で上記ＳＯＧ層220 を
エピタキシャルSi層６の全面が表出するまでエッチバッ
クする。この方法ではエピタキシャルSi層６上より薄く
形成されているフィールド酸化膜５上のＳＯＧ層220 は
完全に除去され、且つフィールド酸化膜５の上面もエピ
タキシャルSi層６の上面と同じ高さまでエッチングされ
る。そしてエピタキシャルSi層６とフィールド酸化膜５
の境界部に形成されている凹部11の内部のみにＳＯＧ層
220 が埋め込まれて残留する構造になる。
エピタキシャルSi層６の全面が表出するまでエッチバッ
クする。この方法ではエピタキシャルSi層６上より薄く
形成されているフィールド酸化膜５上のＳＯＧ層220 は
完全に除去され、且つフィールド酸化膜５の上面もエピ
タキシャルSi層６の上面と同じ高さまでエッチングされ
る。そしてエピタキシャルSi層６とフィールド酸化膜５
の境界部に形成されている凹部11の内部のみにＳＯＧ層
220 が埋め込まれて残留する構造になる。
【００４０】
【発明の効果】以上の実施例に示したように、本発明に
よれば、チャネル部が十分に低い表面濃度を有して低い
Ｖthを有し、且つその下部に高濃度領域を配しソース−
ドレイン間のパンチスルーを防止しつつ短チャネル化を
図って駆動能力を高め、更にソース／ドレイン領域の底
面が接する領域にウエルより低濃度の領域を配しソース
／ドレイン領域の接合寄生容量を減少させて動作遅延を
防止した高速ＭＯＳＦＥＴが容易に形成される。また、
製造工程中にＭＯＳＦＥＴ下部のウエルの横方向拡大も
防止される。
よれば、チャネル部が十分に低い表面濃度を有して低い
Ｖthを有し、且つその下部に高濃度領域を配しソース−
ドレイン間のパンチスルーを防止しつつ短チャネル化を
図って駆動能力を高め、更にソース／ドレイン領域の底
面が接する領域にウエルより低濃度の領域を配しソース
／ドレイン領域の接合寄生容量を減少させて動作遅延を
防止した高速ＭＯＳＦＥＴが容易に形成される。また、
製造工程中にＭＯＳＦＥＴ下部のウエルの横方向拡大も
防止される。
【００４１】従って本発明は、高集積度を有し、且つ高
速のＭＯＳＩＣの製造に寄与するところが大きい。
速のＭＯＳＩＣの製造に寄与するところが大きい。
【図１】 本発明の構造の一実施例の説明図
【図２】 本発明の構造の他の実施例の要部模式断面図
【図３】 本発明の方法の第１の実施例の工程断面図
（その１）
（その１）
【図４】 本発明の方法の第１の実施例の工程断面図
（その２）
（その２）
【図５】 本発明の方法の第２の実施例の工程断面図
【図６】 本発明の方法の第３の実施例の工程断面図
【図７】 本発明の方法の第４の実施例の工程断面図
【図８】 ＬＩＣＴの説明図
【図９】 埋込み層付トランジスタの説明図
【図10】 反対導電型イオン注入によるチャネルドープ
トランジスタの説明図
トランジスタの説明図
１ ｐ型Si基板 ２ ｐ−ウエル ３ 素子領域 ４ ｐ型チャネルストッパ ５ フィールド酸化膜 ６ ｐ- 型低濃度エピタキシャル層 ７ ｐ型チャネルドープ層 ８ ゲート酸化膜 ９ ゲート電極 10S ｎ+ 型ソース領域 10D ｎ+ 型ドレイン領域 11 凹部 12 埋込み絶縁膜
Claims (5)
- 【請求項１】 基板若しくはウエルからなる一導電型半
導体基体面の第１の絶縁膜によって分離画定された素子
形成領域上に選択的に半導体エピタキシャル層が設けら
れ、該半導体エピタキシャル層の表面に絶縁ゲート型ト
ランジスタが形成されてなる半導体装置において、 該絶縁ゲート型トランジスタのゲート電極直下の該エピ
タキシャル層の表面近傍部に、該エピタキシャル層の表
面から深部に向かって順次増加する一導電型を有するチ
ャネル不純物の濃度分布を有し、且つ該濃度分布におけ
る不純物濃度の最大値が該基体の不純物濃度より大きい
ことを特徴とする半導体装置。 - 【請求項２】 前記半導体エピタキシャル層と前記該１
の絶縁膜との境界領域に形成される凹部が、第２の絶縁
膜により平坦に埋められてなることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 基板若しくはウエルからなる一導電型半
導体基体上に該基体面を選択的に画定表出する第１の絶
縁膜を形成する工程と、 該基体の表出面上に選択的に該半導体基体より低不純物
濃度を有する一導電型半導体エピタキシャル層を成長せ
しめる工程と、 該エピタキシャル層に一導電型不純物のイオン注入を行
い、該エピタキシャル層に、表面から深部に向かって順
次増加する不純物の濃度分布を有し、且つ該濃度分布に
おける不純物濃度の最大値が該半導体基体の不純物濃度
よりも大きい一導電型チャネルドープ層を形成する工程
と、 該エピタキシャル層上にゲート絶縁膜を介してゲート電
極を形成した後、該ゲート電極の両側の該エピタキシャ
ル層の表面部に反対導電型のソース／ドレイン領域を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記第１の絶縁膜により画定表出された
半導体基体上に選択的に半導体エピタキシャル層を成長
せしめる工程が、該半導体エピタキシャル層と該第１の
絶縁膜との境界領域に形成される凹部に、第２の絶縁膜
を平坦に埋込む工程を含むことを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記半導体エピタキシャル層と第１の絶
縁膜との境界領域に形成される凹部への第２の絶縁膜の
埋込みが、該エピタキシャル層上から該第１の絶縁膜上
にわたってＳＯＧ層を平坦に塗布形成する工程と、該Ｓ
ＯＧ層を該エピタキシャル層の表面が露出するまでエッ
チングバックする工程よりなることを特徴とする請求項
４記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000548A JPH05183159A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
| US08/000,699 US5362981A (en) | 1992-01-07 | 1993-01-05 | Integrated semiconductor device having a buried semiconductor layer and fabrication method thereof |
| US08/279,205 US5589410A (en) | 1992-01-07 | 1994-07-22 | An integrated semiconductor device having a buried semiconductor layer and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000548A JPH05183159A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183159A true JPH05183159A (ja) | 1993-07-23 |
Family
ID=11476783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000548A Withdrawn JPH05183159A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5362981A (ja) |
| JP (1) | JPH05183159A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102582A (ja) * | 1999-08-25 | 2001-04-13 | Infineon Technologies Ag | Ｍｏｓトランジスタ及びその製造方法 |
| JP2005522038A (ja) * | 2002-03-28 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 |
| WO2006001249A1 (ja) * | 2004-06-25 | 2006-01-05 | Rohm Co., Ltd. | 半導体装置及びその製造方法 |
| JP2013520798A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2015213200A (ja) * | 2009-09-30 | 2015-11-26 | 三重富士通セミコンダクター株式会社 | 電界効果トランジスタ及びその製造方法 |
| CN110211882A (zh) * | 2014-12-31 | 2019-09-06 | 意法半导体公司 | 制作增强utbb fdsoi器件的方法和结构 |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420451A (en) * | 1993-11-30 | 1995-05-30 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
| US5510747A (en) * | 1993-11-30 | 1996-04-23 | Siliconix Incorporated | Gate drive technique for a bidirectional blocking lateral MOSFET |
| US5536977A (en) * | 1993-11-30 | 1996-07-16 | Siliconix Incorporated | Bidirectional current blocking MOSFET for battery disconnect switching |
| DE69433808T2 (de) * | 1993-11-30 | 2005-06-09 | Siliconix Inc., Santa Clara | Vielfach-Spannungsversorgung und Verfahren zur Auswahl einer Spannungsquelle aus einer Vielzahl von Spannungsquellen |
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| KR0137974B1 (ko) * | 1994-01-19 | 1998-06-15 | 김주용 | 반도체 장치 및 그 제조방법 |
| KR0144959B1 (ko) * | 1994-05-17 | 1998-07-01 | 김광호 | 반도체장치 및 제조방법 |
| US6406955B1 (en) | 1994-05-17 | 2002-06-18 | Samsung Electronics Co., Ltd | Method for manufacturing CMOS devices having transistors with mutually different punch-through voltage characteristics |
| JP3184065B2 (ja) * | 1994-07-25 | 2001-07-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置及び電子機器 |
| JPH0897163A (ja) * | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2790050B2 (ja) * | 1994-08-17 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0870050A (ja) * | 1994-08-29 | 1996-03-12 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| US5518950A (en) * | 1994-09-02 | 1996-05-21 | Advanced Micro Devices, Inc. | Spin-on-glass filled trench isolation method for semiconductor circuits |
| US5561302A (en) * | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
| JPH08213478A (ja) * | 1994-12-07 | 1996-08-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3400891B2 (ja) * | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5650350A (en) * | 1995-08-11 | 1997-07-22 | Micron Technology, Inc. | Semiconductor processing method of forming a static random access memory cell and static random access memory cell |
| US5917219A (en) * | 1995-10-09 | 1999-06-29 | Texas Instruments Incorporated | Semiconductor devices with pocket implant and counter doping |
| US7232728B1 (en) * | 1996-01-30 | 2007-06-19 | Micron Technology, Inc. | High quality oxide on an epitaxial layer |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| US5804497A (en) * | 1996-08-07 | 1998-09-08 | Advanced Micro Devices, Inc. | Selectively doped channel region for increased IDsat and method for making same |
| US5831313A (en) * | 1996-08-15 | 1998-11-03 | Integrated Device Technology, Inc. | Structure for improving latch-up immunity and interwell isolation in a semiconductor device |
| US6017785A (en) * | 1996-08-15 | 2000-01-25 | Integrated Device Technology, Inc. | Method for improving latch-up immunity and interwell isolation in a semiconductor device |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| JP3340361B2 (ja) * | 1997-10-01 | 2002-11-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6127233A (en) * | 1997-12-05 | 2000-10-03 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain regions and the channel region |
| US6180978B1 (en) * | 1997-12-30 | 2001-01-30 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions |
| US6127232A (en) * | 1997-12-30 | 2000-10-03 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions |
| JPH11214533A (ja) * | 1998-01-29 | 1999-08-06 | Nec Corp | 半導体装置の製造方法 |
| US6137142A (en) | 1998-02-24 | 2000-10-24 | Sun Microsystems, Inc. | MOS device structure and method for reducing PN junction leakage |
| JPH11330385A (ja) * | 1998-05-20 | 1999-11-30 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス |
| US6162692A (en) * | 1998-06-26 | 2000-12-19 | Advanced Micro Devices, Inc. | Integration of a diffusion barrier layer and a counter dopant region to maintain the dopant level within the junctions of a transistor |
| US6188106B1 (en) | 1998-09-03 | 2001-02-13 | Advanced Micro Devices, Inc. | MOSFET having a highly doped channel liner and a dopant seal to provide enhanced device properties |
| US6143593A (en) | 1998-09-29 | 2000-11-07 | Conexant Systems, Inc. | Elevated channel MOSFET |
| US6362510B1 (en) | 1998-12-07 | 2002-03-26 | Advanced Micro Devices, Inc. | Semiconductor topography having improved active device isolation and reduced dopant migration |
| US6365946B1 (en) * | 1999-05-13 | 2002-04-02 | Stmicroelectronics, Inc. | Integrated-circuit isolation structure and method for forming the same |
| US6806147B1 (en) * | 1999-11-22 | 2004-10-19 | Advanced Micro Devices, Inc. | Method and apparatus for suppressing the channeling effect in high energy deep well implantation |
| US6586817B1 (en) * | 2001-05-18 | 2003-07-01 | Sun Microsystems, Inc. | Device including a resistive path to introduce an equivalent RC circuit |
| US6583001B1 (en) | 2001-05-18 | 2003-06-24 | Sun Microsystems, Inc. | Method for introducing an equivalent RC circuit in a MOS device using resistive paths |
| US6489224B1 (en) | 2001-05-31 | 2002-12-03 | Sun Microsystems, Inc. | Method for engineering the threshold voltage of a device using buried wells |
| US6489804B1 (en) | 2001-06-01 | 2002-12-03 | Sun Microsystems, Inc. | Method for coupling logic blocks using low threshold pass transistors |
| US6605971B1 (en) | 2001-06-01 | 2003-08-12 | Sun Microsystems, Inc. | Low voltage latch |
| US6501295B1 (en) | 2001-06-01 | 2002-12-31 | Sun Microsystems, Inc. | Overdriven pass transistors |
| US6621318B1 (en) | 2001-06-01 | 2003-09-16 | Sun Microsystems, Inc. | Low voltage latch with uniform sizing |
| US6472919B1 (en) | 2001-06-01 | 2002-10-29 | Sun Microsystems, Inc. | Low voltage latch with uniform stack height |
| DE10131237B8 (de) * | 2001-06-28 | 2006-08-10 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
| US20030064550A1 (en) * | 2001-09-28 | 2003-04-03 | Layman Paul Arthur | Method of ion implantation for achieving desired dopant concentration |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7838369B2 (en) * | 2005-08-29 | 2010-11-23 | National Semiconductor Corporation | Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications |
| US10622491B2 (en) * | 2018-06-21 | 2020-04-14 | Qualcomm Incorporated | Well doping for metal oxide semiconductor (MOS) varactor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756961A (en) * | 1980-09-20 | 1982-04-05 | Ricoh Co Ltd | Complementary mos field effect semiconductor device |
| US4560421A (en) * | 1980-10-02 | 1985-12-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPS5766674A (en) * | 1980-10-09 | 1982-04-22 | Toshiba Corp | Semiconductor device |
| US4657602A (en) * | 1980-11-06 | 1987-04-14 | Burroughs Corporation | Integrated complementary transistor circuit at an intermediate stage of manufacturing |
| DE3478170D1 (en) * | 1983-07-15 | 1989-06-15 | Toshiba Kk | A c-mos device and process for manufacturing the same |
| US5172203A (en) * | 1983-12-23 | 1992-12-15 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
| JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5180682A (en) * | 1988-08-18 | 1993-01-19 | Seiko Epson Corporation | Semiconductor device and method of producing semiconductor device |
| CA2031254A1 (en) * | 1989-12-01 | 1991-06-02 | Kenji Aoki | Doping method of barrier region in semiconductor device |
| JPH03296247A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5023190A (en) * | 1990-08-03 | 1991-06-11 | Micron Technology, Inc. | CMOS processes |
-
1992
- 1992-01-07 JP JP4000548A patent/JPH05183159A/ja not_active Withdrawn
-
1993
- 1993-01-05 US US08/000,699 patent/US5362981A/en not_active Expired - Lifetime
-
1994
- 1994-07-22 US US08/279,205 patent/US5589410A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102582A (ja) * | 1999-08-25 | 2001-04-13 | Infineon Technologies Ag | Ｍｏｓトランジスタ及びその製造方法 |
| JP2005522038A (ja) * | 2002-03-28 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 |
| WO2006001249A1 (ja) * | 2004-06-25 | 2006-01-05 | Rohm Co., Ltd. | 半導体装置及びその製造方法 |
| US7683432B2 (en) | 2004-06-25 | 2010-03-23 | Rohm Co., Ltd. | Semiconductor device having high-k gate dielectric layer and method for manufacturing the same |
| JP2015213200A (ja) * | 2009-09-30 | 2015-11-26 | 三重富士通セミコンダクター株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2013520798A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| CN110211882A (zh) * | 2014-12-31 | 2019-09-06 | 意法半导体公司 | 制作增强utbb fdsoi器件的方法和结构 |
| CN110211882B (zh) * | 2014-12-31 | 2022-07-29 | 意法半导体公司 | 制作增强utbb fdsoi器件的方法和结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5589410A (en) | 1996-12-31 |
| US5362981A (en) | 1994-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05183159A (ja) | 半導体装置及びその製造方法 | |
| KR100597460B1 (ko) | 반도체 소자의 트랜지스터 및제조방법 | |
| JP4741187B2 (ja) | ドープカラムを含む高電圧電力ｍｏｓｆｅｔ | |
| JP2005514786A (ja) | 迅速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔを製造する方法 | |
| JPH0426542B2 (ja) | ||
| US5552329A (en) | Method of making metal oxide semiconductor transistors | |
| JPH0557741B2 (ja) | ||
| KR900008153B1 (ko) | 고신뢰성 반도체 장치와 그 제조 방법 | |
| JP2924947B2 (ja) | 半導体装置の製造方法 | |
| JP2623902B2 (ja) | 半導体装置とその製造方法 | |
| JP3105229B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11145457A (ja) | 縦型電界効果トランジスタ | |
| US20040067625A1 (en) | Compensation component and method for fabricating the component | |
| US5665990A (en) | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same | |
| JPS59168675A (ja) | 半導体装置の製法 | |
| JPH067556B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH0817179B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5868979A (ja) | 半導体装置 | |
| JPH11186188A (ja) | 半導体装置の製造方法 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| JPH04255233A (ja) | 半導体装置及びその製造方法 | |
| JP2776891B2 (ja) | 半導体集積回路装置 | |
| JPS62132362A (ja) | 半導体装置の製造方法 | |
| JPS59138377A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JPH09199716A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |