JP2776891B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2776891B2 JP2776891B2 JP1154554A JP15455489A JP2776891B2 JP 2776891 B2 JP2776891 B2 JP 2776891B2 JP 1154554 A JP1154554 A JP 1154554A JP 15455489 A JP15455489 A JP 15455489A JP 2776891 B2 JP2776891 B2 JP 2776891B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にｎチャネ
ルMISFET又は及びｐチャネルMISFETを有する半導体集積
回路装置に関するものである。
ルMISFET又は及びｐチャネルMISFETを有する半導体集積
回路装置に関するものである。
従来、ｎチャネルMISFETのキャリヤ（電子）の易動度
を向上するために、ｐ型ゲート電極を設け、ソース領域
及びドレイン領域である一対の高濃度のｎ型半導体領域
で周囲を規定された領域に埋込み型のｎ型半導体領域を
設け、ｐ型ゲート電極を設けたｎチャネルMISFETが提案
されている。この種の技術に関しては、例えば、サイエ
ンスフォーラム社、昭和58年11月28日発行、超LSIデバ
イスハンドブック、第42頁乃至第43頁に記載されてい
る。
を向上するために、ｐ型ゲート電極を設け、ソース領域
及びドレイン領域である一対の高濃度のｎ型半導体領域
で周囲を規定された領域に埋込み型のｎ型半導体領域を
設け、ｐ型ゲート電極を設けたｎチャネルMISFETが提案
されている。この種の技術に関しては、例えば、サイエ
ンスフォーラム社、昭和58年11月28日発行、超LSIデバ
イスハンドブック、第42頁乃至第43頁に記載されてい
る。
また、従来、半導体集積回路装置の高集積化に伴い、
チャネル長が小さくなると、パンチスルー或いはしきい
値電圧の低下が起きるため、一対の高濃度のｎ型半導体
領域と一対の低濃度のｎ型半導体領域で構成されるソー
ス領域及びドレイン領域を設け、前記一対の高濃度のｎ
型半導体領域で周囲を規定された領域において、前記一
対の低濃度のｎ型半導体領域の下部にｐ型半導体領域を
設け、ｎ型ゲート電極を設けたｎチャネルMISFFTが提案
されている。例えば、特開昭63−302565号公報，特開昭
63−302566号公報，特開昭63−302568号公報に開示され
ている。
チャネル長が小さくなると、パンチスルー或いはしきい
値電圧の低下が起きるため、一対の高濃度のｎ型半導体
領域と一対の低濃度のｎ型半導体領域で構成されるソー
ス領域及びドレイン領域を設け、前記一対の高濃度のｎ
型半導体領域で周囲を規定された領域において、前記一
対の低濃度のｎ型半導体領域の下部にｐ型半導体領域を
設け、ｎ型ゲート電極を設けたｎチャネルMISFFTが提案
されている。例えば、特開昭63−302565号公報，特開昭
63−302566号公報，特開昭63−302568号公報に開示され
ている。
また、従来、ｎチャネルMISFETとｐチャネルMISFETが
同一基板上に形成された相補型MISFETにおいて、ｎチャ
ネルMISFETのゲート電極の導電型をｎ型で構成し、か
つ、ｐチャネルMISFETのゲート電極の導電型をｐ型で構
成したものが提案されている。
同一基板上に形成された相補型MISFETにおいて、ｎチャ
ネルMISFETのゲート電極の導電型をｎ型で構成し、か
つ、ｐチャネルMISFETのゲート電極の導電型をｐ型で構
成したものが提案されている。
しかしながら、本発明者は、前記従来技術を検討した
結果、以下のような問題点を見出した。
結果、以下のような問題点を見出した。
すなわち、前述した従来のｎチャネルMISFETにおいて
は、半導体集積回路装置の高集積化に伴い、チャネル長
が小さくなると、パンチスルーが発生するようになる。
このパンチスルーの発生を低減するには、ｐ型半導体基
板或いはｐ型ウェル領域の不純物濃度を高くすることに
よって、チャネルとｐ型半導体基板或いはｐ型ウェル領
域との間に形成される空乏層の伸びを抑える必要があ
る。そこで、ｐ型半導体基板或いはｐ型ウェル領域の不
純物濃度を高くすると、基板効果により電流駆動能力が
低下するという問題があった。更に、基板の深さ方向の
電界が大きくなり、このためキャリアが表面に集中しや
すくなり、表面散乱によりキャリヤの易動度が低下する
という問題があった。
は、半導体集積回路装置の高集積化に伴い、チャネル長
が小さくなると、パンチスルーが発生するようになる。
このパンチスルーの発生を低減するには、ｐ型半導体基
板或いはｐ型ウェル領域の不純物濃度を高くすることに
よって、チャネルとｐ型半導体基板或いはｐ型ウェル領
域との間に形成される空乏層の伸びを抑える必要があ
る。そこで、ｐ型半導体基板或いはｐ型ウェル領域の不
純物濃度を高くすると、基板効果により電流駆動能力が
低下するという問題があった。更に、基板の深さ方向の
電界が大きくなり、このためキャリアが表面に集中しや
すくなり、表面散乱によりキャリヤの易動度が低下する
という問題があった。
また、ｐ型半導体基板或いはｐ型ウェル領域とｎ型ゲ
ート電極との間の仕事関数差によって、チャネルはｐ型
半導体基板或いはｐ型ウェル領域の表面に形成されるよ
うになるため、基板と絶縁膜の界面の凹凸等によってキ
ャリヤが散乱し、キャリヤの易動度が低下するという問
題があった。
ート電極との間の仕事関数差によって、チャネルはｐ型
半導体基板或いはｐ型ウェル領域の表面に形成されるよ
うになるため、基板と絶縁膜の界面の凹凸等によってキ
ャリヤが散乱し、キャリヤの易動度が低下するという問
題があった。
また、前述した従来の相補型MISFETにおいては、ｎチ
ャネルMISFETのゲート電極の導電型とｐチャネルMISFET
のゲート電極の導電型が違うため、ゲート電極を構成す
る導電膜を形成後或いは形成中に、ｎチャネルMISFET形
成領域において前記導電膜にｎ型不純物を導入或いは拡
散する工程とｐチャネルMISFET形成領域において前記導
電膜にｐ型不純物を導入或いは拡散する工程とを別工程
で行う必要があるので、工程が多くなるという問題があ
った。
ャネルMISFETのゲート電極の導電型とｐチャネルMISFET
のゲート電極の導電型が違うため、ゲート電極を構成す
る導電膜を形成後或いは形成中に、ｎチャネルMISFET形
成領域において前記導電膜にｎ型不純物を導入或いは拡
散する工程とｐチャネルMISFET形成領域において前記導
電膜にｐ型不純物を導入或いは拡散する工程とを別工程
で行う必要があるので、工程が多くなるという問題があ
った。
本発明の目的は、ｎチャネルMISFETを有する半導体集
積回路装置において、高集積化を図るとともに高速化を
図ることが可能な技術を提供することにある。
積回路装置において、高集積化を図るとともに高速化を
図ることが可能な技術を提供することにある。
また、相補型MISFETを有する半導体集積回路装置にお
いて、工程の簡略化を図ることが可能な技術を提供する
ことにある。
いて、工程の簡略化を図ることが可能な技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
概要を簡単に説明すれば、以下のとおりである。
本発明は、ｎ型ソース領域およびｎ型ドレイン領域を
有する半導体主面に、絶縁膜を介してｐ型不純物含有の
多結晶珪素膜で少なくとも構成されたゲート電極を有
し、該Ｐ型ゲート電極下の半導体主面は前記ｎ型ソース
領域およびｎ型ドレイン領域をつなぐｎ型の埋め込みチ
ャネルを有し、かつ前記ｎ型の埋め込みチャネル下に位
置して、それぞれ前記ｎ型ソース領域およびｎ型ドレイ
ン領域に接するパンチスルー防止用の不純物領域を有す
ることを特徴とする。
有する半導体主面に、絶縁膜を介してｐ型不純物含有の
多結晶珪素膜で少なくとも構成されたゲート電極を有
し、該Ｐ型ゲート電極下の半導体主面は前記ｎ型ソース
領域およびｎ型ドレイン領域をつなぐｎ型の埋め込みチ
ャネルを有し、かつ前記ｎ型の埋め込みチャネル下に位
置して、それぞれ前記ｎ型ソース領域およびｎ型ドレイ
ン領域に接するパンチスルー防止用の不純物領域を有す
ることを特徴とする。
ｎチャネルMISFETを有する半導体集積回路装置におい
て、ｐ型ゲート電極を設けたことにより、ｐ型ゲート電
極とｐ型半導体基板或いはｐ型ウェル領域との間の仕事
関数差のために、チャネルは基板内部に形成されるの
で、基板と絶縁膜の界面の凹凸等によるキャリヤの表面
散乱は低減され、キャリヤの易動度は大きくなる。
て、ｐ型ゲート電極を設けたことにより、ｐ型ゲート電
極とｐ型半導体基板或いはｐ型ウェル領域との間の仕事
関数差のために、チャネルは基板内部に形成されるの
で、基板と絶縁膜の界面の凹凸等によるキャリヤの表面
散乱は低減され、キャリヤの易動度は大きくなる。
また、同時に、一対の低濃度のｎ型半導体領域で周囲
を規定された領域に埋込み型のｎ型半導体領域を設けた
ことにより、チャネルは埋込みチャネルとなり、キャリ
ヤは基板内部を移動するようになるので、基板と絶縁膜
の界面の凹凸等によるキャリヤの表面散乱は低減され、
キャリヤの易動度は大きくなる。従って、ｐ型ゲート電
極を設けたことと合わせて、キャリヤの易動度は大きく
なる。
を規定された領域に埋込み型のｎ型半導体領域を設けた
ことにより、チャネルは埋込みチャネルとなり、キャリ
ヤは基板内部を移動するようになるので、基板と絶縁膜
の界面の凹凸等によるキャリヤの表面散乱は低減され、
キャリヤの易動度は大きくなる。従って、ｐ型ゲート電
極を設けたことと合わせて、キャリヤの易動度は大きく
なる。
また、同時に、基板の主面部に一対の高濃度のｎ型半
導体領域と一対の低濃度のｎ型半導体領域で構成される
ソース領域及びドレイン領域を設け、前記一対の高濃度
のｎ型半導体領域で周囲を規定された領域において前記
一対の低濃度のｎ型半導体領域の下部にｐ型半導体領域
を設けたことにより、前記高濃度のｎ型半導体領域とｐ
型半導体基板或いはｐ型ウェル領域との間に形成される
空乏層の伸びは小さくなるので、パンチスルーの発生は
低減される。従って、高集積化に伴ってチャネル長が小
さくなった場合にも、ｐ型半導体基板或いはｐ型ウェル
領域の不純物濃度を高くして前記高濃度のｎ型半導体領
域とｐ型半導体基板或いはｐ型ウェル領域との間に形成
される空乏層の伸びを小さくする必要がなくなるので、
ｐ型半導体基板或いはｐ型ウェル領域の不純物濃度を低
くすることができる。
導体領域と一対の低濃度のｎ型半導体領域で構成される
ソース領域及びドレイン領域を設け、前記一対の高濃度
のｎ型半導体領域で周囲を規定された領域において前記
一対の低濃度のｎ型半導体領域の下部にｐ型半導体領域
を設けたことにより、前記高濃度のｎ型半導体領域とｐ
型半導体基板或いはｐ型ウェル領域との間に形成される
空乏層の伸びは小さくなるので、パンチスルーの発生は
低減される。従って、高集積化に伴ってチャネル長が小
さくなった場合にも、ｐ型半導体基板或いはｐ型ウェル
領域の不純物濃度を高くして前記高濃度のｎ型半導体領
域とｐ型半導体基板或いはｐ型ウェル領域との間に形成
される空乏層の伸びを小さくする必要がなくなるので、
ｐ型半導体基板或いはｐ型ウェル領域の不純物濃度を低
くすることができる。
また、ｐ型半導体基板或いはｐ型ウェル領域の不純物
濃度を低くすることにより、ｐ型半導体基板或いはｐ型
ウェル領域とチャネル領域との間に形成される容量は小
さくなるので、基板効果を低減でき、電流駆動能力を高
くすることができる。また、深さ方向の電界が小さくな
るので、キャリヤの散乱は小さくなり、キャリヤの易動
度は大きくなる。従って、ｐ型ゲート電極を設け、一対
の低濃度のｎ型半導体領域で周囲を規定された領域に埋
込み型のｎ型半導体領域を設けたことと合わせて、キャ
リヤの易動度は大きくなるので、ｎチャネルMISFETを有
する半導体集積回路装置の高集積化を図るとともに高速
化を図ることができる。
濃度を低くすることにより、ｐ型半導体基板或いはｐ型
ウェル領域とチャネル領域との間に形成される容量は小
さくなるので、基板効果を低減でき、電流駆動能力を高
くすることができる。また、深さ方向の電界が小さくな
るので、キャリヤの散乱は小さくなり、キャリヤの易動
度は大きくなる。従って、ｐ型ゲート電極を設け、一対
の低濃度のｎ型半導体領域で周囲を規定された領域に埋
込み型のｎ型半導体領域を設けたことと合わせて、キャ
リヤの易動度は大きくなるので、ｎチャネルMISFETを有
する半導体集積回路装置の高集積化を図るとともに高速
化を図ることができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するめの全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明を相補型MISFETに適用した実施例の
概略構成を示す要部断面図である。
概略構成を示す要部断面図である。
第１図に示すように相補型MISFETは、p-型半導体基板
１を備えている。前記基板の素子形成面を、以下主面と
いう。
１を備えている。前記基板の素子形成面を、以下主面と
いう。
前記相補型MISFETは、ｎチャネルMISFET QNとｐチャ
ネルMISFET QPを備えている。
ネルMISFET QPを備えている。
各素子間は、主にp-型半導体基板１、素子間分離絶縁
膜20、チャネルストッパ領域４で構成される分離領域に
よって絶縁されている。
膜20、チャネルストッパ領域４で構成される分離領域に
よって絶縁されている。
前記ｎチャネルMISFET QNは、前記素子間分離絶縁膜2
0で周囲を規定された領域において、前記p-型半導体基
板１の主面部に設けられているp-型ウェル領域２の主面
部に設けられている。
0で周囲を規定された領域において、前記p-型半導体基
板１の主面部に設けられているp-型ウェル領域２の主面
部に設けられている。
前記ｎチャネルMISFET QNには、ゲート電極12、ゲー
ト絶縁膜21、ソース領域とドレイン領域を形成する一対
のn+型半導体領域８及び一対のn-型半導体領域５が備え
られている。また、チャネル形成領域であるp-型ウェル
領域２、埋込みチャネル領域を形成する埋込み型のｎ型
半導体領域100、パンチスルー防止用の一対のp+型半導
体領域７が備えられている。
ト絶縁膜21、ソース領域とドレイン領域を形成する一対
のn+型半導体領域８及び一対のn-型半導体領域５が備え
られている。また、チャネル形成領域であるp-型ウェル
領域２、埋込みチャネル領域を形成する埋込み型のｎ型
半導体領域100、パンチスルー防止用の一対のp+型半導
体領域７が備えられている。
前記ゲート電極12は、例えば堆積した多結晶珪素膜10
と高融点金属シリサイド膜11の積層膜で構成されてい
る。前記多結晶珪素膜10には、ｐ型不純物例えばＢが導
入されている。前記高融点金属シリサイド膜11は、例え
ばWSi2で構成されている。
と高融点金属シリサイド膜11の積層膜で構成されてい
る。前記多結晶珪素膜10には、ｐ型不純物例えばＢが導
入されている。前記高融点金属シリサイド膜11は、例え
ばWSi2で構成されている。
前記ゲート絶縁膜21は、例えば基板を酸化して形成し
た酸化珪素膜で構成されている。
た酸化珪素膜で構成されている。
前記ソース領域とドレイン領域を形成する一対のn+型
半導体領域８及び一対のn-型半導体領域５は、LDD（Ｌi
ghtly Ｄoped Ｄrain）構造となっている。また、前記
一対のn+型半導体領域８の一方には、絶縁膜25に設けら
れた接続孔を通して、配線14が接続されている。
半導体領域８及び一対のn-型半導体領域５は、LDD（Ｌi
ghtly Ｄoped Ｄrain）構造となっている。また、前記
一対のn+型半導体領域８の一方には、絶縁膜25に設けら
れた接続孔を通して、配線14が接続されている。
前記ｎ型半導体領域100は、前記n-型半導体領域５で
周囲を規定された領域において、p-型ウェル領域２の主
面部に設けられている。
周囲を規定された領域において、p-型ウェル領域２の主
面部に設けられている。
前記p+型半導体領域７は、前記n+型半導体領域８で周
囲を規定された領域において、前記n-型半導体領域５の
下部に設けられている。
囲を規定された領域において、前記n-型半導体領域５の
下部に設けられている。
前記ｐチャネルMISFET QPには、ゲート電極13、ゲー
ト絶縁膜21、チャネル形成領域であるn-型ウェル領域
３、ソース領域とドレイン領域を形成する一対のp+型半
導体領域９及び一対のp-型半導体領域６が備えられてい
る。また、しきい値電圧調整用の埋込み型のｎ型半導体
領域101が備えられている。
ト絶縁膜21、チャネル形成領域であるn-型ウェル領域
３、ソース領域とドレイン領域を形成する一対のp+型半
導体領域９及び一対のp-型半導体領域６が備えられてい
る。また、しきい値電圧調整用の埋込み型のｎ型半導体
領域101が備えられている。
前記ゲート電極13は、例えば堆積した多結晶珪素膜10
と高融点金属シリサイド膜11の積層膜で構成されてい
る。前記多結晶珪素膜10には、ｐ型不純物例えばＢが導
入されている。前記高融点金属シリサイド膜11は、例え
ばWSi2で構成されている。
と高融点金属シリサイド膜11の積層膜で構成されてい
る。前記多結晶珪素膜10には、ｐ型不純物例えばＢが導
入されている。前記高融点金属シリサイド膜11は、例え
ばWSi2で構成されている。
前記ゲート絶縁膜21は、例えば基板を酸化して形成し
た酸化珪素膜で構成されている。
た酸化珪素膜で構成されている。
前記ソース領域とドレイン領域を形成する一対のp+型
半導体領域９及び一対のp-型半導体領域６は、LDD（Ｌi
ghtly Ｄoped Ｄrain）構造となっている。また、前記
一対のp+型半導体領域９の一方には、前記絶縁膜25に設
けられた接続孔を通して、配線15が接続されている。
半導体領域９及び一対のp-型半導体領域６は、LDD（Ｌi
ghtly Ｄoped Ｄrain）構造となっている。また、前記
一対のp+型半導体領域９の一方には、前記絶縁膜25に設
けられた接続孔を通して、配線15が接続されている。
また、前記埋込み型のｎ型半導体領域101は、前記一
対のp-型半導体領域６で周囲を規定された領域におい
て、前記n-型ウェル領域３の主面部に設けられている。
対のp-型半導体領域６で周囲を規定された領域におい
て、前記n-型ウェル領域３の主面部に設けられている。
前記絶縁膜25は、各素子と前記配線14及び15との間を
絶縁するためのものである。前記絶縁膜25は、例えば堆
積した酸化珪素膜で構成されている。
絶縁するためのものである。前記絶縁膜25は、例えば堆
積した酸化珪素膜で構成されている。
前記配線14及び15は、例えばアルミニウム或いはアル
ミニウム合金で構成されている。
ミニウム合金で構成されている。
前記絶縁膜25、前記配線14及び15の上には、パッシベ
ーション膜26が設けられている。前記パッシベーション
膜26は、例えば堆積した窒化珪素膜或いはPSG（フォシ
ョ・シリケート・ガラス）膜等で構成されている。
ーション膜26が設けられている。前記パッシベーション
膜26は、例えば堆積した窒化珪素膜或いはPSG（フォシ
ョ・シリケート・ガラス）膜等で構成されている。
次に、第2A図（第１図に示すｎチャネルMISFET QNの
概略構成を示す要部拡大断面図）、第2B図（第2A図に示
すｎチャネルMISFET QNのチャネル領域の不純物濃度分
布を示す図）、第2C図（第2A図に示すｎチャネルMISFET
QNのチャネル領域の動作時のエネルギーバンドを示す
図）、第2D図（第2A図に示すｎチャネルMISFET QNのチ
ャネル領域の動作時のキャリヤの分布を示す図）を用い
て、本実施例のｎチャネルMISFET QNの各部の作用及び
効果を説明する。
概略構成を示す要部拡大断面図）、第2B図（第2A図に示
すｎチャネルMISFET QNのチャネル領域の不純物濃度分
布を示す図）、第2C図（第2A図に示すｎチャネルMISFET
QNのチャネル領域の動作時のエネルギーバンドを示す
図）、第2D図（第2A図に示すｎチャネルMISFET QNのチ
ャネル領域の動作時のキャリヤの分布を示す図）を用い
て、本実施例のｎチャネルMISFET QNの各部の作用及び
効果を説明する。
前記第2A図は、第１図に示すｎチャネルMISFET QNの
みを拡大して示したものであるので、詳細な説明は省略
する。なお、第2A図では、図の見易さ等を考えて、層間
絶縁膜、配線等は示していない。
みを拡大して示したものであるので、詳細な説明は省略
する。なお、第2A図では、図の見易さ等を考えて、層間
絶縁膜、配線等は示していない。
次に、本実施例のｎチャネルMISFET QNは、第2B図に
示すように、埋込み型のｎ型半導体領域100を設けたこ
とにより、チャネル領域の基板主面側に、ｎ型不純物の
濃度の高い領域（第2B図中Ａで示す領域）がある。この
領域Ａには、電子（キャリヤ）が多量に存在しているの
で、チャネルは、この領域Ａに形成され、チャネルは埋
込みチャネルとなる。
示すように、埋込み型のｎ型半導体領域100を設けたこ
とにより、チャネル領域の基板主面側に、ｎ型不純物の
濃度の高い領域（第2B図中Ａで示す領域）がある。この
領域Ａには、電子（キャリヤ）が多量に存在しているの
で、チャネルは、この領域Ａに形成され、チャネルは埋
込みチャネルとなる。
次に、第2C図に示すように、ｐ型ゲート電極12を設け
たことにより、ｐ型ゲート電極12とp-型ウェル領域２と
の間の仕事関数差によって、基板の主面付近でエネルギ
ーバンドは湾曲し上方に曲るので、チャネルは埋込みチ
ャネルとなる。また、埋込み型のｎ型半導体領域100を
設けたことにより、領域Ａでエネルギーバンドは湾曲す
るので、キャリヤは、この領域Ａの付近に集められ、チ
ャネルは埋込みチャネルとなる。
たことにより、ｐ型ゲート電極12とp-型ウェル領域２と
の間の仕事関数差によって、基板の主面付近でエネルギ
ーバンドは湾曲し上方に曲るので、チャネルは埋込みチ
ャネルとなる。また、埋込み型のｎ型半導体領域100を
設けたことにより、領域Ａでエネルギーバンドは湾曲す
るので、キャリヤは、この領域Ａの付近に集められ、チ
ャネルは埋込みチャネルとなる。
従って、ｐ型ゲート電極12を設け、埋込み型のｎ型半
導体領域100を設けたことにより、チャネルは埋込みチ
ャネルとなる。チャネルが埋込みチャネルとなることに
より、基板と絶縁膜の界面の凹凸等によるキャリヤの表
面散乱は低減されるので、キャリヤの易動度は大きくな
る。
導体領域100を設けたことにより、チャネルは埋込みチ
ャネルとなる。チャネルが埋込みチャネルとなることに
より、基板と絶縁膜の界面の凹凸等によるキャリヤの表
面散乱は低減されるので、キャリヤの易動度は大きくな
る。
このように、ｐ型ゲート電極12を設け、ｎ型半導体領
域100を設けたことにより、第2D図に示すように、キャ
リヤは、基板表面からｎ型半導体領域100に及ぶ領域に
存在するようになるので、チャネルを流れる電流は多く
なる。すなわち、ｎチャネルMISFETの電流駆動能力の向
上を図ることができる。
域100を設けたことにより、第2D図に示すように、キャ
リヤは、基板表面からｎ型半導体領域100に及ぶ領域に
存在するようになるので、チャネルを流れる電流は多く
なる。すなわち、ｎチャネルMISFETの電流駆動能力の向
上を図ることができる。
また、p+型半導体領域７を設けているので、高集積化
を図った場合にも、パンチスルー低減のためにp-型ウェ
ル領域２の濃度を高くする必要がないので、p-型ウェル
領域２の濃度を低くすることができる。p-型ウェル領域
２の濃度を低くすることにより、p-型ウェル領域２とチ
ャネルとの間に形成される容量は小さくなるので、この
容量による基板の深さ方向の電界は小さくなり、電界に
よるキャリヤの散乱は低減され、キャリヤの易動度は大
きくなる。
を図った場合にも、パンチスルー低減のためにp-型ウェ
ル領域２の濃度を高くする必要がないので、p-型ウェル
領域２の濃度を低くすることができる。p-型ウェル領域
２の濃度を低くすることにより、p-型ウェル領域２とチ
ャネルとの間に形成される容量は小さくなるので、この
容量による基板の深さ方向の電界は小さくなり、電界に
よるキャリヤの散乱は低減され、キャリヤの易動度は大
きくなる。
以上説明したように、ｐ型ゲート電極12を設け、ｎ型
半導体領域100を設け、p+型半導体領域７を設けたこと
により、ｎチャネルMISFETを有する半導体集積回路装置
の高集積化を図るとともに、高速化を図ることができ
る。
半導体領域100を設け、p+型半導体領域７を設けたこと
により、ｎチャネルMISFETを有する半導体集積回路装置
の高集積化を図るとともに、高速化を図ることができ
る。
また、第３図に、第１図に示すｎチャネルMISFET QN
のゲート電圧に対するチャネルコンダクタンスを示す。
ここで、ゲート電圧は、VG−VTH（VG:ゲート電圧、VTH:
しきい値電圧）を示している。チャネルコンダクタンス
は、チャネルの電流の流れ易さ、すなわち、キャリヤの
易動度を示している。第３図では、従来のｎチャネルMI
SFETをＣで示し、本発明を適用したｎチャネルMISFETを
Ｄで示す。第３図に示すように、本発明によれば、従来
のｎチャネルMISFETよりも、約30％チャネルコンダクタ
ンスは大きくなっている。すなわち、チャネルでのキャ
リヤの易動度は大きくなっている。
のゲート電圧に対するチャネルコンダクタンスを示す。
ここで、ゲート電圧は、VG−VTH（VG:ゲート電圧、VTH:
しきい値電圧）を示している。チャネルコンダクタンス
は、チャネルの電流の流れ易さ、すなわち、キャリヤの
易動度を示している。第３図では、従来のｎチャネルMI
SFETをＣで示し、本発明を適用したｎチャネルMISFETを
Ｄで示す。第３図に示すように、本発明によれば、従来
のｎチャネルMISFETよりも、約30％チャネルコンダクタ
ンスは大きくなっている。すなわち、チャネルでのキャ
リヤの易動度は大きくなっている。
次に、第4A図（第１図に示すｐチャネルMISFET QPの
概略構成を示す要部拡大断面図）、第4B図（第4A図に示
すｐチャネルMISFET QPのチャネル領域の不純物濃度分
布を示す図）、第4C図（第4A図に示すｐチャネルMISFET
QPのチャネル領域の動作時のバンド図）、第4D図（第4
A図に示すｐチャネルMISFET QPのチャネル領域の動作時
のキャリヤの分布を示す図）を用いて、本実施例のｐチ
ャネルMISFET QPの動作及び効果を説明する。
概略構成を示す要部拡大断面図）、第4B図（第4A図に示
すｐチャネルMISFET QPのチャネル領域の不純物濃度分
布を示す図）、第4C図（第4A図に示すｐチャネルMISFET
QPのチャネル領域の動作時のバンド図）、第4D図（第4
A図に示すｐチャネルMISFET QPのチャネル領域の動作時
のキャリヤの分布を示す図）を用いて、本実施例のｐチ
ャネルMISFET QPの動作及び効果を説明する。
前記第4A図は、第１図に示すｐチャネルMISFET QPの
み拡大して示したものなので、詳細な説明は省略する。
なお、第4A図では、図の見易さを考えて、層間絶縁膜、
配線等は示していない。
み拡大して示したものなので、詳細な説明は省略する。
なお、第4A図では、図の見易さを考えて、層間絶縁膜、
配線等は示していない。
本実施例のｐチャネルMISFET QPは、第4B図に示すよ
うに、埋込み型のｎ型半導体領域101を設けたことによ
り、チャネル領域の基板主面側に、ｎ型不純物の濃度の
高い領域（第4B図中Ｂで示す領域）があるので、ｐ型ゲ
ート電極13を用いることによってしきい値電圧が−側に
大きくなることを低減し、しきい値電圧を零付近にする
ことができる。
うに、埋込み型のｎ型半導体領域101を設けたことによ
り、チャネル領域の基板主面側に、ｎ型不純物の濃度の
高い領域（第4B図中Ｂで示す領域）があるので、ｐ型ゲ
ート電極13を用いることによってしきい値電圧が−側に
大きくなることを低減し、しきい値電圧を零付近にする
ことができる。
次に、第4C図に示すように、ｐ型ゲート電極13を設け
たことにより、ｐ型ゲート電極13とn-型ウェル領域３と
の間の仕事関数差によって、基板主面付近でエネルギー
バンドは湾曲して上方に曲るので、チャネルは表面チャ
ネルとなる。チャネルが表面チャネルとなることによ
り、ゲート電極13とチャネルとの間の距離は小さくな
り、ゲート電極13によるチャネルの制御性は良くなるの
で、高集積化を図ってチャネル長が小さくなった場合に
も、しきい値電圧の低下等のショートチャネル効果を低
減することができる。
たことにより、ｐ型ゲート電極13とn-型ウェル領域３と
の間の仕事関数差によって、基板主面付近でエネルギー
バンドは湾曲して上方に曲るので、チャネルは表面チャ
ネルとなる。チャネルが表面チャネルとなることによ
り、ゲート電極13とチャネルとの間の距離は小さくな
り、ゲート電極13によるチャネルの制御性は良くなるの
で、高集積化を図ってチャネル長が小さくなった場合に
も、しきい値電圧の低下等のショートチャネル効果を低
減することができる。
このように、ｐ型ゲート電極13を設けたことにより、
第4D図に示すように、キャリヤは、基板主面付近に分布
するようになる。
第4D図に示すように、キャリヤは、基板主面付近に分布
するようになる。
次に、第5A図乃至第5F図（第１図に示す相補型MISFET
の製造工程毎に示す要部断面図）を用いて、実施例の相
補型MISFETの製造方法を簡単に説明する。
の製造工程毎に示す要部断面図）を用いて、実施例の相
補型MISFETの製造方法を簡単に説明する。
まず、表面の不純物濃度が例えば１×1015乃至１×10
17［cm-3］程度のp-型半導体基板１を用意する。
17［cm-3］程度のp-型半導体基板１を用意する。
次に、ｎチャネルMISFET QNの形成領域において、前
記p-型半導体基板１の主面から、ｐ型不純物を導入ある
いは拡散し、p-型ウェル領域２を形成する。この後、ｐ
チャネルMISFET QPの形成領域において、前記p-型半導
体基板１の主面から、ｎ型不純物を導入或いは拡散し、
n-型ウェル領域３を形成する。
記p-型半導体基板１の主面から、ｐ型不純物を導入ある
いは拡散し、p-型ウェル領域２を形成する。この後、ｐ
チャネルMISFET QPの形成領域において、前記p-型半導
体基板１の主面から、ｎ型不純物を導入或いは拡散し、
n-型ウェル領域３を形成する。
次に、基板主面を選択的に酸化し、素子間分離絶縁膜
20を形成する。また、前記素子間分離絶縁膜20を形成す
るのと実質的に同じ工程で、前記素子間分離絶縁膜20の
下部にｐ型のチャネルストッパ領域４を形成する。
20を形成する。また、前記素子間分離絶縁膜20を形成す
るのと実質的に同じ工程で、前記素子間分離絶縁膜20の
下部にｐ型のチャネルストッパ領域４を形成する。
次に、基板を熱酸化し、第5A図に示すように、ゲート
絶縁膜21を形成する。前記ゲート絶縁膜21は、例えば酸
化珪素膜で構成されている。前記ゲート絶縁膜21の膜厚
は、例えば11乃至13［nm］である。
絶縁膜21を形成する。前記ゲート絶縁膜21は、例えば酸
化珪素膜で構成されている。前記ゲート絶縁膜21の膜厚
は、例えば11乃至13［nm］である。
次に、前記素子間分離絶縁膜20で周囲を規定された領
域において、ｎ型不純物例えばAsを、イオン打ち込みに
よって、例えば６×1015乃至６×1017［cm-3］程度導入
する。イオン打ち込みのピークは、基板主面からの深さ
が、例えば0.04乃至0.06［μｍ］の領域である。
域において、ｎ型不純物例えばAsを、イオン打ち込みに
よって、例えば６×1015乃至６×1017［cm-3］程度導入
する。イオン打ち込みのピークは、基板主面からの深さ
が、例えば0.04乃至0.06［μｍ］の領域である。
次に、例えば多結晶珪素膜10を堆積する。前記多結晶
珪素膜10の膜厚は、例えば25乃至35［nm］である。この
後、この多結晶珪素膜10にｐ型不純物例えばＢを導入或
いは拡散し、多結晶珪素膜10の導電型をｐ型にする。こ
の後、第5B図に示すように、高融点金属シリサイド膜1
1、例えばWSi2を堆積する。前記高融点シリサイド膜11
の膜圧は、例えば90乃至110［nm］である。
珪素膜10の膜厚は、例えば25乃至35［nm］である。この
後、この多結晶珪素膜10にｐ型不純物例えばＢを導入或
いは拡散し、多結晶珪素膜10の導電型をｐ型にする。こ
の後、第5B図に示すように、高融点金属シリサイド膜1
1、例えばWSi2を堆積する。前記高融点シリサイド膜11
の膜圧は、例えば90乃至110［nm］である。
次に、前記多結晶珪素膜10と高融点金属シリサイド膜
11の積層膜に所定のパターンニングを施し、ゲート電極
12及び13の夫々を形成する。次に、基板を熱酸化し、絶
縁膜22を形成する。前記絶縁膜22は、例えば酸化珪素膜
で構成されている。
11の積層膜に所定のパターンニングを施し、ゲート電極
12及び13の夫々を形成する。次に、基板を熱酸化し、絶
縁膜22を形成する。前記絶縁膜22は、例えば酸化珪素膜
で構成されている。
次に、ｎチャネルMISFET QN形成領域において、前記
絶縁膜22をマスクとして、ｐ型不純物例えばＢを、イオ
ン打ち込みによって、例えば５×1016乃至５×1018［cm
-3］程度導入する。イオン打ち込みのピークは、基板主
面からの深さが例えば0.14乃至0.16［μｍ］の領域であ
る。この後、ｎチャネルMISFET QN形成領域において、
前記絶縁膜22をマスクとして、ｎ型不純物例えばＰをイ
オン打ち込みによって、例えば１×1017乃至１×10
19［cm-3］程度導入する。ｎ型不純物のイオン打ち込み
のピークは、前述したＢのイオン打ち込みのピークより
も基板主面からの深さが浅い領域である。
絶縁膜22をマスクとして、ｐ型不純物例えばＢを、イオ
ン打ち込みによって、例えば５×1016乃至５×1018［cm
-3］程度導入する。イオン打ち込みのピークは、基板主
面からの深さが例えば0.14乃至0.16［μｍ］の領域であ
る。この後、ｎチャネルMISFET QN形成領域において、
前記絶縁膜22をマスクとして、ｎ型不純物例えばＰをイ
オン打ち込みによって、例えば１×1017乃至１×10
19［cm-3］程度導入する。ｎ型不純物のイオン打ち込み
のピークは、前述したＢのイオン打ち込みのピークより
も基板主面からの深さが浅い領域である。
次に、第5C図に示すように、ｐチャネルMISFET QP形
成領域において、前記絶縁膜22をマスクとして、ｐ型不
純物例えばＢをイオン打ち込みによって導入する。
成領域において、前記絶縁膜22をマスクとして、ｐ型不
純物例えばＢをイオン打ち込みによって導入する。
次に、第5D図に示すように、例えば堆積した酸化珪素
膜で絶縁膜23を形成する。前記絶縁膜23の膜厚は、例え
ば140乃至160［nm］である。
膜で絶縁膜23を形成する。前記絶縁膜23の膜厚は、例え
ば140乃至160［nm］である。
次に、第5D図に示す工程において堆積した絶縁膜23の
膜厚に相当する分エッチングし、サイドウォールスペー
サ24を形成する。
膜厚に相当する分エッチングし、サイドウォールスペー
サ24を形成する。
次に、ｎチャネルMISFET QN形成領域において、前記
サイドウォールスペーサ24及びゲート電極12をマスクと
して、ｎ型不純物例えばAsをイオン打ち込みによって、
例えば２×1019乃至２×1021［cm-3］程度導入する。イ
オン打ち込みのピークは、基板主面からの深さが例えば
0.14乃至0.16［μｍ］の領域である。この後、ｎチャネ
ルMISFET QN形成領域において、前記サイドウォールス
ペーサ24及びゲート電極12をマスクとして、再度ｎ型不
純物例えばAsをイオン打ち込みによって、例えば３×10
19乃至３×1021［cm-3］程度導入する。イオン打ち込み
のピークは、一度目のAsのイオン打ち込みのピークより
も基板主面からの深さが浅い領域である。このように、
ｎチャネルMISFET QN形成領域において、ｎ型不純物例
えばAsを２度に分けてイオン打込みを行うことにより、
ｎチャネルMISFET QNのソース領域及びドレイン領域を
形成する一対のn+型半導体領域８を形成しているので、
基板主面側においては不純物濃度が高いため、n+型半導
体領域８の抵抗値を低くすることができる。また、同時
に、n+型半導体領域８とp-型ウェル領域２が接する領域
においては不純物濃度は低いため、n+型半導体領域８と
p-型ウェル領域２との間に形成される空乏層の伸びを抑
えることができる。
サイドウォールスペーサ24及びゲート電極12をマスクと
して、ｎ型不純物例えばAsをイオン打ち込みによって、
例えば２×1019乃至２×1021［cm-3］程度導入する。イ
オン打ち込みのピークは、基板主面からの深さが例えば
0.14乃至0.16［μｍ］の領域である。この後、ｎチャネ
ルMISFET QN形成領域において、前記サイドウォールス
ペーサ24及びゲート電極12をマスクとして、再度ｎ型不
純物例えばAsをイオン打ち込みによって、例えば３×10
19乃至３×1021［cm-3］程度導入する。イオン打ち込み
のピークは、一度目のAsのイオン打ち込みのピークより
も基板主面からの深さが浅い領域である。このように、
ｎチャネルMISFET QN形成領域において、ｎ型不純物例
えばAsを２度に分けてイオン打込みを行うことにより、
ｎチャネルMISFET QNのソース領域及びドレイン領域を
形成する一対のn+型半導体領域８を形成しているので、
基板主面側においては不純物濃度が高いため、n+型半導
体領域８の抵抗値を低くすることができる。また、同時
に、n+型半導体領域８とp-型ウェル領域２が接する領域
においては不純物濃度は低いため、n+型半導体領域８と
p-型ウェル領域２との間に形成される空乏層の伸びを抑
えることができる。
次に、第5E図に示すように、ｐチャネルMISFET QP形
成領域において、前記サイドウォールスペーサ24及びゲ
ート電極13をマスクとして、ｐ型不純物例えばＢをイオ
ン打ち込みによって導入する。このイオン打ち込みは、
前述のｎチャネルMISFET QNの形成領域において行ったA
sのイオン打ち込みと同様に、２度に分けて行う。
成領域において、前記サイドウォールスペーサ24及びゲ
ート電極13をマスクとして、ｐ型不純物例えばＢをイオ
ン打ち込みによって導入する。このイオン打ち込みは、
前述のｎチャネルMISFET QNの形成領域において行ったA
sのイオン打ち込みと同様に、２度に分けて行う。
次に、例えば850乃至950［℃］で15乃至25分アニール
を行うことによって、第5F図に示すように、ｎチャネル
MISFET QNのソース領域とドレイン領域を形成する一対
のn+型半導体領域８並びに一対のn-型半導体領域５、ｐ
型半導体領域７、埋込み型のｎ型半導体領域100、ｐチ
ャネルMISFET QPのソース領域とドレイン領域を形成す
る一対のp+型半導体領域９並びに一対のp-型半導体領域
６、埋込み型のｎ型半導体領域101の夫々が形成され
る。
を行うことによって、第5F図に示すように、ｎチャネル
MISFET QNのソース領域とドレイン領域を形成する一対
のn+型半導体領域８並びに一対のn-型半導体領域５、ｐ
型半導体領域７、埋込み型のｎ型半導体領域100、ｐチ
ャネルMISFET QPのソース領域とドレイン領域を形成す
る一対のp+型半導体領域９並びに一対のp-型半導体領域
６、埋込み型のｎ型半導体領域101の夫々が形成され
る。
次に、例えば堆積した酸化珪素膜で絶縁膜25を形成す
る。
る。
次に、ｎチャネルMISFET QNの一対のn+型半導体領域
８の一方に達する接続孔を、前記絶縁膜25に形成する。
また、ｐチャネルMISFET QPの一対のp+型半導体領域９
の一方に達する接続孔を、前記絶縁膜25に形成する。
８の一方に達する接続孔を、前記絶縁膜25に形成する。
また、ｐチャネルMISFET QPの一対のp+型半導体領域９
の一方に達する接続孔を、前記絶縁膜25に形成する。
次に、前記接続孔を通して、ｎチャネルMISFET QNの
一対のn+型半導体領域８の一方に直接接続されるよう
に、配線14を形成する。また、前記接続孔を通して、ｐ
チャネルMISFET QPの一対のp+型半導体領域９の一方に
直接接続されるように、配線15を形成する。前記配線14
及び15は、例えばアルミニウム膜或いはアルミニウム合
金膜で形成する。
一対のn+型半導体領域８の一方に直接接続されるよう
に、配線14を形成する。また、前記接続孔を通して、ｐ
チャネルMISFET QPの一対のp+型半導体領域９の一方に
直接接続されるように、配線15を形成する。前記配線14
及び15は、例えばアルミニウム膜或いはアルミニウム合
金膜で形成する。
次に、パッシベーション膜26を堆積する。前記パッシ
ベーション膜26は、例えば窒化珪素膜又はPSG（フォシ
ョ・シリケート・ガラス）膜等で構成されている。
ベーション膜26は、例えば窒化珪素膜又はPSG（フォシ
ョ・シリケート・ガラス）膜等で構成されている。
以上示したような工程によって、第１図に示す相補型
MISFETは完成する。
MISFETは完成する。
以上説明したように、本実施例によれば、ｎチャネル
MISFET QNのゲート電極12を構成している多結晶珪素膜1
0の導電型をｐ型で構成し、かつ、ｐチャネルMISFET QP
のゲート電極13を構成している多結晶珪素膜10の導電型
をｐ型で構成したことにより、ｎチャネルMISFET QN形
成領域においてゲート電極12を構成する多結晶珪素膜10
にｐ型不純物を導入或いは拡散する工程とｐチャネルMI
SFET QP形成領域においてゲート電極13を構成する多結
晶珪素膜10にｐ型不純物を導入或いは拡散する工程とを
同一工程で行うことができるので、工程を簡略化するこ
とができる。
MISFET QNのゲート電極12を構成している多結晶珪素膜1
0の導電型をｐ型で構成し、かつ、ｐチャネルMISFET QP
のゲート電極13を構成している多結晶珪素膜10の導電型
をｐ型で構成したことにより、ｎチャネルMISFET QN形
成領域においてゲート電極12を構成する多結晶珪素膜10
にｐ型不純物を導入或いは拡散する工程とｐチャネルMI
SFET QP形成領域においてゲート電極13を構成する多結
晶珪素膜10にｐ型不純物を導入或いは拡散する工程とを
同一工程で行うことができるので、工程を簡略化するこ
とができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、本実施例においては、第5F図に示す工程でア
ニールを行うことによって夫々の半導体領域を形成した
が、各半導体領域を形成する不純物をイオン打ち込み等
によって導入した後でアニールを行うことも可能であ
る。
ニールを行うことによって夫々の半導体領域を形成した
が、各半導体領域を形成する不純物をイオン打ち込み等
によって導入した後でアニールを行うことも可能であ
る。
また、本実施例においては、基板の主面部にｐ型ウェ
ル領域及びｎ型ウェル領域を設けた例を示したが、ｐ型
基板を用いてｎ型ウェル領域のみを設けるか、又は、ｎ
型基板を用いてｐ型ウェル領域のみを設けるようにする
ことももちろん可能である。
ル領域及びｎ型ウェル領域を設けた例を示したが、ｐ型
基板を用いてｎ型ウェル領域のみを設けるか、又は、ｎ
型基板を用いてｐ型ウェル領域のみを設けるようにする
ことももちろん可能である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
ｎチャネルMISFETを有する半導体集積回路装置におい
て、高集積化を図るとともに、高速化を図ることができ
る。
て、高集積化を図るとともに、高速化を図ることができ
る。
また、相補型MISFETを有する半導体集積回路装置にお
いて、工程の簡略化を図ることができる。
いて、工程の簡略化を図ることができる。
第１図は、本発明を相補型MISFETに適用した実施例の概
略構成を示す要部断面図 第2A図は、第１図に示すｎチャネルMISFET QNの概略構
成を示す要部拡大断面図、 第2B図は、第2A図に示すｎチャネルMISFET QNのチャネ
ル領域の不純物濃度分布を示す図、 第2C図は、第2A図に示すｎチャネルMISFET QNのチャネ
ル領域の動作時のエネルギーバンドを示す図、 第2D図は、第2A図に示すｎチャネルMISFET QNのチャネ
ル領域の動作時のキャリヤの分布を示す図 第３図は、第１図に示すｎチャネルMISFET QNのゲート
電圧に対するチャネルコンダクタンスを示す図、 第4A図は、第１図に示すｐチャネルMISFET QPの概略構
成を示す要部拡大断面図、 第4B図は、第4A図に示すｐチャネルMISFET QPのチャネ
ル領域の不純物濃度分布を示す図、 第4C図は、第4A図に示すｐチャネルMISFET QPのチャネ
ル領域の動作時のエネルギーバンドを示す図、 第4D図は、第4A図に示すｐチャネルMISFET QPのチャネ
ル領域の動作時のキャリヤの分布を示す図 第5A図乃至第5F図は製造工程毎に示す実施例の相補型MI
SFETの要部断面図である。 図中、１……p-型半導体基板、２……p-型ウェル領域、
３……n-型ウェル領域、５……n-型半導体領域、６……
p-型半導体領域、８……n+型半導体領域、7,9……p+型
半導体領域、12,13……ゲート電極、21……ゲート絶縁
膜である。
略構成を示す要部断面図 第2A図は、第１図に示すｎチャネルMISFET QNの概略構
成を示す要部拡大断面図、 第2B図は、第2A図に示すｎチャネルMISFET QNのチャネ
ル領域の不純物濃度分布を示す図、 第2C図は、第2A図に示すｎチャネルMISFET QNのチャネ
ル領域の動作時のエネルギーバンドを示す図、 第2D図は、第2A図に示すｎチャネルMISFET QNのチャネ
ル領域の動作時のキャリヤの分布を示す図 第３図は、第１図に示すｎチャネルMISFET QNのゲート
電圧に対するチャネルコンダクタンスを示す図、 第4A図は、第１図に示すｐチャネルMISFET QPの概略構
成を示す要部拡大断面図、 第4B図は、第4A図に示すｐチャネルMISFET QPのチャネ
ル領域の不純物濃度分布を示す図、 第4C図は、第4A図に示すｐチャネルMISFET QPのチャネ
ル領域の動作時のエネルギーバンドを示す図、 第4D図は、第4A図に示すｐチャネルMISFET QPのチャネ
ル領域の動作時のキャリヤの分布を示す図 第5A図乃至第5F図は製造工程毎に示す実施例の相補型MI
SFETの要部断面図である。 図中、１……p-型半導体基板、２……p-型ウェル領域、
３……n-型ウェル領域、５……n-型半導体領域、６……
p-型半導体領域、８……n+型半導体領域、7,9……p+型
半導体領域、12,13……ゲート電極、21……ゲート絶縁
膜である。
Claims (1)
- 【請求項１】ｎ型ソース領域およびｎ型ドレイン領域を
有する半導体主面に、絶縁膜を介してｐ型不純物含有の
多結晶珪素膜で少なくとも構成されたゲート電極を有
し、該Ｐ型ゲート電極下の半導体主面は前記ｎ型ソース
領域およびｎ型ドレイン領域をつなぐｎ型の埋め込みチ
ャネルを有し、かつ前記ｎ型の埋め込みチャネル下に位
置して、それぞれ前記ｎ型ソース領域およびｎ型ドレイ
ン領域に接するパンチスルー防止用の不純物領域を有す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154554A JP2776891B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154554A JP2776891B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321074A JPH0321074A (ja) | 1991-01-29 |
| JP2776891B2 true JP2776891B2 (ja) | 1998-07-16 |
Family
ID=15586790
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2776891B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1989
- 1989-06-19 JP JP1154554A patent/JP2776891B2/ja not_active Expired - Fee Related
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|---|---|
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