JP3367776B2 - 半導体装置 - Google Patents

半導体装置

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JP3367776B2 JP31300094A JP31300094A JP3367776B2 JP 3367776 B2 JP3367776 B2 JP 3367776B2 JP 31300094 A JP31300094 A JP 31300094A JP 31300094 A JP31300094 A JP 31300094A JP 3367776 B2 JP3367776 B2 JP 3367776B2
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    • Y10S148/00—Metal treatment
    • Y10S148/035—Diffusion through a layer

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に係り、
特にウェル領域を有する半導体装置に関する。
【０００２】
【従来の技術】ウェル領域を有する半導体装置として、
Ｎチャネル型MOSFET（以下NMOSと称す）とＰチャネル型
MOSFET（以下PMOSと称す）とで、所望の回路を構築する
ＣＭＯＳ型半導体装置が良く知られている。ＣＭＯＳ型
半導体装置は、現在、論理ＩＣだけでなく、半導体メモ
リ、さらには１チップ・マイクロ・コンピュ−タなど、
半導体集積回路製品のほぼ全て分野で広く用いられてい
る。
【０００３】ところで、ＣＭＯＳ型半導体集積回路製品
では、その微細化、即ち集積度の向上が進んでいる。こ
の集積度の向上に伴い、素子間分離耐圧を上げるため
や、トランジスタのショ−トチャネル効果を改善するた
めに、基板やウェル領域が高濃度化してきている。
【０００４】ウェル領域の高濃度化が進むと、今まで無
視できていたような基板バイアス効果の影響が顕著とな
り初め、そのしきい値が予想のものより、遥かに上昇し
てしまう、という問題が出てきた。特に微細化のため
に、そのチャネル幅が狭くされたMOSFETでは、その基板
バイアス効果に伴うしきい値の上昇がより著しい。しき
い値が上昇すれば、トランジスタの電流駆動能力が劣化
する。
【０００５】さらに、近時の半導体集積回路製品では、
年々、その機能が発展する傾向にあり、１チップ中に、
様々な機能の回路が集積される動きが活発化している。
このために、１チップ中には、強力に微細化が進められ
るブロック、例えば半導体メモリのコア部などと、そう
でないブロック、例えば昇圧回路系、入出力回路系など
とが混在するようになっている。これらのブロック間で
は、MOSFETのサイズが違う。しかも、このサイズ差は、
集積度が高まるにつれて、広がる傾向にある。即ち、現
在、１チップ中に集積されるMOSFET間でのサイズ差が、
広がりつつある。
【０００６】このようなMOSFET間でのサイズ差が顕著化
すると、しきい値の合わせ込みが困難化する。即ち、チ
ャネルイオン注入を、MOSFETの大きさに合わせて条件を
変え、何工程にも及んで、一つ一つ行わなければならな
いからである。これは、工程数、マスク数をともに増加
させるので、製造コストを引き上げる。また、歩留りの
低下も助長する。
【０００７】また、しきい値の合わせ込みを容易化させ
るために、不純物濃度の異なるウェル領域を複数有した
装置が、日本国において公開されている。特開平４−３
４６８号である。
【０００８】しかしながら、不純物濃度の異なるウェル
領域を基板中に別々に形成するために、ウェル間分離距
離の必要性や、あるいはバイアス電位を与えるためのコ
ンタクト孔数が増加があり、微細化が難しい面がある。
【０００９】
【発明が解決しようとする課題】この発明は、コストを
引き上げることもなく、微細化に適し、かつ基板バイア
ス効果によるしきい値の上昇を緩和できる半導体装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１態様に係る半導体装置は、半導体基
板と、前記半導体基板に形成され、第１表面不純物濃度
を持つ第１部分、及び前記第１表面不純物濃度よりも低
い第２表面不純物濃度を持つ第２部分を含み、この第２
部分に対応して前記第１部分の深さよりも浅い部分を有
するウェル領域と、前記ウェル領域に形成され、このウ
ェル領域の第１部分に形成されたチャネル領域を有する
第１トランジスタと、前記ウェル領域に形成され、この
ウェル領域の第２部分に形成されたチャネル領域を有す
る第２トランジスタとを具備し、前記第２トランジスタ
のゲート幅は、前記第１トランジスタのゲート幅よりも
狭いことを特徴とする。 また、この発明の第２態様に係
る半導体装置は、半導体基板と、前記半導体基板に形成
され、第１表面不純物濃度を持つ第１部分、及び前記第
１表面不純物濃度よりも低い第２表面不純物濃度を持つ
第２部分を含み、この第２部分に対応して前記第１部分
の深さよりも浅い部分を有するウェル領域と、前記ウェ
ル領域に形成され、このウェル領域の第１部分に形成さ
れたチャネル領域を有する第１トランジスタと、前記ウ
ェル領域に形成され、このウェル領域の第２部分に形成
されたチャネル領域を有する第２トランジスタとを具備
し、前記第２トランジスタのチャネル領域の幅は、前記
第１トランジスタのチャネル領域の幅よりも小さいこと
を特徴とする。 また、この発明の第３態様に係る半導体
装置は、半導体基板と、前記半導体基板に形成され、第
１表面不純物濃度を持つ第１導電型の第１部分を含む第
１導電型の第１ウェル領域と、前記半導体基板に形成さ
れ、前記第１表面不純物濃度よりも低い第２表面不純物
濃度を持つ第１導電型の第２部分を含み、この第２部分
に対応して前記第１ウェル領域の深さよりも浅い部分を
有する第１導電型の第２ウェル領域と、前記第１ウェル
領域に形成され、この第１ウェル領域の第１部分に形成
されたチャネル領域を有する第１トランジスタと、前記
第２ウェル領域に形成され、この第２ウェル領域の第２
部分に形成されたチャネル領域を有する第２トランジス
タとを具備し、前記第２トランジスタのゲート幅は、前
記第１トラ ンジスタのゲート幅よりも狭いことを特徴と
する。 また、この発明の第４態様に係る半導体装置は、
半導体基板と、前記半導体基板に形成され、第１表面不
純物濃度を持つ第１導電型の第１部分を含む第１導電型
の第１ウェル領域と、前記半導体基板に形成され、前記
第１表面不純物濃度よりも低い第２表面不純物濃度を持
つ第１導電型の第２部分を含み、この第２部分に対応し
て前記第１ウェル領域の深さよりも浅い部分を有する第
１導電型の第２ウェル領域と、前記第１ウェル領域に形
成され、この第１ウェル領域の第１部分に形成されたチ
ャネル領域を有する第１トランジスタと、前記第２ウェ
ル領域に形成され、この第２ウェル領域の第２部分に形
成されたチャネル領域を有する第２トランジスタとを具
備し、前記第２トランジスタのチャネル領域の幅は、前
記第１トランジスタのチャネル領域の幅よりも小さいこ
とを特徴とする。
【００１１】
【００１２】
【作用】上記第１〜第４態様に係る半導体装置である
と、第１トランジスタのチャネル領域が第１表面不純物
濃度を持つ第１部分に形成され、第２トランジスタのチ
ャネル領域が、第１表面不純物濃度よりも低い第２表面
不純物濃度を持つ第２部分に形成される。これにより、
チャネル領域における不純物濃度の違いから、第１、第
２トランジスタのしきい値を調節することができる。さ
らに第２部分に対応して第１部分の深さ、又は第１ウェ
ル領域の深さよりも浅い部分を有するので、一度のチャ
ネルイオン注入で、複数のしきい値を得ることが可能と
なる。従って、マスク数を削減でき、製造コストを低下
できる。また、歩留りも向上する。
【００１３】また、第１、第２態様のように、１つのウ
ェル領域中で、表面不純物濃度を部分的に低くする構成
であれば、不純物濃度の異なる複数のウェル領域を用意
する方式に比べ、ウェル間分離距離などの必要性がな
く、バイアス電位を与えるためのコンタクト数も少なく
て済むので、微細化に適する。さらに、表面不純物濃度
が部分的に低くされた第２部分に、チャネル領域を有し
たトランジスタでは、基板バイアス効果の影響を緩和で
きる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係る半
導体装置を示す図で、（ａ）図はパタ−ン平面図、
（ｂ）図は（ａ）図中の1b−1b線に沿う断面図である。
【００１５】また、図２〜図５は、図１に示す装置を、
主要な製造工程毎に示した断面図である。まず、この発
明の第１の実施例に係る半導体装置について、製造方法
に基きながら説明する。
【００１６】図２（ａ）に示すように、２×１０15ｃｍ
-3程度の不純物濃度を有するＮ型シリコン基板１を準備
する。図２（ａ）中、参照符号２´により示される領域
は、将来、Ｐ型ウェル領域が形成される部分である。ま
た、参照符号３´〜５´により示される領域はそれぞ
れ、将来、第１〜第３のMOSFETが形成される部分、即ち
素子領域となる部分である。さらに第１の素子領域形成
予定部３´中に、参照符号６により示される領域は、将
来、第１のMOSFETのチャネル領域が形成される部分であ
る。同様に、参照符号７、８により示される領域はそれ
ぞれ、第２、第３のMOSFETのチャネル領域が形成される
部分である。
【００１７】次に、図２（ｂ）に示すように、基板１の
表面を熱酸化し、熱酸化膜９を形成する。次に、熱酸化
膜９上にホトレジストを塗布する。次に、ホトレジスト
層を、写真蝕刻法を用いてパタ−ニングすることによ
り、ウェル領域形成のためのマスクとなるレジスト層１
０を形成する。このレジスト層１０には、ウェル領域形
成予定部２´に対応した窓１０´が設けられている。さ
らに窓１０´の中には、レジストが、将来形成されるMO
SFETのチャネル幅方向に沿ってストライプ状に残されて
いる。この実施例では、チャネル形成予定部６、７上に
それぞれ、レジストが残されている。また、チャネル形
成予定部８上にはレジストが残されていない。レジスト
が部分的に残されることによって得られたレジスト層１
１-a、１１-bはそれぞれ、ウェル濃度を調節するための
マスクである。この実施例では、レジスト層１１-aのパ
タ−ン幅Ｗ-aは２μｍに設定され、一方、レジスト層１
１-bのパタ−ン幅Ｗ-bは、２μｍより広い３μｍに設定
されている。図６（ａ）および図７（ａ）にレジスト層
１１-a、１１-bのパタ−ン例を示す。レジスト層１１-
a、１１-bは、チャネル形成予定部６、７上を覆ってい
れば、図６（ａ）に示すようにレジスト層１０と一体化
されても良く、また、図７（ａ）に示すように孤立され
ていても良い。
【００１８】次に、レジスト層１０、１１-aおよび１１
-bをそれぞれマスクに用いて、ボロンイオンを、ド−ズ
量３×１０13ｃｍ-2、加速電圧１５０ｋｅＶの条件で、
基板１中に注入する。図２（ｂ）中、参照符号１２によ
り示される部分は、注入されたボロンを、模式的に示し
たものである。
【００１９】次に、図３（ａ）に示すように、レジスト
層１０、１１-aおよび１１-bを剥離した後、１２００℃
で３時間程度のアニ−ルを行う。このアニ−ルによっ
て、図３（ａ）に示すように、ボロンは、横方向拡散を
伴いながら、基板１の内部に向かって拡散する。その結
果、図３（ｂ）に示すように、深さ５μｍ程度のウェル
領域２が形成される。その表面濃度は、１．５×１０17
ｃｍ-3程度である。また、ボロンの横方向拡散によっ
て、レジスト層１１-a、１１-bが形成されていた部分下
の基板１中にも、ボロンが拡散していく。その結果、１
つのウェル領域２中に、深さ４．５μｍ程度、表面濃度
が９×１０16ｃｍ-3程度の低濃度領域２ａと、深さ４μ
ｍ程度、表面濃度が６×１０16ｃｍ-3程度の低濃度領域
２ｂとが得られる。図６（ｂ）および図７（ｂ）にその
図を示す。図６（ｂ）は、図６（ａ）に示すレジストパ
タ−ンを用いた時のウェルを示す図、図７（ｂ）は、図
７（ａ）に示すレジストパタ−ンを用いた時のウェルを
示す図である。
【００２０】さらに図８に、レジスト層１１下における
ボロンの拡散の様子を示す。図８（ａ）に示すように、
レジスト層１１の両側より基板１中に注入されたボロン
１２-R、１２-Lは、ともに横方向拡散ｙj することによ
って、レジスト層１１下の基板１中で互いに接触する。
この接触状態を、様々に変えることによって、レジスト
層１１下のウェル領域２の表面濃度を、様々に調節する
ことができる。接触状態を変えるためには、レジスト層
１１のパタ−ン幅Ｗを変えれば良い。
【００２１】図９に、レジスト層１１のパタ−ン幅Ｗ
と、MOSFETのしきい値との関係を示す。図９に示すよう
に、パタ−ン幅Ｗを広げることにより、MOSFETのしきい
値は小さくなる傾向を示す。これは、パタ−ン幅Ｗを広
げることで、このレジスト層１１下のウェル領域２にお
いて、その表面近傍の濃度が低くなることを意味してい
る。
【００２２】また、このしきい値測定の結果から、パタ
−ン幅Ｗを調節するだけで、しきい値を、最大約１Ｖ程
度シフトできることが判明した。従って、上記実施例に
係る装置は実用的である。
【００２３】また、ボロン１２-R、１２-Lが、レジスト
層１１下の基板１中で互いに接触しないと、レジスト層
１１下の基板１中に、低濃度領域２ａや２ｂを得ること
ができない。このために、低濃度領域２ａや２ｂを得る
ためには、パタ−ン幅Ｗには上限がある。
【００２４】低濃度領域２ａや２ｂを得るためのパタ−
ン幅Ｗの上限は、図８（ｂ）に示すように、理論的に
は、横方向拡散ｙj の２倍である。しかし、実際のデバ
イス、並びにプロセス設計では、パタ−ン幅Ｗの上限
を、縦方向拡散ｘj の深さの２倍としても良い。これ
は、横方向拡散ｙj と縦方向拡散ｘj との比率をほぼ、
ｙj：ｘj ＝１：１、と考えることができるためであ
る。
【００２５】この実施例では、ウェル領域２の縦方向拡
散ｘj の深さが５μｍであるから、基板１表面における
横方向拡散ｙj の伸びは、ほぼ５μｍと考えられる。よ
って、パタ−ン幅Ｗの上限は、１０μｍ（＝ｙj ×２＝
ｘj ×２）となる。
【００２６】次に、図４（ａ）に示すように、周知のＬ
ＯＣＯＳ法を用いて、例えば１０００℃の温度で、基板
１表面の選ばれた部分を熱酸化する。これにより、約５
００ｎｍの厚みを有するフィ−ルド酸化膜１３が形成さ
れる。このフィ−ルド酸化膜１３は、ウェル領域２上
に、第１〜第３素子領域３〜５を画定する。
【００２７】次いで、図４（ｂ）に示すように、基板１
表面にホトレジストを塗布し、ホトレジスト層１４を形
成する。次に、写真蝕刻法を用いて、ホトレジスト層１
４にチャネルイオン注入用の窓１４-1〜１４-3を形成す
る。次に、窓１４-1〜１４-3を介して、しきい値制御用
の不純物、例えばヒ素（Ａｓ）を、ド−ズ量２×１０12
ｃｍ-2、加速電圧７０ｋｅＶの条件で、ウェル領域２、
低濃度領域２ａ、２ｂ中に、同時に注入する。
【００２８】なお、図４（ｂ）に示したチャネルイオン
注入は、図３（ｂ）に示したウェル領域の濃度だけで所
望のトランジスタしきい値を得られるのであれば、省略
することもできる。
【００２９】また、全てチャネル領域に注入するのでは
なく、選ばれたチャネル領域だけに、注入することも可
能である。例えば窓１４-1を開けずに、窓１４-2、窓１
４-3を開けて、チャネルイオン注入を行う。このように
選ばれたチャネル領域だけへのチャネルイオン注入と、
ウェル濃度が部分的に変えられた領域２ａ（および／ま
たは２ｂ）を組み合わせることにより、より多くの種類
のしきい値を持ったトランジスタを、工程数を増やさず
に、同一基板上に得ることが可能となる。
【００３０】次に、図５に示すように、ホトレジスト層
１４を剥離し、さらに熱酸化膜９を、素子領域３〜５か
ら除去する。次に、素子領域３〜５それぞれの表面を熱
酸化し、約１５ｎｍの厚みを有するゲ−ト酸化膜１５-1
〜１５-3を形成する。次に、ＣＶＤ法を用いて、基板１
表面上にシリコンを堆積し、約３００ｎｍの厚みを有す
るポリシリコン膜を形成する。次に、ポリシリコン膜上
にホトレジストを塗布し、得られたホトレジスト層を、
写真蝕刻法を用いて、ゲ−トパタ−ンにエッチングす
る。次に、ホトレジスト層をマスクに用いて、ポリシリ
コン膜をＲＩＥ法によりエッチングすることで、ゲ−ト
電極１６-1〜１６-3を形成する。この後、図示せぬホト
レジスト層を剥離する。次に、基板表面上にホトレジス
トを塗布し、ホトレジスト層１７を形成する。次に、写
真蝕刻法を用いて、ホトレジスト層１７にウェル領域２
に対応した窓１７´を形成する。次に、窓１７´を介し
て、ソ−ス／ドレインを形成するための不純物、例えば
ヒ素（Ａｓ）を、ド−ズ量３×１０15ｃｍ-2、加速電圧
４０ｋｅＶの条件で、ウェル領域２中に注入する。
【００３１】次いで、図１（ａ）および（ｂ）に示すよ
うに、ＣＶＤ法を用いて、基板１表面上にＰＳＧなどを
堆積することで、層間絶縁膜１８を形成する。次に、層
間絶縁膜１８中に、Ｎ型ソ−ス拡散層１９-1〜１９-3、
およびＮ型ドレイン拡散層２０-1〜２０-3に達するコン
タクト孔２１-1〜２１-6を形成する。次に、コンタクト
孔２１-1〜２１-6中にタングステン（Ｗ）を成長させ、
タングステン層２２-1〜２２-6を形成する。次に、スパ
ッタ法を用いて、層間絶縁膜１８上にアルミニウムを堆
積し、アルミニウム層を形成する。次に、アルミニウム
層上にホトレジストを塗布し、得られたホトレジスト層
を、写真蝕刻法を用いて、アルミニウム配線パタ−ンに
エッチングする。次に、ホトレジスト層をマスクに用い
て、アルミニウム層をＲＩＥ法によりエッチングするこ
とで、アルミニウム配線２３-1〜２３-6を形成する。
【００３２】図１１は、第１の実施例に係る半導体装置
の、より詳細な濃度分布を示す図で、（ａ）図〜（ｃ）
図はそれぞれ、主要な工程毎の断面図である。図１１
（ａ）〜（ｃ）中の横軸および縦軸はシリコン基板中の
座標を表しており、単位はミクロンである。
【００３３】特に図１１（ｃ）に示すように、素子領域
は、１〜４ミクロンのところに設定され、ゲ−ト電極１
６は、素子領域中の２〜３ミクロンのところに形成され
る。このゲ−ト電極１６下のウェル濃度は７．０×１０
16cm-3であり、０〜１および４〜５ミクロンのところに
形成されているフィ−ルド酸化膜１３下のウェル濃度２
×１０17cm-3よりも低くなっている。このように、この
発明に係る装置では、トランジスタのしきい値電圧に関
係するゲ−ト電極１６下のウェル濃度のみが淡くされ、
他の部分は濃いままとなる。
【００３４】次に、この発明の第２の実施例について説
明する。図１２は、この発明の第２の実施例に係る半導
体装置を示す図で、（ａ）図はパタ−ン平面図、（ｂ）
図は（ａ）図中の12b −12b 線に沿う断面図である。
【００３５】図１２に示すように、第１のMOSFET１０１
におけるチャネル幅Ｗchとチャネル長Ｌchとの比率はＷ
ch／Ｌch＝１．５／１、第２のMOSFET１０２におけるチ
ャネル幅Ｗchとチャネル長Ｌchとの比率は、Ｗch／Ｌch
＝１／１、第３のMOSFET１０３におけるチャネル幅Ｗch
とチャネル長Ｌchとの比率は、Ｗch／Ｌch＝２／１とさ
れている。
【００３６】このように、ウェル領域２中に、チャネル
幅Ｗchが異なるMOSFETが複数形成されている場合、チャ
ネル幅Ｗchが小さいMOSFETが形成される部分のウェル濃
度を低くする。これは、チャネル幅Ｗchが小さい程、基
板バイアス効果によるしきい値の上昇が著しいからであ
る。この実施例では、表面濃度が最も低い、低濃度領域
２ｂ中に、チャネル幅Ｗchが最も小さい第２のMOSFET１
０２のチャネルを形成し、次に表面濃度が低い低濃度領
域２ａ中に第１のMOSFET１０１のチャネルを形成する。
そして、チャネル幅Ｗchが最も大きい第３のMOSFET１０
３のチャネルは、表面濃度が高いウェル領域２中に形成
する。このように、チャネル幅Ｗchが小さいMOSFETほ
ど、そのチャネルを、表面近傍の濃度が低い部分に形成
していくことで、基板バイアス効果によるしきい値の上
昇を、効果的に緩和できる。
【００３７】尚、この第２の実施例において、チャネル
幅をゲ−ト幅に、チャネル長をゲ−ト長にそれぞれと読
み替えても同様である。次に、この発明の第３の実施例
について説明する。
【００３８】図１３は、この発明の第３の実施例に係る
半導体装置を示す図で、（ａ）図はパタ−ン平面図、
（ｂ）図は（ａ）図中の13b −13b 線に沿う断面図であ
る。ウェル２は一つでなくとも良く、図１３に示すよう
に、ウェル２-1、２-2、２-3と互いに独立、あるいは複
数あっても良い。
【００３９】次に、この発明の第４の実施例について説
明する。図１４は、この発明の第４の実施例に係る半導
体装置を示す図で、（ａ）図はパタ−ン平面図、（ｂ）
図は（ａ）図中の14b −14b 線に沿う断面図である。図
１４に示すように、複数のウェル２-1、２-2、２-3を有
し、これらのウェル２-1、２-2、２-3の中に、チャネル
幅の異なるMOSFET101 〜103 が形成されても良い。
【００４０】次に、この発明の第５の実施例について説
明する。基板バイアス効果の影響を受けるMOSFETとして
は、回路上で、そのソ−スの電位が、高電位電源の電位
に近くなるような使われ方をされるものがある。例えば
図１５、図１６に示すトランスファゲ−ト（双方向スイ
ッチ）を構成するパストランジスタ、図１７（ａ）に示
すMOSFETを用いた抵抗、あるいはバリアトランジスタな
どである。図１７（ｂ）には、バリアトランジスタを用
いた回路の回路図が示されている。
【００４１】図１７（ｂ）に示すように、MOSFET TrBの
電流通路の一端はノ−ドＡ１に接続され、その他端はノ
−ドＡ２に接続され、そのゲ−トはＶＣＣ電位が供給さ
れる端子に接続されている。MOSFET TrDの電流通路の一
端は、ノ−ドＡ３に接続され、その他端はノ−ドＡ４に
接続され、そのゲ−トは上記ノ−ドＡ２に接続されてい
る。MOSFET TrDはノ−ドＡ３からノ−ドＡ４へ信号を伝
えるトランジスタであり、MOSFET TrBはノ−ドＡ１から
ノ−ドＡ２（MOSFET TrD）へ信号を伝えるトランジスタ
である。MOSFET TrBはノ−ドＡ２の電位を上げる。ノ−
ドＡ２の電位が上がることで、MOSFET TrDのゲ−トに高
い電位が与えられるようになり、MOSFETTrDは、ノ−ド
Ａ３からノ−ドＡ４へ電圧ドロップの少ない信号を伝え
られるようになる。
【００４２】MOSFET TrBは、ノ−ドＡ２にキャリアを閉
じ込めるために、バリアトランジスタと呼ばれている。
そのキャリアを閉じ込める動作の概要を説明する。ま
ず、ノ−ドＡ１の電位を０ＶからＶＣＣレベルに上げる
と、ノ−ドＡ２の電位はＶＣＣ−Ｖthとなる（Ｖthは、
MOSFET TrBのしきい値電圧）。この後、ノ−ドＡ３の電
位を０ＶからＶＣＣレベル（あるいはＶＰＰレベル）に
上げる。このとき、MOSFET TrDのソ−スＳとゲ−トＧと
の間にカップリングが起こり、ノ−ドＡ２の電位は昇圧
される。ノ−ドＡ２の昇圧される度合いは、しきい値Ｖ
thが低いほど良好である。図１７（ｂ）に示す回路は、
例えばワ−ド線ドライバに見ることができる。この場合
には、MOSFET TrDがワ−ド線ドライバである。
【００４３】図１５〜図１７（ｂ）に示すように、ソ−
スの電位と基板バイアス電位とが互いに相異されたMOSF
ETのように、ソ−スの電位が高電位電源の電位Ｖｃｃに
近いと、その基板電位に、上記電位Ｖｃｃが実効的に加
わることとなるので、基板バイアス効果が強く働く。そ
して、そのしきい値が高くなり、所定のゲ−ト電位では
電流駆動能力が落ちてしまう。
【００４４】このようなMOSFETを有する回路としては、
メモリセルアレイ中に設けられたビット線対を、選択し
て活性化させるビット線対選択ゲ−トなどである。ビッ
ト線対選択ゲ−トは、例えばシェア−ドセンスアンプ方
式のダイナミック型ＲＡＭ（ＤＲＡＭ）などに組み込ま
れている。
【００４５】図１８は、ＤＲＡＭが有するビット線対選
択ゲ−トの回路図である。図１８に示すように、ビット
線ＢＬ、ＢＢＬ（先頭のＢは反転を示す）の各一端側に
は、１つの転送用トランジスタと１つの記憶用キャパシ
タとによって構成されるメモリセル群３０が接続されて
いる。メモリセル群３０の各転送用トランジスタのゲ−
トにはそれぞれ、ワ−ド線ＷＬ0 〜ＷＬn が、ドレイン
にはビット線ＢＬ、ＢＢＬが、ソ−スには対応する記憶
用キャパシタの蓄積電極がそれぞれ接続されている。ま
た、記憶用キャパシタのプレ−ト電極にはプレ−ト電位
が印加されている。
【００４６】ビット線ＢＬ、ＢＢＬの各他端側は、セン
ス回路３１、および図示せぬカラム選択ゲ−トを介して
デ−タ線ＤＱ、ＢＤＱに接続される。センス回路３１
は、PMOSフリップフロップ３２とNMOSフリップフロップ
３３とからなり、さらに、PMOSフリップフロップ３２と
NMOSフリップフロップ３３との間には、ビット線ＢＬに
直列に接続された、ビット線対選択ゲ−ト３４が設けら
れている。
【００４７】上記回路のうち、ビット線対選択ゲ−ト３
４は信号伝搬経路中に設けられたスイッチである。従っ
てビット線対選択ゲ−ト３４を構成するNMOS３５、３６
のソ−ス／ドレインは、ビット線ＢＬ、またはＢＢＬ中
に直列に挿入されている。このような接続では、ソ−ス
の電位が基板電位と異なり、かつその動作中において、
ソ−スの電位が電源電位に近くなる時期が発生する。
【００４８】例えばビット線ＢＬ、ＢＢＬがプリチャ−
ジ状態された状態では、NMOS３５、３６の回路上のソ−
スの電位が高まっている。この状態から、ビット線ＢＬ
（またはＢＢＬ）を“Ｈ”および“Ｌ”レベルのいずれ
かへ遷移させる時、NMOS３５（または３６）は、基板バ
イアス効果を顕著に受けて、しきい値が高まり、その駆
動能力が劣化する。
【００４９】図１９には、図１８中に示す回路のうち、
NMOS部分の典型的なパタ−ン例が示されている。図１９
に示すように、NMOSフリップフロップ３３を構成するNM
OS３７、３８はそれぞれ、それらの電流通路がビット線
ＢＬ、ＢＢＬに直交するようにして、ウェル領域２中に
形成される。これに対して、NMOS３５、３６はそれぞ
れ、それらの電流通路がビット線ＢＬ、ＢＢＬに平行に
形成される。
【００５０】上記回路において、NMOS３７、３８は、ビ
ット線ＢＬ、ＢＢＬの電位を充分に反転させるために、
図１９に示されるように、それらのチャネル幅は広くさ
れ、充分な電流駆動能力が得られるようにしている。一
方、チャネル長方向のサイズは、ＤＲＡＭにおける高集
積化の要請から、縮小されつつある。
【００５１】ここで、NMOS３７、３８のチャネル長方向
のサイズを縮小させると、NMOS３５、３６では、そのチ
ャネル幅方向のサイズを縮小させなければならない。チ
ャネル幅が小さいMOSFETでは、もともと電流駆動能力が
小さい。かつNMOS３５、３６では、それらのソ−スの電
位と基板バイアス電位とが相違するため、基板バイアス
効果の影響も受けやすい。よって、NMOS３５、３６で
は、充分な電流駆動能力を必要とされているにも関わら
ず、チャネル幅および回路上での接続状態の両面から、
しきい値が上昇させられ、電流駆動能力の劣化が激し
い。
【００５２】そこで、NMOS３７、３８のチャネル長方向
のサイズが縮小された場合に、NMOS３５、３６を、図１
９に示すように低濃度領域２ａ中に形成する。このよう
にすることで、チャネル幅および回路上での接続状態の
両面からのしきい値の上昇を、同時に緩和することがで
き、電流駆動能力の劣化を防止できる。
【００５３】図１０は、基板電位と、ビット線対選択ゲ
−ト３４におけるNMOSのしきい値との関係を示す図であ
る。図１０における基板電位は、基板バイアス効果を考
慮したもので、NMOSの基板バイアス電位（通常０Ｖ）
に、NMOSの回路上のソ−ス電位を加えた電位である。
【００５４】図１０に示すように、NMOS３５（または３
６）を、低濃度領域２ａ中に形成しなかった場合、基板
電位が上昇するにつれて、そのしきい値は、Ｉ線に示す
ような上昇する。しかし、上記実施例では、NMOS３５
（または３６）を、低濃度領域２ａ中に形成すること
で、II線に示すように、初期状態におけるしきい値も低
く、かつ上昇の度合いも低い。尚、このしきい値の測定
は、チャネル幅Ｗchとチャネル長Ｌchとの比率Ｗch／Ｌ
chが１／１のMOSFETで行われている。
【００５５】上記測定結果から、低濃度領域２ａに形成
されたNMOS３５（または３６）では、しきい値の上昇が
少なく、回路上のドレインから回路上のソ−スへ、充分
な電流を供給できることが判明する。
【００５６】よって、図１９に示すように、ビット線Ｂ
Ｌ（またはＢＢＬ）を構成する金属配線層が、NMOS３５
（または３６）によって分断される場合であっても、充
分な電流を、分断された金属配線層３９-1から金属配線
層３９-2へ、および配線層３９-2から金属配線層３９-1
へ、というように双方向に供給できる。
【００５７】次に、この発明を適用できる様々な論理ゲ
−トについて説明する。図２０はこの発明を適用できる
２入力型NANDゲ−ト回路を示す図で、（ａ）図はその記
号を示す図、（ｂ）図はその典型的な回路図、（ｃ）図
はその断面図である。
【００５８】図２０（ａ）に示す２入力型NANDゲ−ト回
路を、ＣＭＯＳ型半導体装置により構成すると、図２０
（ｂ）に示す回路となる。図２０（ｂ）に示すように、
２入力型NANDゲ−ト回路は、高電位電源Ｖｃｃと出力端
との間に並列接続されたPMOSP1 、P2と、接地端と出力
端との間に直列接続されたNMOS N1 、N2とからなる。こ
のような回路では、NMOS N2 が、そのソ−ス電位がNMOS
N1 のドレインから供給され、その基板バイアス電位
（この例では接地）と異なってしまうために、基板バイ
アス効果の影響を受けやすい。そこで、図２０（ｃ）に
示すように、NMOSN2 のチャネル部分をレジストでマス
クしながら、Ｐ型ウェル領域２を形成するためのボロン
をＮ型シリコン基板１内に打ち込むことで、NMOS N2 の
ゲ−ト電極下に低濃度領域２ａを形成する。このように
NMOS N2 のチャネル近傍のウェル濃度を下げることで、
NMOS N2 が受ける基板バイアス効果の影響を、軽減する
ことができる。しかも、NMOS N2 のゲ−ト電極下に低濃
度領域２ａは、ボロンの横方向拡散部分を使うだけであ
るため、面積の増加もない。また、チャネルイオン注入
を行う場合にも、低濃度領域２ａの濃度を横方向拡散部
分の重なり具合を調整し、適当な値とすることで、１回
のイオン注入だけですませることが可能である。
【００５９】図２１はこの発明を適用できる３入力型NA
NDゲ−ト回路を示す図で、（ａ）図はその記号を示す
図、（ｂ）図はその典型的な回路図、（ｃ）図はその断
面図である。
【００６０】図２１（ａ）に示す３入力型NANDゲ−ト回
路を、ＣＭＯＳ型半導体装置により構成すると、図２１
（ｂ）に示す回路となる。図２１（ｂ）に示すように、
３入力型NANDゲ−ト回路は、高電位電源Ｖｃｃと出力端
との間に並列接続されたPMOSP1 、P2、P3と、接地端と
出力端との間に直列接続されたNMOS N1 、N2、N3とから
なる。このような回路では、NMOS N2 およびN3が、基板
バイアス効果の影響を受けやすいため、図２１（ｃ）に
示すように、NMOS N2 のゲ−ト電極下に低濃度領域２ａ
を形成し、NMOS N3 のゲ−ト電極下に低濃度領域２ｂを
形成する。このようにすることで、２入力型NANDゲ−ト
回路の場合と同様に、NMOS N2 およびN3が受ける基板バ
イアス効果の影響を軽減できる。
【００６１】また、低濃度領域２ａと低濃度領域２ｂと
は同じ濃度でも良いが、低濃度領域２ｂの濃度を、低濃
度領域２ａよりも低くしておくと、なお良い。これは、
NMOSN3 のほうが、NMOS N2 よりもソ−ス電位と基板バ
イアス電位との差が大きく、基板バイアス効果の影響が
強く現れるためである。このようにゲ−ト電極下のウェ
ルに濃度差をつけたい場合でも、この発明では、チャネ
ル部を覆うレジストの幅を変えるだけで良いので、簡単
に済む。
【００６２】図２２はこの発明を適用できる２入力型NO
R ゲ−ト回路を示す図で、（ａ）図はその記号を示す
図、（ｂ）図はその典型的な回路図、（ｃ）図はその断
面図である。
【００６３】図２２（ａ）に示す２入力型NOR ゲ−ト回
路を、ＣＭＯＳ型半導体装置により構成すると、図２２
（ｂ）に示す回路となる。図２２（ｂ）に示すように、
２入力型NOR ゲ−ト回路は、高電位電源Ｖｃｃと出力端
との間に直列接続されたPMOSP1 、P2と、接地端と出力
端との間に並列接続されたNMOS N1 、N2とからなる。こ
のような回路では、PMOS P2 が、基板バイアス効果の影
響を受けやすいので、PMOS P2 のゲ−ト電極下の不純物
濃度を低下させる。この実施例では基板１がＮ型であ
る。このような構造の時、PMOS P2 のゲ−ト電極下の不
純物濃度のみを下げるためには、図２２（ｃ）に示すよ
うに、Ｎ型基板１にさらにＮ型のウェル領域５０を設け
ると良い。かつこのウェル領域５０を、PMOS P2 のチャ
ネル部分をレジストでマスクしながら、ヒ素あるいはリ
ンをイオン注入して形成する。このようにすることで、
PMOS P2 のゲ−ト電極下に、低濃度領域５０ａを形成す
ることができ、NANDゲ−ト回路のNMOSの場合と同様に、
PMOS P2 が受ける基板バイアス効果の影響を軽減するこ
とができる。
【００６４】図２３はこの発明を適用できる３入力型NO
R ゲ−ト回路を示す図で、（ａ）図はその記号を示す
図、（ｂ）図はその典型的な回路図、（ｃ）図はその断
面図である。
【００６５】図２３（ａ）に示す３入力型NOR ゲ−ト回
路を、ＣＭＯＳ型半導体装置により構成すると、図２３
（ｂ）に示す回路となる。図２３（ｂ）に示すように、
３入力型NOR ゲ−ト回路は、高電位電源Ｖｃｃと出力端
との間に直列接続されたPMOSP1 、P2、P3と、接地端と
出力端との間に並列接続されたNMOS N1 、N2、N3とから
なる。このような回路では、PMOS P2 およびP3が、基板
バイアス効果の影響を受けやすい。よって、図２３
（ｃ）に示すように、PMOS P2 のゲ−ト電極下に低濃度
領域５０ａを形成し、PMOS P3 のゲ−ト電極下に低濃度
領域５０ｂを形成する。これにより、３入力型NANDゲ−
ト回路のNMOSの場合と同様、PMOS P2 およびP3が受ける
基板バイアス効果の影響を軽減できる。
【００６６】この３入力型NOR ゲ−ト回路においても、
低濃度領域５０ａと低濃度領域５０ｂとは同じ濃度でも
良いが、３入力型NANDゲ−ト回路と同様、低濃度領域５
０ｂの濃度を、低濃度領域５０ａよりも低くすること
が、より好ましい。
【００６７】尚、これら２入力型および３入力型NOR ゲ
−ト回路では、基板１をＰ型に代え、このＰ型基板内
に、Ｎ型ウェル領域５０を形成するようにしても良い。
図２４はこの発明を適用できるOR-NAND ゲ−ト回路を示
す図で、（ａ）図はその記号を示す図、（ｂ）図はその
典型的な回路図、（ｃ）図は他の回路図である。
【００６８】図２４（ａ）に示すOR-NAND ゲ−ト回路
を、ＣＭＯＳ型半導体装置により構成すると、図２４
（ｂ）、または図２４（ｃ）に示す回路となる。まず、
図２４（ｂ）に示すように、OR-NAND ゲ−ト回路の典型
的な回路は、高電位電源Ｖｃｃと出力端との間に直列接
続された、PMOS P1 、P3、並びにこれらPMOS P1 、P3と
並列接続されたPMOS P2 と、接地端にソ−スを接続した
ＮＭＯＳ Ｎ１と、ＮＭＯＳ Ｎ１ のドレインと出力
端との間に並列接続されたNMOS N2 、N3とからなる。こ
のような回路では、PMOS P3 、NMOS N2 、N3がそれぞ
れ、ソ−ス電位と基板バイアス電位とが相違する。
【００６９】図２５は図２４（ｂ）に示す回路の構造を
示す図で、（ａ）図はその平面図、（ｂ）図は（ａ）図
中の25b −25b 線に沿う断面図、（ｃ）図は（ａ）図中
の25c −25c 線に沿う断面図である。
【００７０】図２５（ａ）〜（ｃ）に示すように、PMOS
P3 、NMOS N2 、N3のゲ−ト電極下それぞれのウェル領
域を低濃度化する。これにより、PMOS P3 、NMOS N2 、
N3はそれぞれ、基板バイアス効果の影響を軽減すること
ができる。
【００７１】また、図２５（ａ）の平面図に示すよう
に、基板バイアス効果の影響を軽減したいMOSFETが複数
ある時には、特にNMOS N2 、N3の配置パタ−ンに見られ
るように、これら複数のMOSFETをチャネル幅方向に並
べ、かつこれらの複数のMOSFETのゲ−トが互いに一本の
直線上に配置させることが良い。このように、基板バイ
アス効果の影響を軽減したいMOSFETを、ゲ−トが互いに
一本の直線上に位置されるようにチャネル幅方向に並べ
て配置することにより、チャネル部分上を覆うためのレ
ジスト層を、シンプルな一本のストライプで形成するこ
とができ、レジスト層のパタ−ン複雑化を防止できる。
レジスト層のパタ−ン複雑化を防止できると、微細なレ
ジストパタ−ンを形成し易くなるので、素子の微細化に
都合が良い。
【００７２】図２４（ｃ）には、ＣＭＯＳ型OR-NAND ゲ
−ト回路の他の回路が示されている。この他の回路は、
図２４（ｂ）に示す回路と、並列接続されているNMOS N
2 、N3と、NMOS N1 との位置が入れ替わっていることが
異なる。即ち、NMOS N2 、N3のソ−スはそれぞれ接地端
に接続され、これらNMOS N2 、N3のドレインはNMOS N1
のソ−スに共通に接続されている。そして、NMOS N1 の
ドレインは、出力端に接続されている。この回路では、
PMOS P3 およびNMOS N1 が、基板バイアス効果の影響を
受け易い。そこで、図２６（ａ）〜（ｃ）に示すよう
に、PMOS P3 のゲ−ト電極下に、低濃度領域５０ａを形
成し、NMOS N1 のゲ−ト電極下には、低濃度領域２ａを
形成する。この構造とすることで、OR-NAND ゲ−ト回路
を構成するMOSFETの基板バイアス効果の影響を軽減する
ことができる。
【００７３】尚、図２６中、（ａ）図はその平面図、
（ｂ）図は（ａ）図中の26b −26b 線に沿う断面図、
（ｃ）図は（ａ）図中の26c −26c 線に沿う断面図であ
る。図２７はこの発明を適用できるAND-NOR ゲ−ト回路
を示す図で、（ａ）図はその記号を示す図、（ｂ）図は
その典型的な回路図、（ｃ）図は他の回路図である。
【００７４】図２７（ａ）に示すAND-NOR ゲ−ト回路
を、ＣＭＯＳ型半導体装置により構成すると、図２７
（ｂ）、または図２７（ｃ）に示す回路となる。AND-NO
R ゲ−ト回路の典型的な回路は、図２７（ｂ）に示さ
れ、その回路は、高電位電源Ｖｃｃにソ−スを接続した
PMOS P1 および P2 と、PMOS P1 および P2 のドレイン
にソ−スを接続し、ドレインを出力端に接続したPMOS P
3 と、出力端と接地端との間に直列接続されたNMOS N2
、N3と、NMOS N2 、N3と並列接続されたNMOS N1 とか
らなる。このような回路では、PMOS P3 、NMOS N2 がそ
れぞれ、ソ−ス電位と基板バイアス電位とが相違するた
めに、基板バイアス効果の影響を受け易い。
【００７５】図２８は図２７（ｂ）に示す回路の構造を
示す図で、（ａ）図はその平面図、（ｂ）図は（ａ）図
中の28b −28b 線に沿う断面図、（ｃ）図は（ａ）図中
の28c −28c 線に沿う断面図である。
【００７６】図２８（ａ）〜（ｃ）に示すように、PMOS
P3 、NMOS N2 のゲ−ト電極下それぞれのウェル領域を
低濃度化する。これにより、PMOS P3 、NMOS N2 はそれ
ぞれ、基板バイアス効果の影響を軽減することができ
る。
【００７７】図２７（ｃ）に示すＣＭＯＳ型AND-NOR ゲ
−ト回路の他の回路は、図２７（ｂ）に示す回路と、並
列接続されているPMOS P1 、P2と、PMOS P3 との位置が
入れ替わっていることが異なる。即ち、PMOS P3 のソ−
スはＶｃｃ端に接続され、このPMOS P3 のドレインはPM
OS P1 、P2の共通ソ−スに接続されている。そして、PM
OS P3 のドレインは出力端に接続されている。
【００７８】この回路では、PMOS P1 、P2およびNMOS N
2 が、基板バイアス効果の影響を受け易い。そこで、図
２９（ａ）〜（ｃ）に示すように、PMOS P1 およびP2の
ゲ−ト電極下に、低濃度領域５０ａを形成し、NMOS N2
のゲ−ト電極下に低濃度領域２ａを形成する。この構造
とすることで、AND-NOR ゲ−ト回路を構成するMOSFETの
基板バイアス効果の影響を軽減することができる。
【００７９】図30はこの発明を適用できる2OR-NANDゲ−
ト回路を示す図で、（ａ）図はその記号を示す図、
（ｂ）図はその典型的な回路図である。図30（ａ）に示
す2OR-NANDゲ−ト回路を、ＣＭＯＳ回路により構成する
と、図30（ｂ）に示す回路となる。
【００８０】図30（ｂ）に示すように、ＣＭＯＳ型の2O
R-NANDゲ−ト回路は、Ｖｃｃ端と出力端との間に直列に
接続されたPMOS P1 、P2と、これらPMOS P1 、P2と並列
に接続されたPMOS P3 、P4と、出力端と接地端との間に
直列に接続されたNMOS N1 、N3と、これらNMOS N1 、N3
と並列に接続されたNMOS N2 、N4とからなる。この回路
をシリコン基板中に集積回路として形成すると、図31に
示す構造となる。
【００８１】図31は図30（ｂ）に示す回路の構造を示す
図で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の
31b −31b 線に沿う断面図、（ｃ）図は（ａ）図中の31
c −31c 線に沿う断面図である。
【００８２】図30（ｂ）に示す回路では、PMOS P2 、P
4、並びにNMOS N1 、N2が基板バイアス効果の影響を受
けやすい。そこで、集積回路化した時には、図31（ａ）
〜（ｃ）に示すように、PMOS P2 、P4のゲ−ト電極下に
低濃度領域５０ａを形成し、NMOS N1 、N2のゲ−ト電極
下に低濃度領域２ａを形成する。この構造とすること
で、ＣＭＯＳ型の2OR-NANDゲ−ト回路を構成するトラン
ジスタの基板バイアス効果の影響を軽減することができ
る。
【００８３】図32はこの発明を適用できる2AND-NORゲ−
ト回路を示す図で、（ａ）図はその記号を示す図、
（ｂ）図はその典型的な回路図である。図32（ａ）に示
す2AND-NORゲ−ト回路を、ＣＭＯＳ回路により構成する
と、図32（ｂ）に示す回路となる。
【００８４】図32（ｂ）に示すように、ＣＭＯＳ型の2A
ND-NORゲ−ト回路は、Ｖｃｃ端と出力端との間に直列に
接続されたPMOS P1 、P3と、これらPMOS P1 、P3と並列
に接続されたPMOS P2 、P4と、出力端と接地端との間に
直列に接続されたNMOS N1 、N2と、これらNMOS N1 、N2
と並列に接続されたNMOS N3 、N4とからなる。この回路
をシリコン基板中に集積回路として形成すると、図33に
示す構造となる。
【００８５】図33は図32（ｂ）に示す回路の構造を示す
図で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の
33b −33b 線に沿う断面図、（ｃ）図は（ａ）図中の33
c −33c 線に沿う断面図である。
【００８６】図32（ｂ）に示す回路では、PMOS P3 、P
4、並びにNMOS N1 、N3が基板バイアス効果の影響を受
けやすい。そこで、集積回路化した時には、図33（ａ）
〜（ｃ）に示すように、PMOS P3 、P4のゲ−ト電極下に
低濃度領域５０ａを形成し、NMOS N1 、N3のゲ−ト電極
下に低濃度領域２ａを形成する。この構造とすること
で、ＣＭＯＳ型の2OR-NANDゲ−ト回路を構成するトラン
ジスタの基板バイアス効果の影響を軽減することができ
る。
【００８７】図34はこの発明を適用できるクロックト・
インバ−タ回路を示す図で、（ａ）図はその記号を示す
図、（ｂ）図はその典型的な回路図、（ｃ）図は他の回
路図である。
【００８８】図34（ａ）に示すクロックト・インバ−タ
回路を、ＣＭＯＳ型回路に構成すると、図34（ｂ）、又
は図34（ｃ）に示す回路となる。ＣＭＯＳ型のクロック
ト・インバ−タ回路は、図34（ｂ）に示すように、Ｖｃ
ｃ端と出力端との間に直列に接続されたPMOS P1 、P2
と、出力端と接地端との間に直列に接続されたNMOS N1
、N2とからなる。インバ−タ回路を活性化させるため
のクロック信号φ、φ(BAR) はそれぞれ、出力端にドレ
インを接続したPMOS P2 およびNMOS N2 に供給される。
又は、図34（ｃ）に示すように、クロック信号φ、φ(B
AR) がゲ−トに供給されるPMOS P2 およびNMOS N2 を、
電源側に入れ替えても良い。これらの回路を集積回路化
すると、図35（ａ）、（ｂ）に示す構造となる。
【００８９】図35は図34に示す回路の構造を示す図で、
（ａ）図は図34（ｂ）に示される回路の断面図、（ｂ）
図は図34（ｃ）に示される回路の断面図である。図34
（ｂ）に示す回路では、PMOS P2 およびNMOS N2 が基板
バイアス効果の影響を受けやすいので、図35（ａ）に示
すように、PMOS P2 のゲ−ト電極下に低濃度領域５０ａ
を形成し、NMOS N2 のゲ−ト電極下に低濃度領域２ａを
形成する。
【００９０】また、図34（ｃ）に示す回路では、PMOS P
1 およびNMOS N1 が基板バイアス効果の影響を受けやす
いので、図35（ｂ）に示すように、PMOS P1 のゲ−ト電
極下に低濃度領域５０ａを形成し、NMOS N1 のゲ−ト電
極下に低濃度領域２ａを形成する。
【００９１】これらの構造とすることで、ＣＭＯＳ型の
クロックト・インバ−タ回路を構成するトランジスタに
おいて、基板バイアス効果の影響を軽減することができ
る。次に、この発明を適用して形成したDRAMについて説
明する。
【００９２】前述した実施例中、図18および図19を参照
して、この発明をシェア−ドセンスアンプ方式型のＤＲ
ＡＭが有するビット線対選択ゲ−トに用いた例を説明し
た。以下、この発明を、ＤＲＡＭが有する他の回路に適
用した例について説明する。
【００９３】図36は、この発明を適用できるDRAMのビッ
ト線近傍の回路図である。図36に示すように、センス回
路３１-0〜３１-mはそれぞれ、カラム毎に設けられてい
る。センス回路３１-0〜３１-mはそれぞれ、PMOSにより
構成されたフリップフロップ回路３２-0〜３２-mと、NM
OSにより構成されたフリップフロップ回路３３-0〜３３
-mとからなる。
【００９４】フリップフロップ回路３３-0〜３３-mのソ
−スには、センスアンプ活性化信号ＢＳＡＮが供給され
ており、常に接地電位が供給されているわけではない。
信号ＢＳＡＮは、通常の状態では、接地電位よりも高い
電位とされ、メモリのセンス動作の時のみ、接地電位に
変化する。
【００９５】このような回路においても、トランジスタ
のソ−スが基板電位と異なる時がある。このため、回路
３３-0〜３３-mを構成するNMOS N10-0〜N10-m 、N11-0
〜N11-m のゲ−ト電極下のウェル濃度をそれぞれ、不純
物の横方向拡散部分を使って低下させておく。これによ
り、基板バイアス効果の影響を軽減することができる。
【００９６】また、フリップフロップ回路３２-0〜３２
-mについても同様であり、そのソ−スには電源Ｖｃｃが
常に供給されず、センスアンプ活性化信号ＳＡＰが供給
される。このため、回路３２-0〜３２-mを構成するPMOS
P10-0〜P10-m 、P11-0 〜P11-m のゲ−ト電極下のウェ
ル濃度をそれぞれ、不純物の横方向拡散部分を使って低
下させておくことにより、基板バイアス効果の影響を軽
減することができる。
【００９７】また、図36には、他の回路としてビット線
対イコライズ回路６０-0〜６０-mが示されている。イコ
ライズ回路６０-0〜６０-mのソ−スには、接地電位では
無く、イコライズ電位ＶＢＬが供給される。イコライズ
電位ＶＢＬは、例えば電源電位Ｖｃｃの５０〜６０％の
電位である。従って、イコライズ信号ＢＥＱＬに応じ、
電位ＶＢＬを回路６０-0〜６０-mに供給するNMOS N12-0
〜N12-m 、N13-0 〜N13-m のゲ−ト電極下のウェル濃度
をそれぞれ、不純物の横方向拡散部分を使って低下させ
ておくことにより、基板バイアス効果の影響を軽減する
ことができる。
【００９８】さらに、このイコライズ回路６０-0〜６０
-mが含むビット線対短絡用のトランジスタNMOS N14-0〜
N14-m においても、不純物の横方向拡散部分を使って、
ゲ−ト電極下のウェル濃度を低下させることで、基板バ
イアス効果の影響を軽減できる。
【００９９】また、図36には、カラム選択ゲ−ト回路６
１-0〜６１-mが示されている。このカラム選択ゲ−ト回
路６１-0〜６１-mを構成するNMOS N15-0〜N15-m 、 N16
-0〜N16-m は、ビット線ＢＬ０、ＢＢＬ０、…ＢＬｍ、
ＢＢＬｍ中に挿入されている。これらNMOS N15-0〜N15-
m 、 N16-0〜N16-m についても、ゲ−ト電極下のウェル
濃度をそれぞれ、不純物の横方向拡散部分を使って低下
させておくことにより、基板バイアス効果の影響を軽減
することができる。
【０１００】図37は、スタック型のDRAMの構造を概略的
に示した断面図である。図36に示す回路を有するDRAMと
しては、図37に示すように、例えばスタック型のDRAMが
ある。
【０１０１】図37に示すように、Ｐ型シリコン基板７０
があり、このＰ型シリコン基板７０の表面領域内には、
Ｐ型ウェル領域２-1、２-2、Ｎ型ウェル領域５０がそれ
ぞれ形成されている。スタック型のメモリセルはＰ型ウ
ェル領域２-1に形成され、NMOSFET は、Ｐ型ウェル領域
２-2に形成され、PMOSFET は、Ｎ型ウェル領域５０に形
成される。Ｐ型ウェル領域２-2には、不純物の横方向拡
散部分を使って形成された低濃度領域２ａ-2が設けられ
ており、この低濃度領域２ａ-2中には、図36に示された
NMOS N10、N11 、…N16 などのチャネル部分が形成され
る。また、Ｎ型ウェル領域５０にも、低濃度領域２ａ-2
と同様な低濃度領域５０ａが設けられており、この低濃
度領域５０ａ中には、図36に示されたPMOS P10、P11 な
どのチャネル部分が形成される。
【０１０２】さらに、メモリセルが形成されるＰ型ウェ
ル領域２-1中にも、不純物の横方向拡散部分を使って形
成された低濃度領域２ａ-1が設けられている。この低濃
度領域２ａ-1中には、メモリセルのトランスファ・トラ
ンジスタのチャネル部分が設けられる。メモリセルのト
ランスファ・トランジスタもまた、そのソ−スがデ−タ
記憶用のメモリキャパシタに接続されているので、その
ソ−ス電位と基板電位とが異なっている。このようなト
ランスファ・トランジスタのチャネル部分を、低濃度領
域２ａ-1中に形成することで、基板バイアス効果の影響
を軽減することができる。特にトランスファ・トランジ
スタでは、基板バイアス効果に伴うしきい値の上昇問題
が解決されるので、ゲ−ト電位（ワ−ド線電位）を低く
しても、トランスファ・トランジスタに十分な駆動能力
を得ることができる。この効果は、トランスファ・トラ
ンジスタの、より一層の微細化に有用である。さらに、
微細かつ低ゲ−ト電圧でも十分な駆動能力を有するトラ
ンスファ・トランジスタが得られるため、微細化により
メモリキャパシタの蓄積容量Ｃｓが小さくなってきて
も、キャパシタに蓄積された電荷を、十分にビット線に
伝えることが可能となる。即ち、トランスファ・トラン
ジスタの基板バイアス効果が除かれる分、その感度が増
す。トランスファ・トランジスタの感度が増せば、その
感度が上昇する分、メモリキャパシタの蓄積容量Ｃｓを
減ずることが可能となるため、メモリキャパシタの、更
なる微細化も可能になる。
【０１０３】なお、ゲ−ト電位（ワ−ド線電位）を低く
する、の詳細な意味は次の通りである。DRAMでは、セル
に“１”の情報を書き込む際、セルキャパシタに電源電
位を書き込む。この場合、ビット線の電位を電源電位と
し、ワ−ド線の電位を電源電位よりもセルトランスファ
・トランジスタのしきい分高いレベルまで昇圧しなけれ
ば、セルキャパシタに電源電位が書き込まれない。とこ
ろが、このセルへの書き込み動作は、セルトランスファ
・トランジスタのソ−ス電位を非常に高い電位まで持ち
上げてしまう。ソ−ス電位が高くなると、バックゲ−ト
電圧も大きくなってしまうので、セルトランスファ・ト
ランジスタのしきい値も、それに応じて非常に高くなっ
てしまう。セルトランスファ・トランジスタのしきい値
が高くなると、ワ−ド線の昇圧レベルも、それ相応にか
なり高くする必要がある。
【０１０４】しかしながら、ワ−ド線には、複数のセル
が電気的に接続されているため、もし、他のセルに
“０”レベルが書き込まれていたとすると（ビット線０
Ｖ）、その“０”書き込みのセルトランスファ・トラン
ジスタのゲ−ト酸化膜には、非常に高い電界がかかって
しまう。ゲ−ト酸化膜への非常に高い電界の印加は、セ
ルの信頼性に問題が生ずる可能性を秘めている。このよ
うな電界を緩和するためには、ワ−ド線の昇圧レベル、
即ちワ−ド線電位を下げることが、簡単で最も有効な手
段である。この意味で、セルトランスファ・トランジス
タのしきい値を下げることも可能であり、セルに“１”
の情報を書き込む際のワ−ド線電位を低く設定できる上
記実施例は、有効である。
【０１０５】また、この発明は、Ｐ型ウェル領域２のバ
イアス電位が接地電位とならないような装置においても
有効である。この種の装置としては、例えば埋込プレ−
ト電極型ＤＲＡＭがある。ＤＲＡＭは、メモリコア部、
即ちメモリセルおよびその周辺回路を有するが、埋込プ
レ−ト電極型ＤＲＡＭでは、このメモリコア部を形成す
るために、基板中にＰ型ウェル領域が設けられており、
かつこのＰ型ウェル領域は、負の電位Ｖbbによりバイア
スされている。
【０１０６】このように、負の電位Ｖbbにバイアスされ
たウェル領域にＮチャネル型MOSFETが形成されると、そ
のMOSFETは、自ずとバックゲ−トバイアス電位とソ−ス
電位とが相違する。
【０１０７】図38は、埋込プレ−ト電極型ＤＲＡＭのビ
ット線近傍の回路の回路図である。図38に示すように、
埋込プレ−ト電極型ＤＲＡＭは、図36に示したスタック
型のＤＲＡＭの回路と同様であるが、NMOS N10、N11 、
…N16 などの基板電位が負電位であるＶｂｂとなってい
る。
【０１０８】図39は埋込プレ−ト電極型のDRAMの構造を
概略的に示した断面図である。図39に示すように、Ｎ型
シリコン基板１があり、このＮ型シリコン基板１内に
は、Ｐ型ウェル領域７１、７２が形成されている。Ｐ型
ウェル領域７１は負電位Ｖｂｂにバイアスされ、Ｐ型ウ
ェル領域７２は低電位電源Ｖｓｓ（例えば接地）にバイ
アスされている。Ｐ型ウェル領域７１の表面領域内には
Ｐ型ウェル領域２-1、２-2が形成され、Ｐ型ウェル領域
７２の表面領域内にはＮ型ウェル領域５０が形成されて
いる。埋込プレ−ト電極型のメモリセルはＰ型ウェル領
域２-1に形成される。
【０１０９】また、NMOSFET は、Ｐ型ウェル領域２-2に
形成され、このＰ型ウェル領域２-2中に設けられてい
る、不純物の横方向拡散部分を使った低濃度領域２ａ-2
内に、図38に示されたNMOS N10、N11 、…N16 などのチ
ャネル部分が形成される。PMOSFET は、Ｎ型ウェル領域
５０に形成され、このウェル領域５０中に設けられた低
濃度領域５０ａ内に、図38に示されたPMOS P10、P11 な
どのチャネル部分が形成される。
【０１１０】さらに、埋込プレ−ト電極型のメモリセル
が形成されるＰ型ウェル領域２-1中にも、不純物の横方
向拡散部分を使って形成された低濃度領域２ａ-1が設け
られている。この低濃度領域２ａ-1中には、埋込プレ−
ト電極型のメモリセルのトランスファ・トランジスタの
チャネル部分が設けられる。
【０１１１】このような構造であっても、周辺回路を構
成するトランジスタ、およびメモリセルのトランスファ
・トランジスタの双方とも、基板バイアス効果を軽減で
きる。そして、トランスファ・トランジスタにあって
は、さらに基板バイアス効果が除かれる分、その感度を
増すことができる。このため、図37に示したスタック型
メモリセルの場合と同様に、メモリキャパシタの、更な
る微細化に伴って蓄積容量Ｃｓが減少したとしても、ト
ランスファ・トランジスタを介して正常なデ−タをビッ
ト線まで、読み出すことができる。
【０１１２】以上、複数の実施例により説明した半導体
装置によれば、MOSFET毎に、チャネル領域が形成される
部分のウェル表面近傍の不純物濃度を異ならせることに
より、様々なしきい値を得ることができる。よって、マ
スク数を削減でき、製造コストを低下できる。また、歩
留りも向上する。よって、第１〜第３の実施例に係る半
導体装置は廉価である。
【０１１３】さらに、パタ−ン幅Ｗを変えることで表面
近傍の不純物濃度を変化でき、この変化によりしきい値
を調節することが可能なため、回路によっては、チャネ
ルイオン注入をなくせるMOSFETもある。
【０１１４】また、１つのウェル領域２の選ばれた部分
のみを低濃度化する。このために、不純物濃度の異なる
ウェル領域を幾つも用意する方式に比べ、ウェル間分離
距離などの必要性がなく、バイアス電位を与えるための
コンタクト数も少なくて済む。よって、微細化に好適で
ある。
【０１１５】また、低濃度領域２ａ、２ｂに形成された
MOSFETでは、基板バイアス効果の影響を緩和できる。こ
の効果は、特にチャネル幅Ｗchが縮小されたMOSFETで、
より強力に得ることができる。
【０１１６】特に第２の実施例で説明したように、上記
チャネル幅Ｗchが小さくなるに従って、低濃度領域２
ａ、２ｂの濃度を、順次低下させていくことにより、基
板バイアス効果によるしきい値の上昇を、効果的に減ず
ることが可能である。
【０１１７】また、第５の実施例により説明したよう
に、チャネル領域を低濃度領域２ａ、２ｂ中に設けたMO
SFETを、回路の構成上、ソ−スの電位と基板バイアス電
位とが互いに異なるMOSFETなどに用いることでも、基板
バイアス効果によるしきい値の上昇を抑制することがで
きる。
【０１１８】さらに、第５の実施例により説明したよう
に、チャネル領域を低濃度領域２ａ、２ｂ中に設けたMO
SFETを、集積回路パタ−ン上でチャネル幅の制約を受け
るMOSFETに用いると、チャネル幅が縮小されても、しき
い値の上昇が少なくて済む。
【０１１９】
【発明の効果】以上説明したように、この発明によれ
ば、コストを引き上げることもなく、微細化に適し、か
つ基板バイアス効果によるしきい値の上昇を緩和できる
半導体装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係る半導体装
置を示す図で、（ａ）図はパタ−ン平面図、（ｂ）図は
（ａ）図中の1b−1b線に沿う断面図。
【図２】図２は断面図で、（ａ）図、（ｂ）図はそれぞ
れ、図１に示す装置の製造工程中における断面図。
【図３】図３は断面図で、（ａ）図、（ｂ）図はそれぞ
れ、図１に示す装置の製造工程中における断面図。
【図４】図４は断面図で、（ａ）図、（ｂ）図はそれぞ
れ、図１に示す装置の製造工程中における断面図。
【図５】図５は図１に示す装置の製造工程中における断
面図。
【図６】図６は斜視図で、（ａ）図は図２（ｂ）に示す
工程での斜視図、（ｂ）図は図３（ｂ）に示す工程での
斜視図。
【図７】図７は斜視図で、（ａ）図は図２（ｂ）に示す
工程での他の例の斜視図、（ｂ）図は図３（ｂ）に示す
工程での他の例での斜視図。
【図８】図８は不純物の拡散を説明するための図で、
（ａ）図は、ある状態における拡散を示す図、（ｂ）図
は他の状態における拡散を示す図。
【図９】図９はレジスト層のパタ−ン幅としきい値との
関係を示す図。
【図１０】図10は実効的な基板電位としきい値との関係
を示す図。
【図１１】図11は第１の実施例に係る半導体装置のより
詳細な濃度分布を示す図で、（ａ）図〜（ｃ）図はそれ
ぞれ、主要な工程毎の断面図。
【図１２】図12はこの発明の第２の実施例に係る半導体
装置を示す図で、（ａ）図はパタ−ン平面図、（ｂ）図
は（ａ）図中の12b −12b 線に沿う断面図。
【図１３】図13はこの発明の第３の実施例に係る半導体
装置を示す図で、（ａ）図はパタ−ン平面図、（ｂ）図
は（ａ）図中の13b −13b 線に沿う断面図。
【図１４】図14はこの発明の第４の実施例に係る半導体
装置を示す図で、（ａ）図はパタ−ン平面図、（ｂ）図
は（ａ）図中の14b −14b 線に沿う断面図。
【図１５】図15はこの発明を適用できるトランスファゲ
−トの回路図。
【図１６】図16はこの発明を適用できる他のトランスフ
ァゲ−トの回路図。抵抗の回路図。
【図１７】図17はこの発明を適用できる抵抗、もしくは
バリアトランジスタを示す図で、（ａ）図は主要部のみ
を示した回路図、（ｂ）図はバリアトランジスタが用い
られている回路の回路図。
【図１８】図18はこの発明を適用できるＤＲＡＭが有し
ているビット線対選択ゲ−トの回路図。
【図１９】図19は図18中に示す回路中のNMOS部分の典型
的なパタ−ン例を示すパタ−ン平面図。
【図２０】図20はこの発明を適用できる２入力型NANDゲ
−ト回路を示す図で、（ａ）図はその記号を示す図、
（ｂ）図はその典型的な回路図、（ｃ）図はその断面
図。
【図２１】図21はこの発明を適用できる３入力型NANDゲ
−ト回路を示す図で、（ａ）図はその記号を示す図、
（ｂ）図はその典型的な回路図、（ｃ）図はその断面
図。
【図２２】図22はこの発明を適用できる２入力型NOR ゲ
−ト回路を示す図で、（ａ）図はその記号を示す図、
（ｂ）図はその典型的な回路図、（ｃ）図はその断面
図。
【図２３】図23はこの発明を適用できる３入力型NOR ゲ
−ト回路を示す図で、（ａ）図はその記号を示す図、
（ｂ）図はその典型的な回路図、（ｃ）図はその断面
図。
【図２４】図24はこの発明を適用できるOR-NAND ゲ−ト
回路を示す図で、（ａ）図はその記号を示す図、（ｂ）
図はその典型的な回路図、（ｃ）図は他の回路図。
【図２５】図25は図24（ｂ）に示す回路の構造を示す図
で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の25
b −25b 線に沿う断面図、（ｃ）図は（ａ）図中の25c
−25c 線に沿う断面図。
【図２６】図26は図24（ｃ）に示す回路の構造を示す図
で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の26
b −26b 線に沿う断面図、（ｃ）図は（ａ）図中の26c
−26c 線に沿う断面図。
【図２７】図27はこの発明を適用できるAND-NOR ゲ−ト
回路を示す図で、（ａ）図はその記号を示す図、（ｂ）
図はその典型的な回路図、（ｃ）図はその典型的な他の
回路図。
【図２８】図28は図27（ｂ）に示す回路の構造を示す図
で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の28
b −28b 線に沿う断面図、（ｃ）図は（ａ）図中の28c
−28c 線に沿う断面図。
【図２９】図29は図27（ｃ）に示す回路の構造を示す図
で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の29
b −29b 線に沿う断面図、（ｃ）図は（ａ）図中の29c
−29c 線に沿う断面図。
【図３０】図30はこの発明を適用できる2OR-NANDゲ−ト
回路を示す図で、（ａ）図はその記号を示す図、（ｂ）
図はその典型的な回路図。
【図３１】図31は図30（ｂ）に示す回路の構造を示す図
で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の31
b −31b 線に沿う断面図、（ｃ）図は（ａ）図中の31c
−31c 線に沿う断面図。
【図３２】図32はこの発明を適用できる2AND-NORゲ−ト
回路を示す図で、（ａ）図はその記号を示す図、（ｂ）
図はその典型的な回路図。
【図３３】図33は図32（ｂ）に示す回路の構造を示す図
で、（ａ）図はその平面図、（ｂ）図は（ａ）図中の33
b −33b 線に沿う断面図、（ｃ）図は（ａ）図中の33c
−33c 線に沿う断面図。
【図３４】図34はこの発明を適用できるクロックト・イ
ンバ−タ回路を示す図で、（ａ）図はその記号を示す
図、（ｂ）図はその典型的な回路図、（ｃ）図はその典
型的な他の回路図。
【図３５】図35は図34に示す回路の構造を示す図で、
（ａ）図は図34（ｂ）に示される回路の断面図、（ｂ）
図は図34（ｃ）に示される回路の断面図。
【図３６】図36はこの発明を適用できるDRAMのビット線
近傍の回路図。
【図３７】図37はスタック型のDRAMの構造を概略的に示
した断面図。
【図３８】図38はこの発明を適用できる他のDRAMのビッ
ト線近傍の回路図。
【図３９】図39は埋込プレ−ト電極型のDRAMの構造を概
略的に示した断面図。
【符号の説明】
１…Ｎ型シリコン基板、２…Ｐ型ウェル領域、２ａ，２
ｂ…低濃度領域、１０…レジスト層、１１，１１-a，１
１-b…レジスト層、１３…フィ−ルド酸化膜、１５-1〜
１５-3…ゲ−ト酸化膜、１６-1〜１６-3…ゲ−ト電極、
１９-1〜１９-3…Ｎ型ソ−ス拡散層、２０-1〜２０-3…
Ｎ型ドレイン拡散層、５０…Ｎ型ウェル領域、５０ａ…
低濃度領域、７０…Ｐ型シリコン基板、７１…Ｐ型ウェ
ル領域、７２…Ｐ型ウェル領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−9589（ＪＰ，Ａ) 特開 昭64−42163（ＪＰ，Ａ) 特開 平２−67755（ＪＰ，Ａ) 特開 昭49−75288（ＪＰ，Ａ) 特開 平２−47849（ＪＰ，Ａ) 特開 平６−283675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/085 - 27/092 H01L 21/8234 - 21/8238

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成され、第１表面不純物濃度を持つ
    第１部分、及び前記第１表面不純物濃度よりも低い第２
    表面不純物濃度を持つ第２部分を含み、この第２部分に
    対応して前記第１部分の深さよりも浅い部分を有するウ
    ェル領域と、 前記ウェル領域に形成され、このウェル領域の第１部分
    に形成されたチャネル領域を有する第１トランジスタ
    と、 前記ウェル領域に形成され、このウェル領域の第２部分
    に形成されたチャネル領域を有する第２トランジスタと
    を具備し、 前記第２トランジスタのゲート幅は、前記第１トランジ
    スタのゲート幅よりも狭いことを特徴とする半導体装
    置。
  2. 【請求項２】 半導体基板と、 前記半導体基板に形成され、第１表面不純物濃度を持つ
    第１部分、及び前記第１表面不純物濃度よりも低い第２
    表面不純物濃度を持つ第２部分を含み、この第２部分に
    対応して前記第１部分の深さよりも浅い部分を有するウ
    ェル領域と、 前記ウェル領域に形成され、このウェル領域の第１部分
    に形成されたチャネル領域を有する第１トランジスタ
    と、 前記ウェル領域に形成され、このウェル領域の第２部分
    に形成されたチャネル領域を有する第２トランジスタと
    を具備し、 前記第２トランジスタのチャネル領域の幅は、前記第１
    トランジスタのチャネル領域の幅よりも小さいことを特
    徴とする半導体装置。
  3. 【請求項３】 半導体基板と、 前記半導体基板に形成され、第１表面不純物濃度を持つ
    第１導電型の第１部分を含む第１導電型の第１ウェル領
    域と、 前記半導体基板に形成され、前記第１表面不純物濃度よ
    りも低い第２表面不純物濃度を持つ第１導電型の第２部
    分を含み、この第２部分に対応して前記第１ウェル領域
    の深さよりも浅い部分を有する第１導電型の第２ウェル
    領域と、 前記第１ウェル領域に形成され、この第１ウェル領域の
    第１部分に形成されたチャネル領域を有する第１トラン
    ジスタと、 前記第２ウェル領域に形成され、この第２ウェル領域の
    第２部分に形成されたチャネル領域を有する第２トラン
    ジスタとを具備し、 前記第２トランジスタのゲート幅は、前記第１トランジ
    スタのゲート幅よりも狭いことを特徴とする半導体装
    置。
  4. 【請求項４】 半導体基板と、 前記半導体基板に形成され、第１表面不純物濃度を持つ
    第１導電型の第１部分を含む第１導電型の第１ウェル領
    域と、 前記半導体基板に形成され、前記第１表面不純物濃度よ
    りも低い第２表面不純物濃度を持つ第１導電型の第２部
    分を含み、この第２部分に対応して前記第１ウェル領域
    の深さよりも浅い部分を有する第１導電型の第２ウェル
    領域と、 前記第１ウェル領域に形成され、この第１ウェル領域の
    第１部分に形成されたチャネル領域を有する第１トラン
    ジスタと、 前記第２ウェル領域に形成され、この第２ウェル領域の
    第２部分に形成されたチャネル領域を有する第２トラン
    ジスタとを具備し、 前記第２トランジスタのチャネル領域の幅は、前記第１
    トランジスタのチャネル領域の幅よりも小さいことを特
    徴とする半導体装置。
  5. 【請求項５】 前記第２部分の表面不純物濃度は、前記
    チャネル領域の中心に向かってその濃度が低くなってい
    ることを特徴とする請求項１乃至請求項４いずれか一項
    に記載の半導体装置。
  6. 【請求項６】 前記第２トランジスタのソースには、前
    記ウェル領域の電位と異なる電位が供給されることを特
    徴とする請求項１乃至請求項５いずれか一項に記載の半
    導体装置。
  7. 【請求項７】 前記第２トランジスタのソースは、集積
    回路の電源配線以外の配線に接続されることを特徴とす
    る請求項６に記載の半導体装置。
  8. 【請求項８】 前記第２トランジスタは、パストランジ
    スタ、抵抗、バリアトランジスタ、及びメモリセルのト
    ランスファトランジスタのいずれか一つに使用されてい
    ることを特徴とする請求項７に記載の半導体装置。
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