JPH05136355A - 半導体装置 - Google Patents
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- JPH05136355A JPH05136355A JP3295816A JP29581691A JPH05136355A JP H05136355 A JPH05136355 A JP H05136355A JP 3295816 A JP3295816 A JP 3295816A JP 29581691 A JP29581691 A JP 29581691A JP H05136355 A JPH05136355 A JP H05136355A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＭＯＳソースフォロワ回路の低周
波電圧利得及び入力容量を改善することを目的とする。 【構成】 ＭＯＳソースフォロワ回路の駆動トランジス
タと負荷トランジスタとを別々のウェルに形成し、駆動
トランジスタのソースをこの駆動トランジスタを担うウ
ェルに接続した構成としている。 【効果】 ＭＯＳソースフォロワ回路の低周波電圧利得
を向上させ、入力容量を減少させることが可能となる。
波電圧利得及び入力容量を改善することを目的とする。 【構成】 ＭＯＳソースフォロワ回路の駆動トランジス
タと負荷トランジスタとを別々のウェルに形成し、駆動
トランジスタのソースをこの駆動トランジスタを担うウ
ェルに接続した構成としている。 【効果】 ＭＯＳソースフォロワ回路の低周波電圧利得
を向上させ、入力容量を減少させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に集積さ
れたＭＯＳソースフォロワ回路を有する半導体装置に関
する。
れたＭＯＳソースフォロワ回路を有する半導体装置に関
する。
【０００２】
【従来の技術】従来の半導体集積回路基板上に形成され
たＭＯＳソースフォロワ回路について図４及び図５を参
照して説明する。
たＭＯＳソースフォロワ回路について図４及び図５を参
照して説明する。
【０００３】図４はＭＯＳソースフォロワ回路の断面図
を、図５はＭＯＳソースフォロワ回路の回路図を示して
いる。図４において、ｎ型の不純物が低濃度でドープさ
れたｎ型半導体基板１０１上にｐ型不純物を拡散してｐ
−ウェル１０２が形成されている。この単一のｐ‐ウェ
ル上にＭＯＳトランジスタ１０３及び１０４が形成され
る。ＭＯＳトランジスタ１０３は、ソースフォロワ回路
のエンハンスメント型のドライバトランジスタであり、
ｎ型不純物が高濃度で拡散されたｎ+ 領域１０５及び１
０６を夫々ドレイン及びソースとし、ポリシリコン電極
１０７をゲート電極として構成される。ＭＯＳトランジ
スタ１０４はソースフォロワ回路のディプリーション型
の負荷トランジスタであり、ｎ+領域１０６及び１０８
を夫々ドレイン及びソースとし、ポリシリコン電極１０
９をゲート電極として構成される。なお、両トランジス
タのゲート酸化膜の図示は省略している。
を、図５はＭＯＳソースフォロワ回路の回路図を示して
いる。図４において、ｎ型の不純物が低濃度でドープさ
れたｎ型半導体基板１０１上にｐ型不純物を拡散してｐ
−ウェル１０２が形成されている。この単一のｐ‐ウェ
ル上にＭＯＳトランジスタ１０３及び１０４が形成され
る。ＭＯＳトランジスタ１０３は、ソースフォロワ回路
のエンハンスメント型のドライバトランジスタであり、
ｎ型不純物が高濃度で拡散されたｎ+ 領域１０５及び１
０６を夫々ドレイン及びソースとし、ポリシリコン電極
１０７をゲート電極として構成される。ＭＯＳトランジ
スタ１０４はソースフォロワ回路のディプリーション型
の負荷トランジスタであり、ｎ+領域１０６及び１０８
を夫々ドレイン及びソースとし、ポリシリコン電極１０
９をゲート電極として構成される。なお、両トランジス
タのゲート酸化膜の図示は省略している。
【０００４】トランジスタ１０３のドレイン１０５は電
極端子ＶD に例えばアルミ等の配線材によって接続さ
れ、ゲート電極１０７は入力端子ＶINに配線材によって
接続される。ｎ+ 領域１０６はトランジスタ１０３のソ
ースとトランジスタ１０４のドレインの両方の役割を担
っており、出力端子ＶOUT に接続されている。トランジ
スタ１０４のソース１０８及びゲート１０９は基準電位
点に接続されている。半導体基板１０１は基板バイアス
端子Ｖsub に接続されて所定バイアス電圧が印加され
る。ｐ‐ウェル１０２は配線材とのオーミックコンタク
トを得るｐ+ 層１１０及び１１１を介して基準電位点に
接続される。
極端子ＶD に例えばアルミ等の配線材によって接続さ
れ、ゲート電極１０７は入力端子ＶINに配線材によって
接続される。ｎ+ 領域１０６はトランジスタ１０３のソ
ースとトランジスタ１０４のドレインの両方の役割を担
っており、出力端子ＶOUT に接続されている。トランジ
スタ１０４のソース１０８及びゲート１０９は基準電位
点に接続されている。半導体基板１０１は基板バイアス
端子Ｖsub に接続されて所定バイアス電圧が印加され
る。ｐ‐ウェル１０２は配線材とのオーミックコンタク
トを得るｐ+ 層１１０及び１１１を介して基準電位点に
接続される。
【０００５】図６は、かかるＭＯＳソースフォロワ回路
を使用して電子数電圧変換回路を構成した例を示してお
り、図示しない電荷結合素子等によって構成されて信号
電荷をキャパシタ１２２に注入する電荷注入回路１２
１、キャパシタ１２２の蓄積電荷を電圧信号に変換する
ソースフォロワ回路１００、入力端子と電源端子ＶD 間
を接続するスイッチ１２３によって構成されている。
を使用して電子数電圧変換回路を構成した例を示してお
り、図示しない電荷結合素子等によって構成されて信号
電荷をキャパシタ１２２に注入する電荷注入回路１２
１、キャパシタ１２２の蓄積電荷を電圧信号に変換する
ソースフォロワ回路１００、入力端子と電源端子ＶD 間
を接続するスイッチ１２３によって構成されている。
【０００６】かかる回路の動作を説明すると、まず、ス
イッチ１２３が閉成されてソースフォロワ回路１００の
入力電圧ＶINがＶD ［Ｖ］に設定され、その後スイッチ
１２３は開成される。次に、電荷注入回路１２１によっ
てＮ個の電子が入力端子に注入される。Ｎ個の電子は、
電荷素量をｑ［Ｃ］とすると、−Ｎq ［Ｃ］の電荷を持
ち、入力端子には次式で表わされる電圧降下ΔＶ［Ｖ］
が発生する。
イッチ１２３が閉成されてソースフォロワ回路１００の
入力電圧ＶINがＶD ［Ｖ］に設定され、その後スイッチ
１２３は開成される。次に、電荷注入回路１２１によっ
てＮ個の電子が入力端子に注入される。Ｎ個の電子は、
電荷素量をｑ［Ｃ］とすると、−Ｎq ［Ｃ］の電荷を持
ち、入力端子には次式で表わされる電圧降下ΔＶ［Ｖ］
が発生する。
【０００７】ΔＶ＝ｑＮ／（Ｃst＋ＣIN） ここに、Ｃst［Ｆ］はキャパシタ１２２の容量、Ｃ
IN［Ｆ］はソースフォロワ回路１００の入力容量を表わ
している。
IN［Ｆ］はソースフォロワ回路１００の入力容量を表わ
している。
【０００８】この電圧降下ΔＶは、ソースフォロワ回路
１００の出力電圧ＶOUT に次の変化をもたらす。
１００の出力電圧ＶOUT に次の変化をもたらす。
【０００９】 ΔＶOUT ＝ΔＶ・Ａv ＝ｑＮ・Ａv ／（Ｃst＋ＣIN） 低周波領域においては ΔＶOUT ＝ΔＶ・Ａvlow ＝ｑＮ・Ａvlow／（Ｃst＋ＣIN） ここで、Ａvlowはソースフォロワ回路の低域利得を表わ
している。
している。
【００１０】よって、本回路構成により電子数Ｎは電圧
変化分ΔＶOUT に変換される。この回路の電子数電圧変
換係数Ｇは次式で与えられる。 Ｇ＝ΔＶOUT ／Ｎ＝ｑＡvlow／（Ｃst＋ＣIN）
変化分ΔＶOUT に変換される。この回路の電子数電圧変
換係数Ｇは次式で与えられる。 Ｇ＝ΔＶOUT ／Ｎ＝ｑＡvlow／（Ｃst＋ＣIN）
【００１１】
【発明が解決しようとする課題】しかしながら、かかる
ソースフォロワ回路では入力容量ＣINが大きいため、電
子数電圧変換係数Ｇが小さい。
ソースフォロワ回路では入力容量ＣINが大きいため、電
子数電圧変換係数Ｇが小さい。
【００１２】例えば、キャパシタ１２２の容量Ｃst、低
域利得Ａvlow及び入力容量ＣINを夫々一般的な値０．０
５［ｐＦ］、０．８８、０．００６５［ｐＦ］とする
と、 Ｇ＝１．６×１０-19 ×０．８８[C] ／（０．００５＋０．００６５）[pF] ＝１．２×１０-5[V／個] である。
域利得Ａvlow及び入力容量ＣINを夫々一般的な値０．０
５［ｐＦ］、０．８８、０．００６５［ｐＦ］とする
と、 Ｇ＝１．６×１０-19 ×０．８８[C] ／（０．００５＋０．００６５）[pF] ＝１．２×１０-5[V／個] である。
【００１３】よって、本発明は入力容量ＣINを小さくか
つ低周波利得Ａvlowを大きく設定することを可能とする
ソースフォロワ回路を提供することを目的とする。
つ低周波利得Ａvlowを大きく設定することを可能とする
ソースフォロワ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、一導電型の半導体基板と、上記
半導体基板上に形成された上記半導体基板とは逆導電型
の第１及び第２ウェルと、上記第１ウェル上に形成され
てソースフォロワ回路の駆動トランジスタとなる第１ト
ランジスタと、上記第２ウェル上に形成されて上記ソー
スフォロワ回路の負荷となる第２トランジスタと、上記
第１ウェルと上記第１トランジスタのソース相互間を接
続する接続手段とを備えることを特徴とする。
本発明の半導体装置は、一導電型の半導体基板と、上記
半導体基板上に形成された上記半導体基板とは逆導電型
の第１及び第２ウェルと、上記第１ウェル上に形成され
てソースフォロワ回路の駆動トランジスタとなる第１ト
ランジスタと、上記第２ウェル上に形成されて上記ソー
スフォロワ回路の負荷となる第２トランジスタと、上記
第１ウェルと上記第１トランジスタのソース相互間を接
続する接続手段とを備えることを特徴とする。
【００１５】
【作用】本発明では、従来のＭＯＳソースフォロワ回路
では基準電位点に接続されていた駆動トランジスタのｐ
‐ウェルを負荷トランジスタのｐ‐ウェルから分離し、
更にソースフォロワ回路の出力端子に接続する。これに
より、駆動トランジスタのバックゲート効果が回避さ
れ、低周波電圧増幅率Ａvlow、入力容量ＣIN等のソース
フォロワ回路の特性の向上が図られる。
では基準電位点に接続されていた駆動トランジスタのｐ
‐ウェルを負荷トランジスタのｐ‐ウェルから分離し、
更にソースフォロワ回路の出力端子に接続する。これに
より、駆動トランジスタのバックゲート効果が回避さ
れ、低周波電圧増幅率Ａvlow、入力容量ＣIN等のソース
フォロワ回路の特性の向上が図られる。
【００１６】
【実施例】まず、従来のＭＯＳソースフォロワ回路の小
信号特性を解析する。ドライバトランジスタ１０３を図
７に示す等価回路に置換し、負荷トランジスタ１０４を
等価抵抗Ｒs で置換すると、ＭＯＳソースフォロワ回路
の等価回路は図８に示されるようになる。同図において
Ｃgsはゲート・ソース間容量、Ｃgdはゲート・ドレイン
間容量、ｇm は相互コンダクタンス、ｖgsはゲート・ソ
ース間印加電圧、ｒdsはドレイン・ソース間抵抗を表わ
している。
信号特性を解析する。ドライバトランジスタ１０３を図
７に示す等価回路に置換し、負荷トランジスタ１０４を
等価抵抗Ｒs で置換すると、ＭＯＳソースフォロワ回路
の等価回路は図８に示されるようになる。同図において
Ｃgsはゲート・ソース間容量、Ｃgdはゲート・ドレイン
間容量、ｇm は相互コンダクタンス、ｖgsはゲート・ソ
ース間印加電圧、ｒdsはドレイン・ソース間抵抗を表わ
している。
【００１７】図８に示される等価回路は、 Ｒs //ｒds<<｜１／ＳＣgs｜，ｇm >>｜ＳＣgs｜が成立
する周波数領域で図９に示される等価回路に置換でき
る。同図において、キャパシタＣM は、 ＣM ＝Ｃgs／（１＋（Ｒs //ｒds）ｇm ）である。この
等価回路からソースフォロワ回路の電圧利得Ａv を、入
力信号源のインピーダンスをｒi として求めると、 Ａv ＝（Ｒs //ｒds）ｇm ／（１＋Ｓ（Ｃgd＋ＣM ）ｒi ） ・（１＋（Ｒs //ｒds）ｇm ） ……（１） ここで、低周波における電圧利得Ａvlowは Ａvlow＝（Ｒs //ｒds）ｇm ／（１＋（Ｒs //ｒds）ｇm ） ……（２） と表わされる。
する周波数領域で図９に示される等価回路に置換でき
る。同図において、キャパシタＣM は、 ＣM ＝Ｃgs／（１＋（Ｒs //ｒds）ｇm ）である。この
等価回路からソースフォロワ回路の電圧利得Ａv を、入
力信号源のインピーダンスをｒi として求めると、 Ａv ＝（Ｒs //ｒds）ｇm ／（１＋Ｓ（Ｃgd＋ＣM ）ｒi ） ・（１＋（Ｒs //ｒds）ｇm ） ……（１） ここで、低周波における電圧利得Ａvlowは Ａvlow＝（Ｒs //ｒds）ｇm ／（１＋（Ｒs //ｒds）ｇm ） ……（２） と表わされる。
【００１８】入力容量ＣINは、 ＣIN＝Ｃgd＋ＣM ＝Ｃgd＋Ｃgs／（１＋（Ｒs //ｒds）ｇm ）……（３） で与えられる。これらの結果により、従来のＭＯＳソー
スフォロワ回路における不具合点は（Ｒs //ｒds）ｇm
が大きくないことに起因していることが判る。
スフォロワ回路における不具合点は（Ｒs //ｒds）ｇm
が大きくないことに起因していることが判る。
【００１９】例えば、酸化膜厚を９００〔オングストロ
ーム〕、ドライバトランジスタのチャネル幅Ｗ＝１５
〔μｍ〕、チャネル長Ｌ＝１０〔μｍ〕、スレシホール
ド電圧Ｖth＝０［Ｖ］、負荷トランジスタのチャネル幅
Ｗ＝８０〔μｍ〕、チャネル長Ｌ＝３０〔μｍ〕、スレ
シホールド電圧Ｖth＝−２．５［Ｖ］、ｐ−ウェルの表
面濃度を１．３×１０15［cm-3] 、ＶD ＝ＶIN＝１５
［Ｖ］とした試作サンプルの電気的測定によると、ｇm
＝１．５×１０-4［Ｓ］、ＲS ＝６１０［ｋΩ］、ｒds
＝５１［ｋΩ］であった。従って、（Ｒs //ｒds）ｇm
＝７．１であり、低周波における電圧利得Ａvlow＝７．
１／（１＋７．１）＝０．８８となり、１よりもかなり
小さい。また、同寸法における容量の実測値は Ｃgd＝１．７×１０-15 ［Ｆ］、Ｃgs＝３．９×１０
-14 ［Ｆ］であった。入力容量ＣINは（３）式より、 ＣIN＝１．７×１０-15 ＋３．９×１０-14／８．１ ＝６．５×１０-15 ［Ｆ］となり、かなり大きい。（Ｒ
s //ｒds）ｇm が小さい主たる原因は、上記データから
分るようにｒdsが小さいことである。そこで、ｒdsが小
さい原因について考察する。ドレイン・ソース間電圧Ｖ
DSによるチャネル長変調とｐ‐ウェル・ソース間電圧Ｖ
BSによるＶth変動（バックゲート効果）を考慮した飽和
領域におけるＭＯＳトランジスタのＩ−Ｖ特性は次のよ
うになることが知られている。 ＩDS＝（β／２）（ＶGS−Ｖth−γ（２φF −ＶBS）1/2 ）2 ・（１＋λＶDS） ここで、ＶGSはゲート・ソース間電圧、βは素子寸法に
より定まる定数、λはチャネル長変調係数、γはバック
ゲート効果の大きさを表わす係数（body factor)、φF
はｐ‐ウェルのフェルミポテンシャルを表わしている。
ーム〕、ドライバトランジスタのチャネル幅Ｗ＝１５
〔μｍ〕、チャネル長Ｌ＝１０〔μｍ〕、スレシホール
ド電圧Ｖth＝０［Ｖ］、負荷トランジスタのチャネル幅
Ｗ＝８０〔μｍ〕、チャネル長Ｌ＝３０〔μｍ〕、スレ
シホールド電圧Ｖth＝−２．５［Ｖ］、ｐ−ウェルの表
面濃度を１．３×１０15［cm-3] 、ＶD ＝ＶIN＝１５
［Ｖ］とした試作サンプルの電気的測定によると、ｇm
＝１．５×１０-4［Ｓ］、ＲS ＝６１０［ｋΩ］、ｒds
＝５１［ｋΩ］であった。従って、（Ｒs //ｒds）ｇm
＝７．１であり、低周波における電圧利得Ａvlow＝７．
１／（１＋７．１）＝０．８８となり、１よりもかなり
小さい。また、同寸法における容量の実測値は Ｃgd＝１．７×１０-15 ［Ｆ］、Ｃgs＝３．９×１０
-14 ［Ｆ］であった。入力容量ＣINは（３）式より、 ＣIN＝１．７×１０-15 ＋３．９×１０-14／８．１ ＝６．５×１０-15 ［Ｆ］となり、かなり大きい。（Ｒ
s //ｒds）ｇm が小さい主たる原因は、上記データから
分るようにｒdsが小さいことである。そこで、ｒdsが小
さい原因について考察する。ドレイン・ソース間電圧Ｖ
DSによるチャネル長変調とｐ‐ウェル・ソース間電圧Ｖ
BSによるＶth変動（バックゲート効果）を考慮した飽和
領域におけるＭＯＳトランジスタのＩ−Ｖ特性は次のよ
うになることが知られている。 ＩDS＝（β／２）（ＶGS−Ｖth−γ（２φF −ＶBS）1/2 ）2 ・（１＋λＶDS） ここで、ＶGSはゲート・ソース間電圧、βは素子寸法に
より定まる定数、λはチャネル長変調係数、γはバック
ゲート効果の大きさを表わす係数（body factor)、φF
はｐ‐ウェルのフェルミポテンシャルを表わしている。
【００２０】この式より、Δを偏微分演算子として用い
てｒdsを求めると次式のようになる。
てｒdsを求めると次式のようになる。
【００２１】 （１／ｒds）＝（ΔＩDS／ΔＶDS） ＝（β／２）λ（ＶGS−Ｖth−γ（２φF −ＶBS）1/2 ）2 ＋（β／２）γ（ＶGS−Ｖth−γ（２φF −ＶBS）1/2 （（１ ＋λＶDS）／（２φF −ＶBS）1/2 ）（ΔＶBS／ΔＶDS） ……（４） ここで、次のようにｒλ、ｒγを定義する。 ｒλ＝（（β／２）λ（ＶGS−Ｖth−γ（２φF −ＶBS）1/2 ）2 ）-1 ……（５） ｒγ＝（（β／２）γ（ＶGS−Ｖth−γ（２φF −ＶBS）1/2 ）（（１＋ λＶDS）／（２φF −ＶBS）1/2 ）（ΔＶBS／ΔＶDS））-1……（６） 上記（４）式より、 ｒds ＝ ｒλ // ｒγ ……（７） となる。この（７）式はｒdsがｒλとｒγの並列抵抗で
与えられることを示している。前述したサンプルの電気
的測定によれば、ｒλ＝２００〔ｋΩ〕、ｒγ＝７０
〔ｋΩ〕であった。物理的には、ｒλはチャネル長変調
に起因する抵抗であり、ｒγはバックゲート効果に起因
する抵抗である。これらの抵抗値を大きくすることが出
来れば、ｒdsが大となり、前述の低域利得Ａvlow、入力
容量ＣIN等の特性が改善される。
与えられることを示している。前述したサンプルの電気
的測定によれば、ｒλ＝２００〔ｋΩ〕、ｒγ＝７０
〔ｋΩ〕であった。物理的には、ｒλはチャネル長変調
に起因する抵抗であり、ｒγはバックゲート効果に起因
する抵抗である。これらの抵抗値を大きくすることが出
来れば、ｒdsが大となり、前述の低域利得Ａvlow、入力
容量ＣIN等の特性が改善される。
【００２２】本発明の実施例を図１及び図２を参照して
説明する。図１はＭＯＳソースフォロワ集積回路の断面
図、図２は図１に示されたソースフォロワ回路の電気回
路図を示している。
説明する。図１はＭＯＳソースフォロワ集積回路の断面
図、図２は図１に示されたソースフォロワ回路の電気回
路図を示している。
【００２３】図１において、ｎ型半導体基板４０１上に
ｐ‐ウェル４０２及び４０３が公知方法によって形成さ
れる。２つのｐ‐ウェル４０２及び４０３間には、両領
域の電気的分離を確実にするため、高濃度不純物領域ｎ
+ 層４０４が形成される。ｐ‐ウェル４０２上にｎ+ 層
４０５及び４０６、ポリシリコン電極４０７によってド
ライバトランジスタ１０３のドレイン、ソース、ゲート
が形成される。ドレイン４０５はアルミ等の配線材によ
って電源端子ＶD に接続される。ソース４０６は回路出
力端子ＶOUT に配線材によって接続される。ゲート４０
７には回路入力端子ＶINが接続される。更に、ドライバ
トランジスタ１０３が形成されたｐ‐ウェル４０２はｐ
+ 層４０８を介して回路出力端子ＶOUT に接続されてい
る。
ｐ‐ウェル４０２及び４０３が公知方法によって形成さ
れる。２つのｐ‐ウェル４０２及び４０３間には、両領
域の電気的分離を確実にするため、高濃度不純物領域ｎ
+ 層４０４が形成される。ｐ‐ウェル４０２上にｎ+ 層
４０５及び４０６、ポリシリコン電極４０７によってド
ライバトランジスタ１０３のドレイン、ソース、ゲート
が形成される。ドレイン４０５はアルミ等の配線材によ
って電源端子ＶD に接続される。ソース４０６は回路出
力端子ＶOUT に配線材によって接続される。ゲート４０
７には回路入力端子ＶINが接続される。更に、ドライバ
トランジスタ１０３が形成されたｐ‐ウェル４０２はｐ
+ 層４０８を介して回路出力端子ＶOUT に接続されてい
る。
【００２４】ｐ‐ウェル４０３上には、ｎ+ 層４０９、
ｎ+層４１０、ポリシリコン電極４１１によって負荷ト
ランジスタ１０４のドレイン、ソース、ゲートが形成さ
れる。ドレイン４０９は回路出力端子ＶOUT に配線材に
よって接続される。ソース４１０及びゲート４１１は共
に集積回路の基準電位点に接続される。ｐ‐ウェル４０
３もｐ+ 層４１２を介して基準電位点に接続される。半
導体基板４０１は基板バイアス端子Ｖsub に接続されて
いる。
ｎ+層４１０、ポリシリコン電極４１１によって負荷ト
ランジスタ１０４のドレイン、ソース、ゲートが形成さ
れる。ドレイン４０９は回路出力端子ＶOUT に配線材に
よって接続される。ソース４１０及びゲート４１１は共
に集積回路の基準電位点に接続される。ｐ‐ウェル４０
３もｐ+ 層４１２を介して基準電位点に接続される。半
導体基板４０１は基板バイアス端子Ｖsub に接続されて
いる。
【００２５】かかる構成のソースフォロワ回路では、常
にｐ‐ウェル・ソース間電圧ＶBSは０〔Ｖ〕である。従
って、トランジスタのＩ−Ｖ特性は（４）式より、 ＩDS＝（β／２）（ＶGS−Ｖth−γ（２φF ）1/2 ）2 （１＋λＶGS） ……（８） （８）式より、ｒdsは、 １／ｒds＝（ΔＩDS／ΔＶDS） ＝（β／２）λ（ＶGS−Ｖth−γ（２φF ）1/2 ）2 ……（９） （５）式により、ｒλを定義すると ｒds ＝ ｒλ ……（10） （７）式と（９）式を比較すると、従来回路ではｒdsが
チャネル長変調に起因する抵抗ｒλ、バックゲート効果
に起因する抵抗ｒγの並列接続で与えられたが、実施例
の構成によってバックゲート効果が回避され、ｒγが∞
になったことが判る。
にｐ‐ウェル・ソース間電圧ＶBSは０〔Ｖ〕である。従
って、トランジスタのＩ−Ｖ特性は（４）式より、 ＩDS＝（β／２）（ＶGS−Ｖth−γ（２φF ）1/2 ）2 （１＋λＶGS） ……（８） （８）式より、ｒdsは、 １／ｒds＝（ΔＩDS／ΔＶDS） ＝（β／２）λ（ＶGS−Ｖth−γ（２φF ）1/2 ）2 ……（９） （５）式により、ｒλを定義すると ｒds ＝ ｒλ ……（10） （７）式と（９）式を比較すると、従来回路ではｒdsが
チャネル長変調に起因する抵抗ｒλ、バックゲート効果
に起因する抵抗ｒγの並列接続で与えられたが、実施例
の構成によってバックゲート効果が回避され、ｒγが∞
になったことが判る。
【００２６】従って、本発明の構成によってｒdsが増加
し、（Ｒs //ｒds）ｇm の値が増加するため、ＭＯＳソ
ースフォロワ回路の低周波電圧利得Ａvlow、入力容量Ｃ
INが改善される。
し、（Ｒs //ｒds）ｇm の値が増加するため、ＭＯＳソ
ースフォロワ回路の低周波電圧利得Ａvlow、入力容量Ｃ
INが改善される。
【００２７】前述した従来構造のＭＯＳソースフォロワ
回路と同一の素子パラメータで試作した本発明のＭＯＳ
ソースフォロワ回路の電気的測定では、 ｇm ＝１．５×１０-4〔Ｓ〕、Ｒs ＝６１０〔ｋΩ〕、
ｒds＝２００〔ｋΩ〕である。よって、 （Ｒs //ｒds）ｇm ＝２２．６であり、 Ａvlow＝２２．６／（１＋２２．６）＝０．９６、ＣIN
＝３．３×１０-15 〔Ｆ〕に改善された。これは、
（１）式により明らかであるように、ソースフォロワ回
路の周波数特性の改善に寄与するものである。
回路と同一の素子パラメータで試作した本発明のＭＯＳ
ソースフォロワ回路の電気的測定では、 ｇm ＝１．５×１０-4〔Ｓ〕、Ｒs ＝６１０〔ｋΩ〕、
ｒds＝２００〔ｋΩ〕である。よって、 （Ｒs //ｒds）ｇm ＝２２．６であり、 Ａvlow＝２２．６／（１＋２２．６）＝０．９６、ＣIN
＝３．３×１０-15 〔Ｆ〕に改善された。これは、
（１）式により明らかであるように、ソースフォロワ回
路の周波数特性の改善に寄与するものである。
【００２８】図３は、改良されたソースフォロワ回路を
用いて電子数電圧変換回路を構成した例を示しており、
図６に示された回路と対応する部分には同一符号を付
し、かかる部分の説明は省略する。
用いて電子数電圧変換回路を構成した例を示しており、
図６に示された回路と対応する部分には同一符号を付
し、かかる部分の説明は省略する。
【００２９】図３に示された回路においては、ソースフ
ォロワ回路４００のドライバトランジスタのｐ‐ウェル
が出力端子ＶOUT に接続されている。他の構成は従来例
と同様である。
ォロワ回路４００のドライバトランジスタのｐ‐ウェル
が出力端子ＶOUT に接続されている。他の構成は従来例
と同様である。
【００３０】この回路の動作は従来例と同じであるが、
入力容量ＣINが減少したので、電子数電圧変換係数Ｇが
大幅に改善されている。従来回路のＭＯＳトランジスタ
と同一の諸パラメータのＭＯＳトランジスタにより本願
のソースフォロワ回路を構成し、電子数電圧変換係数Ｇ
を求めると、 Ｇ＝ｑＡvlow／（Ｃst＋ＣIN） ＝１．６×１０-19 [C] ×０．９６／（０．００５[pF]＋０．００３３[pF]） ＝１．９×１０-5[V／個] よって、Ｇが約１．６倍向上した、半導体集積回路の製
造技術向上による微細化により、Ｃstの値を現在よりも
更に小さくすることが期待され、この向上率はより顕著
になると考えられる。
入力容量ＣINが減少したので、電子数電圧変換係数Ｇが
大幅に改善されている。従来回路のＭＯＳトランジスタ
と同一の諸パラメータのＭＯＳトランジスタにより本願
のソースフォロワ回路を構成し、電子数電圧変換係数Ｇ
を求めると、 Ｇ＝ｑＡvlow／（Ｃst＋ＣIN） ＝１．６×１０-19 [C] ×０．９６／（０．００５[pF]＋０．００３３[pF]） ＝１．９×１０-5[V／個] よって、Ｇが約１．６倍向上した、半導体集積回路の製
造技術向上による微細化により、Ｃstの値を現在よりも
更に小さくすることが期待され、この向上率はより顕著
になると考えられる。
【００３１】
【発明の効果】以上説明したように本発明の半導体装置
においては、２つの互いに分離されたウェルの一方に駆
動トランジスタを形成し、他方に負荷トランジスタを形
成してソースフォロワ回路を形成し、駆動トランジスタ
のソースと駆動トランジスタを担うウェルとを同電位に
する構成としたので、ＭＯＳソースフォロワ回路の低周
波電圧利得Ａvlowが向上し、入力容量ＣINも減少して好
ましい。
においては、２つの互いに分離されたウェルの一方に駆
動トランジスタを形成し、他方に負荷トランジスタを形
成してソースフォロワ回路を形成し、駆動トランジスタ
のソースと駆動トランジスタを担うウェルとを同電位に
する構成としたので、ＭＯＳソースフォロワ回路の低周
波電圧利得Ａvlowが向上し、入力容量ＣINも減少して好
ましい。
【図１】本発明のＭＯＳソースフォロワ集積回路の断面
図。
図。
【図２】図１に示されたＭＯＳソースフォロワ集積回路
の回路図。
の回路図。
【図３】本発明の他の実施例を示す回路図。
【図４】従来のＭＯＳソースフォロワ集積回路の断面
図。
図。
【図５】図４に示されたＭＯＳソースフォロワ集積回路
の回路図。
の回路図。
【図６】他の従来例を示す回路図。
【図７】ＭＯＳトランジスタの交流小信号等価回路図。
【図８】ＭＯＳソースフォロワ回路の等価回路図。
【図９】ＭＯＳソースフォロワ回路の等価回路図。
１０１，４０１ ｎ型半導体基板 １０２，４０２，４０３ ｐウェル １０３ 駆動トランジスタ １０４ 負荷トランジスタ
Claims (2)
- 【請求項１】一導電型の半導体基板と、 前記半導体基板上に形成された前記半導体基板とは逆導
電型の第１及び第２ウェルと、 前記第１ウェル上に形成されてソースフォロワ回路の駆
動トランジスタとなる第１トランジスタと、 前記第２ウェル上に形成されて前記ソースフォロワ回路
の負荷となる第２トランジスタと、 前記第１ウェルと前記第１トランジスタのソース相互間
を接続する接続手段と、を備えることを特徴とする半導
体装置。 - 【請求項２】前記駆動トランジスタのゲートと回路電源
あるいは基準電位との間に接続されたキャパシタと、 前記キャパシタに入力信号に応じた電荷を供給する電荷
供給手段と、 を備えたことを特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295816A JPH05136355A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
| US07/974,471 US5382819A (en) | 1991-11-12 | 1992-11-12 | Semiconductor device having MOS source follower circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295816A JPH05136355A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136355A true JPH05136355A (ja) | 1993-06-01 |
Family
ID=17825540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295816A Pending JPH05136355A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5382819A (ja) |
| JP (1) | JPH05136355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015039018A (ja) * | 2014-10-07 | 2015-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| JP2934738B2 (ja) * | 1994-03-18 | 1999-08-16 | セイコーインスツルメンツ株式会社 | 半導体装置およびその製造方法 |
| US5955766A (en) * | 1995-06-12 | 1999-09-21 | Kabushiki Kaisha Toshiba | Diode with controlled breakdown |
| JP3147869B2 (ja) * | 1998-08-31 | 2001-03-19 | 日本電気株式会社 | 半導体集積回路 |
| US6576977B1 (en) * | 2002-09-17 | 2003-06-10 | National Semiconductor Corporation | Low cost bias technique for dual plate integrated capacitors |
| US7639464B1 (en) * | 2006-03-15 | 2009-12-29 | National Semiconductor Corporation | High holding voltage dual direction ESD clamp |
| US20130127515A1 (en) * | 2011-11-22 | 2013-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage dividing circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495279A (ja) * | 1972-04-28 | 1974-01-17 | ||
| JPS55146965A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Output buffer circuit in cmos integrated circuit |
| JPH0196957A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | 固体撮像素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612355A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Ltd | 複合半導体素子 |
-
1991
- 1991-11-12 JP JP3295816A patent/JPH05136355A/ja active Pending
-
1992
- 1992-11-12 US US07/974,471 patent/US5382819A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495279A (ja) * | 1972-04-28 | 1974-01-17 | ||
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| JPH0196957A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | 固体撮像素子 |
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|---|---|---|---|---|
| JP2015039018A (ja) * | 2014-10-07 | 2015-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5382819A (en) | 1995-01-17 |
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