JPH01321721A - 半導体時間遅延素子 - Google Patents

半導体時間遅延素子

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JPH01321721A
JPH01321721A JP1043387A JP4338789A JPH01321721A JP H01321721 A JPH01321721 A JP H01321721A JP 1043387 A JP1043387 A JP 1043387A JP 4338789 A JP4338789 A JP 4338789A JP H01321721 A JPH01321721 A JP H01321721A
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JP
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field effect
effect transistor
voltage
time delay
gate
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JP1043387A
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Chang-Hyun Kim
チャン―ヒュン　キム
Won-Tae Choi
ウォン―テ　チョイ
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体素子に係るもので、特に電源供給電圧に
無関係に一定な遅延時間を持つ半導体時間遅延素子に係
るものである。
〈従来の技術及び発明が解決しようとする課題〉半導体
メモリ装置においては、用途により一定の、又は所定の
時間遅延（Ｔｉｍｅ　Ｄｅｌａｙ）が必要とされる。
第１図は、従来におけるＭＯＳ電界効果トランジスタ（
ＭＯＳ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔ
ｏｒ　；以下、ＭＯＳと称する）で構成されたＣＭＯＳ
インバーターを利用した時間遅延素子を示したものであ
る。
入力ライン１に入力される入力信号Ｖｉを電源供給電圧
Ｖ＝ｃｃと接地電圧Ｖｓｓとの間にチャンネルが直列接
続されたＰＭＯＳ２とＮＭＯＳ３のゲートに印加すると
、ＰＭＯＳ２とＮＭＯＳ３との間のノード４を通じて入
力信号Ｖｉが反転された信号が出力される。ノード４に
供給された信号は、電源供給電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間にチャンネルが直列接続されたＰＭＯＳ５とＮ
ＭＯＳ６のゲートに印加され、そしてノード４に印加さ
れた信号の反転信号、即ち出力信号ＶＯが出力ライン７
を通じて出力される。出力信号■０ば入力信号Ｖｉを各
インバーターが持つ遅延時間の和の分遅延した信号にな
る。
〈発明が解決しようとする課題〉 上記のようなＣＭＯＳインバーターでは、素子の特性上
遅延時間と重要な関係がある抵抗成分が、電源供給電圧
と温度との影響に対して純粋抵抗より甚だしく変動する
。
第２図は第１図と同じ時間遅延素子を使用した場合の特
性を示す図であって、曲線８が示すように、ＭＯＳと抵
抗成分の供給電圧との温度により低電圧−高温と高電圧
−低温との間には遅延時間に大きな差異が現れる。従っ
て、上記のような時間遅延素子を使用した半導体装置に
おいては、その動作速度においても大きな差異が現れる
。
一方、ＭＯＳと電源供給電圧又は接地電圧との間にシー
ト抵抗（Ｓｈｅｅｔ　Ｒｅ５ｉｓｔａｎｃｅ）を使用し
て変動幅を減すこともできるが、これも又第２図の曲線
９のように電源供給電圧に対して変動幅を持つ。
したがって、本発明の目的は電源供給電圧及び外部の温
度に関係なく一定な遅延時間を持つ半導体時間遅延素子
を提供することにある。
〈実　施　例〉 以下、本発明を添付図面を参照して詳細に説明する。
第３図（Ａ）〜（Ｅ）は、本発明に使用される接合電界
効果トランジスタ（以下、ＪＦＥＴと称する）に関する
図である。第３図（Ａ）はＮ型ＪＦＥＴの一例の断面図
であり、第３図（Ｂ）はＰ型ＪＦＥＴの一例の断面図で
あり、第３図（Ｃ）はドレインとソースとに各々Ｖｃｃ
とＶｓｓの電圧を印加し′、ゲートに電源供給電圧Ｖｃ
ｃを印加した一例のＮ型ＪＦＥＴを示した図（記号）で
あり、第３図（Ｄ）はドレインとソースとにＶｃｃとＶ
ｓｓの電圧を印加し、ゲートに接地電圧ＶｓＳを印加し
た他の例のＰ型ＪＦＥＴを示した図（記号）であり、第
３図（Ｅ）は第３図（Ａ）に示したＪＦＥＴの特性を示
したものである。第３図（Ｃ）及び第３図（Ｄ）に図示
したＪＦＥＴはゲートに印加された電圧により抵抗成分
が定められる。
第３図（Ａ）及び第３図（Ｂ）はＰ型基板１０．２０上
に形成されたＮ型ＪＦＥＴとＰ型ＪＦＥＴの断面図であ
って、第３図（Ａ）はゲート電極１５がゲート１２と絶
縁されているＮ型ＪＦＥＴであり、第３図（Ｂ）はゲー
ト電極２６がゲート２３と直接接触しているＰ型ＪＦＥ
Ｔである。符号２１はＮ−ウェルを示す。
上記ＪＦＥＴはゲーＩ・電極１５．２６に電圧を印加し
なくても、第１電極１３．２４の信号はＮ−領域１１又
はＰ゛領域２２にイオン注入された線量による抵抗を持
って第２電極１４．２５に伝達される。この時抵抗成分
Ｒは下記のように示される。
ここでＬはゲート電極の長さ、Ｗは図示されていないゲ
ート電極の幅、ｄはＮ−領域１１又はＰ°領域２２の深
さ、そしてρは抵抗率を示す。
上記のようなＪＦＥＴのゲート電極１５．２６に印加さ
れる電圧により、Ｎ−？ｆＩ域１１又はＰ０領域２２に
欠乏領域（Ｄｅｐｌｅｔｉｏｎ　Ｒｅｇｉｏｎ）　Ｘ　
ｄが生じてＮ−領域１１又はＰ＋領域２２の深さｄが減
らされる。
第３図（Ａ）を参照して見ると、ゲート１２に印加され
る電圧が増加することにより下記の式で示されるＪＦＥ
Ｔの欠乏領域の深さＸｄが増加して（１が小さくなり、
抵抗成分Ｒは増加する。
ここでＥｓｉはシリコンの誘電率、Ｃｏｘはゲート電極
とゲートとの間を絶縁する絶縁物質（Ｏｘｉｄｅ）の単
位面積当りのキャパシター、ｑは電荷量、Ｎｄはチャン
ネル領域１１の不純物濃度、ｖｌはソースまたはゲート
に印加される電圧、そして■２はゲート電極に印加され
る電圧を表わす。
また、ゲート電極とゲートが直接接触したＪＦＥＴの欠
乏領域の深さＸｄは、一般的なＰ−Ｎ接合の欠乏領域の
深さと同一であることはこの分野の通常の知識を有する
ものには容易に分る。
一方、上記の実施例においてＮ型ＪＦＥＴは例としてゲ
ート電極がゲートと絶縁されたものを図示しており、Ｐ
型ＪＦＥＴは例としてゲート電極がゲートに直接接触し
たものを図示しているが、ゲート電極がゲートと絶縁さ
れたＮ型ＪＦＥＴとゲート電極がゲートに直接接触され
たＰ型ＪＦＥＴを使用することができることもこの分野
の通常の知識を有するものには容易に分る。
上記におけるＪＦＥＴの電圧に対する抵抗成分の特性を
図示したものが第３図（Ｅ）である。図示されているよ
うに電圧が増加するほどその抵抗成分が大きくなるＪＦ
ＥＴは、電圧が増加するほどその抵抗成分が小さくなる
ＭＯＳＦＥＴとは相対的な特性を示すので、ＭＯＳＦＥ
ＴとＪＦＥＴとを組合せ使用し、供給電圧に対し一定な
抵抗、即ち遅延時間を持つ半導体装置を構成することが
できる。
第４図はＪＦＥＴとＭＯＳＦＥＴとを組合せて構成した
本発明による一実施例の時間遅延回路を図示したもので
あり、第５図は本発明による他の実施例を図示したもの
である。
第４図及び第５図に図示されているように、ゲートが電
源供給電圧Ｖｃｃの供給される第１電圧供給端子に接続
されたＪＦＥＴはＪＦＥＴの特性により高抵抗の特性を
示しており、ゲートが接地電圧Ｖｓｓの第２電圧供給端
子に接続されたＪＦＥＴはＪＦＥＴの特性により低抵抗
の特性を表わす。
第４図を参照すると、「第１ＭＯＳ電界効果トランジス
タ」としてのＰＭＯＳｌ−ランジスタ４１と「第２ＭＯ
Ｓ電界効果トランジスタ」としてのＮＭＯＳ）ランジス
タ４２とが出力ノードを介して直列接続された通常のＣ
ＭＯＳインバーター８１と、ＰＭＯＳ）ランジスタ４３
とＮＭＯＳＩ−ランジスタ４４とが出力ノードを介して
直列接続された通常のＣ０３Ｍインバーター８２が接続
され、又電源供給電圧ＶｃｃとＰＭＯＳ）ランジスタ４
１．４３との間にはゲートが電源供給電圧Ｖｃｃに連結
されている「第１接合電界効果トランジスタ」としての
Ｎ型ＪＦＥＴ４５．４７が接続され、そしてＮＭＯＳ）
ランジスタ４２．４４と接地電圧Ｖｓｓとの間にはゲー
トが接地電圧に連結されている「第２接合電界効果トラ
ンジスタ」としてのＰ型ＪＦＥＴ４６．４８が接続され
ている。尚、符号４０は入力端子の接続された入力ライ
ン、符号４９は出力ラインを表す。
第５図を参照すると、電源供給電圧Ｖｃｃと接地電圧Ｖ
ｓｓとの間には、「第１ＭＯＳ電界効果トランジスタ」
としてのＰＭＯＳトランジスタ５１と「第２ＭＯＳ電界
効果トランジスタ」としてのＮＭＯＳトランジスタ５２
とが第１制御ノードを介して直列接続されて通常のＣＭ
ＯＳインバーター８３を形成している。また電源供給電
圧ＶｃＣと接地電圧Ｖｓｓとの間には「第３ＭＯＳ電界
効果トランジスタ」としてのＰＭＯＳＩ−ランジスタ５
４と「第４ＭＯＳ電界効果トランジスタ」としてのＮＭ
ＯＳトランジスタ５５が出力ノードを介して直列接続さ
れて通常のＣＭＯＳインバーター８４を形成している。
そしてＣＭＯＳインバーター８３の第１制御ノードとＣ
ＭＯＳインバーター８４の第２制御ノードとの間に、ゲ
ートが電源供給電圧Ｖｃｃに連結されたＮ型ＪＦＥＴ５
３が接続されている。
尚、符号５０は入力端子の接続された入力ライン、符号
５６は出力ラインを示す。
第５図におけるＮ型ＪＦＥＴ５３の代わりにゲートが接
地電圧Ｖｓｓに接続されているＰ型ＪＦＥＴを接続する
こともできる。
第６図は本発明による時間遅延回路の特性曲線を示した
図である。
点７０と点７１とを結ぶ直線は第４図のような本発明に
よる時間遅延回路の特性曲線であり、点６０と点６１と
を結ぶ曲線は通常のＣＭＯＳインバーターを二つ連続的
に使用した遅延回路の特性を図示したものである。
第４図において電源供給電圧Ｖｃｃが低い時にはＮ型Ｊ
ＦＥＴ４５．４７の特性により抵抗が小さいので遅延時
間が短くなり、第６図で示すように出力は点６０から点
７０のように遅延時間が短縮され、電源供給電圧Ｖｃｃ
が高くなるとその抵抗も大きくなるので遅延時間も長く
なり、出力は点６１から点７１のように遅延時間が長く
なる。
〈発明の効果〉 上述したように本発明に係る半導体時間遅延素子は通常
のＣＭＯＳインバーターにＪＦＥＴを接続して使用した
ので電源供給電圧及び温度の影響に対し殆ど変動のない
信号伝達の時間特性を持つ回路を具現し、遅延時間の使
用に効果的である。
又、本発明は速度制限半導体装置に強い半導体時間遅延
素子を実現することができる。
【図面の簡単な説明】
第１図は、従来における通常のＣＭＯＳインバーターで
構成した時間遅延回路図、 第２図は、従来における時間遅延素子を使用した時の出
力特性図、 第３図（Ａ）は、Ｎ型ＪＦＥＴの断面図、第３図（Ｂ）
は、Ｐ型ＪＦＥＴの断面図、第３図（Ｃ）は、本発明に
使用されるＮ型ＪＦＥＴの電源供給電圧と接地電圧との
接続関係を示す回路図、 第３図（Ｄ）は、本発明に使用されるＰ型ＪＦＥＴの電
源供給電圧と接地電圧との接続関係を示す回路図、 第３図（Ｅ）は、第３図（Ｃ）に示したＮ型ＪＦＥＴの
出力特性図、 第４図は、本発明に係る半導体時間遅延素子の一実施例
を示す回路図、 第５図は、本発明に係る半導体時間遅延素子の他の実施
例を示す回路図、ぞして 第６図は本発明に係る半導体時間遅延素子の出力特性図
である。 ４５．４７　−・・　Ｎ型ＪＦＢＴ（第１接合電界効果
トランジスタ） ４６．４８　　・−Ｐ型ＪＦＥＴ（第２接合電界効果ト
ランジスタ） ４１．４３．５１　　・−・　ＰＭＯＳトランジスタ（
第１ＭＯ８電界効果トランジスタ） ４２．４４．５２−ＮＭＯＳトランジスタ（第２ＭＯＳ
電界効果トランジスタ） ５４　−　　ＰＭＯＳトランジスタ（第３ＭＯＳ電界効
果トランジスタ） ５５　−・−ＮＭＯＳ）ランジスタ（第４ＭＯ８電界効
果トランジスタ） ５３　　・−Ｎ型ＪＦＥＴ（接合電界効果トランジスタ
） Ｖｃｃ−ｍ−電源供給電圧 Ｖｓｓ　　−接地電圧 Ｖｉ　　−入力信号 第５図 第６図 第１図 ＶｓＳ　　　　　　　Ｖｓｓ 第３図（Ａ） Ｈ二→　　１ｕ

Claims (4)

    【特許請求の範囲】
  1. （１）半導体時間遅延素子において、 電源供給電圧が供給される第１電圧供給端子と、接地電
    圧が供給される第２電圧供給端子と、入力信号を入力す
    る入力端子と、出力ノードと、上記第１電圧供給端子に
    チャンネルの一端を接続し、ゲートを第１電圧供給端子
    に接続した第１接合電界効果トランジスタと、上記第１
    接合電界効果トランジスタのチャンネルの他端と出力ノ
    ードとの間にチャンネルを接続し、ゲートを入力端子に
    接続した第１ＭＯＳ電界効果トランジスタと、上記第２
    電圧供給端子にチャンネルの一端を接続し、ゲートを上
    記第２電圧供給端子に接続した第２接合電界効果トラン
    ジスタと、上記第２接合電界効果トランジスタのチャン
    ネルの他端と出力ノードとの間にチャンネルを接続し、
    ゲートを入力端子に接続した第２ＭＯＳ電界効果トラン
    ジスタを具備したことを特徴とする半導体時間遅延素子
    。
  2. （２）第１接合電界効果トランジスタはＮ型接合電界効
    果トランジスタであり、第２接合電界効果トランジスタ
    はＰ型接合電界効果トランジスタであることを特徴とす
    る請求項（１）記載の半導体時間遅延素子。
  3. （３）半導体時間遅延素子において、 　電源供給電圧が供給される第１電圧供給端子と、接地
    電圧が供給される第２電圧供給端子と、入力信号を入力
    する入力端子と、第１制御ノードと、第２制御ノードと
    、出力ノードと、第１電圧供給端子と第１制御ノードと
    の間にチャンネルを接続し、ゲートを入力端子に接続し
    た第１ＭＯＳ電界効果トランジスタと、上記第１制御ノ
    ードと第２電圧供給端子との間にチャンネルを接続し、
    ゲートを入力端子に接続した第２ＭＯＳ電界効果トラン
    ジスタと、上記第１電圧供給端子と出力ノードとの間に
    チャンネルを接続し、ゲートを上記第２制御ノードに接
    続した第３ＭＯＳ電界効果トランジスタと、上記第２電
    圧供給端子と出力ノードとの間にチャンネルを接続し、
    ゲートを上記第２制御ノードに接続した第４ＭＯＳ電界
    効果トランジスタと、上記第１制御ノードと第２制御ノ
    ードとの間にチャンネルを接続した接合電界効果トラン
    ジスタを具備したことを特徴とする半導体時間遅延素子
    。
  4. （４）接合電界効果トランジスタは、ゲートを第１電圧
    供給端子に接続したＮ型接合電界効果トランジスタ又は
    ゲートを第２電源供給端子に接続したＰ型接合電界効果
    トランジスタのうち選択された一つであることを特徴と
    する請求項（３）記載の半導体時間遅延素子。
JP1043387A 1988-06-09 1989-02-27 半導体時間遅延素子 Pending JPH01321721A (ja)

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