JP2679450B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2679450B2 JP2679450B2 JP3147743A JP14774391A JP2679450B2 JP 2679450 B2 JP2679450 B2 JP 2679450B2 JP 3147743 A JP3147743 A JP 3147743A JP 14774391 A JP14774391 A JP 14774391A JP 2679450 B2 JP2679450 B2 JP 2679450B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しくは、容量素子を備えるモノリシック構造の半導
体集積回路装置に関する。
に詳しくは、容量素子を備えるモノリシック構造の半導
体集積回路装置に関する。
【０００２】モノリシック構造の半導体集積回路装置に
おいては、容量素子（キャパシタ）が、共通に接続され
たソース及びドレインを有するＭＯＳトランジスタによ
って構成される例がある。このような容量素子は、一般
にデプレッション形ＭＯＳトランジスタから構成され、
ＭＯＳトランジスタの共通に接続されたソース及びドレ
インとゲートとの間に寄生容量が形成されており、この
共通に接続されたソース及びドレインとゲートとがこの
容量素子の双方の端子を成している。
おいては、容量素子（キャパシタ）が、共通に接続され
たソース及びドレインを有するＭＯＳトランジスタによ
って構成される例がある。このような容量素子は、一般
にデプレッション形ＭＯＳトランジスタから構成され、
ＭＯＳトランジスタの共通に接続されたソース及びドレ
インとゲートとの間に寄生容量が形成されており、この
共通に接続されたソース及びドレインとゲートとがこの
容量素子の双方の端子を成している。
【０００３】
【従来の技術】図６に従来のＭＯＳトランジスタから構
成される容量素子によって遅延時間を発生させる遅延時
間生成回路の例を示す。同図において、入力端５からの
信号はインバータ６及び８を介して同相の信号として伝
達されるものであるが、ＭＯＳトランジスタから成る容
量素子７が双方のインバータ６、８の入出力間のノード
Ａと接地間に設けられており、この容量素子７によって
入力端５から出力端９迄の信号伝達に所定の遅延時間
（ｔ１−ｔｏ）が設けられている。容量素子７は、Ｎチ
ャネルＭＯＳトランジスタから構成され、そのソース及
びドレインが共通に接続され、このソース及びドレイン
とゲートとが一対の端子を成している。
成される容量素子によって遅延時間を発生させる遅延時
間生成回路の例を示す。同図において、入力端５からの
信号はインバータ６及び８を介して同相の信号として伝
達されるものであるが、ＭＯＳトランジスタから成る容
量素子７が双方のインバータ６、８の入出力間のノード
Ａと接地間に設けられており、この容量素子７によって
入力端５から出力端９迄の信号伝達に所定の遅延時間
（ｔ１−ｔｏ）が設けられている。容量素子７は、Ｎチ
ャネルＭＯＳトランジスタから構成され、そのソース及
びドレインが共通に接続され、このソース及びドレイン
とゲートとが一対の端子を成している。
【０００４】
【発明が解決しようとする課題】一般にＭＯＳトランジ
スタでは、ソース・ゲート間に印加される電圧に従って
チャネルが形成され、またチャネル幅が変化するため、
ＭＯＳトランジスタから成る容量素子では、ゲート−ソ
ース・ドレイン間の端子間電圧に依存して静電容量（容
量値）が変化する。従って、かかる容量素子によって一
定の遅延時間を得る前記遅延時間生成回路の場合、正確
な遅延時間を事前に計算してこれを得ることが困難とい
う問題がある。
スタでは、ソース・ゲート間に印加される電圧に従って
チャネルが形成され、またチャネル幅が変化するため、
ＭＯＳトランジスタから成る容量素子では、ゲート−ソ
ース・ドレイン間の端子間電圧に依存して静電容量（容
量値）が変化する。従って、かかる容量素子によって一
定の遅延時間を得る前記遅延時間生成回路の場合、正確
な遅延時間を事前に計算してこれを得ることが困難とい
う問題がある。
【０００５】図７は、この形式のＮチャネルトランジス
タから成る容量素子における電圧依存性を説明する図で
ある。Ｎチャネルトランジスタは図６のごとく、ゲート
に入力電圧を与えられ、ソース・ドレインが共通にＧＮ
Ｄ端子に接続されている。図７は、ゲート端子に印加さ
れる電圧の変化が速い場合（例えば１００Ｈｚ以上）の
容量値の電圧特性図であり、容量値（ｐＦ）を縦軸に、
ゲートに印加される入力電圧（Ｖ）、即ちゲート−ソー
ス・ドレイン間電圧を横軸にとって示したものである。
同図に示されているように、この容量素子では端子電圧
が低下するに従い容量値が減少し、特にスレッシュホー
ルド電圧以下に端子電圧が低下する場合には、寄生容量
がゲートとソース・ドレインを形成する基板との間の容
量となり、容量値が大きく低下する。
タから成る容量素子における電圧依存性を説明する図で
ある。Ｎチャネルトランジスタは図６のごとく、ゲート
に入力電圧を与えられ、ソース・ドレインが共通にＧＮ
Ｄ端子に接続されている。図７は、ゲート端子に印加さ
れる電圧の変化が速い場合（例えば１００Ｈｚ以上）の
容量値の電圧特性図であり、容量値（ｐＦ）を縦軸に、
ゲートに印加される入力電圧（Ｖ）、即ちゲート−ソー
ス・ドレイン間電圧を横軸にとって示したものである。
同図に示されているように、この容量素子では端子電圧
が低下するに従い容量値が減少し、特にスレッシュホー
ルド電圧以下に端子電圧が低下する場合には、寄生容量
がゲートとソース・ドレインを形成する基板との間の容
量となり、容量値が大きく低下する。
【０００６】上記電圧特性図にも示されているように、
この容量素子が、遅延時間生成回路等に使用される場
合、又はその外に、端子間電圧がＭＯＳトランジスタの
スレッシュホールド電圧をまたいで正負方向に変化する
別の回路に使用される場合には特に、所望の正確な容量
値が得られないという問題がある。ところが、従来かか
る点に着目して、平坦な電圧特性を有する容量値を得る
ことが可能なＭＯＳトランジスタから成る容量素子は知
られていなかった。
この容量素子が、遅延時間生成回路等に使用される場
合、又はその外に、端子間電圧がＭＯＳトランジスタの
スレッシュホールド電圧をまたいで正負方向に変化する
別の回路に使用される場合には特に、所望の正確な容量
値が得られないという問題がある。ところが、従来かか
る点に着目して、平坦な電圧特性を有する容量値を得る
ことが可能なＭＯＳトランジスタから成る容量素子は知
られていなかった。
【０００７】本発明は、上記問題に鑑み、ＭＯＳトラン
ジスタから成る容量素子を備える半導体装置において、
容量素子の端子間に印加される電圧値及びその極性の変
化に対して容量値の変化が小さな容量素子を得て、例え
ば遅延時間生成回路において正確な遅延時間を得ること
が可能な容量素子を備える半導体装置を提供することを
目的とする。
ジスタから成る容量素子を備える半導体装置において、
容量素子の端子間に印加される電圧値及びその極性の変
化に対して容量値の変化が小さな容量素子を得て、例え
ば遅延時間生成回路において正確な遅延時間を得ること
が可能な容量素子を備える半導体装置を提供することを
目的とする。
【０００８】
【課題を達成するための手段】図１は本発明の原理図で
ある。同図において、１及び２は夫々第一及び第二のＭ
ＯＳトランジスタ、３及び４は夫々キャパシタの端子で
ある。
ある。同図において、１及び２は夫々第一及び第二のＭ
ＯＳトランジスタ、３及び４は夫々キャパシタの端子で
ある。
【０００９】前記目的を達成するため、本発明の半導体
装置は、図２に示したように、ソースとドレインとがそ
れぞれ共通接続されたＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタの双方の前記共通接続
端相互及びゲート電極相互がそれぞれ接続されてなるキ
ャパシタを有し、前記キャパシタの静電容量が、前記接
続されたゲート電極と接続された共通接続端との間に印
加される電圧値に依存せず略一定値となるように形成さ
れていることを特徴とするものである。
装置は、図２に示したように、ソースとドレインとがそ
れぞれ共通接続されたＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタの双方の前記共通接続
端相互及びゲート電極相互がそれぞれ接続されてなるキ
ャパシタを有し、前記キャパシタの静電容量が、前記接
続されたゲート電極と接続された共通接続端との間に印
加される電圧値に依存せず略一定値となるように形成さ
れていることを特徴とするものである。
【００１０】
【作用】本発明の半導体装置のキャパシタでは、Ｐチャ
ネルＭＯＳトランジスタ１、及びＮチャネルＭＯＳトラ
ンジスタ２からなる各容量を相互に並列に接続して形成
し、それぞれのＭＯＳトランジスタの電圧変化に依存す
る静電容量の変化に際してこのキャパシタの静電容量が
略一定になるように構成することで、端子電圧に依存す
ることなく略一定の容量値を有するキャパシタとするこ
とができる。
ネルＭＯＳトランジスタ１、及びＮチャネルＭＯＳトラ
ンジスタ２からなる各容量を相互に並列に接続して形成
し、それぞれのＭＯＳトランジスタの電圧変化に依存す
る静電容量の変化に際してこのキャパシタの静電容量が
略一定になるように構成することで、端子電圧に依存す
ることなく略一定の容量値を有するキャパシタとするこ
とができる。
【００１１】
【実施例】図２を参照して、本発明の第一の実施例の半
導体装置における容量素子の構成について説明する。図
２は、この容量素子の構成を示す回路図である。同図に
おいて、この容量素子はＰチャネル及びＮチャネルトＭ
ＯＳランジスタ１、２を夫々並列に、即ち双方のゲート
を相互に接続して一方の端子３と成し、双方の共通に接
続されたソース・ドレインを相互に接続して他方の端子
とする構成である。
導体装置における容量素子の構成について説明する。図
２は、この容量素子の構成を示す回路図である。同図に
おいて、この容量素子はＰチャネル及びＮチャネルトＭ
ＯＳランジスタ１、２を夫々並列に、即ち双方のゲート
を相互に接続して一方の端子３と成し、双方の共通に接
続されたソース・ドレインを相互に接続して他方の端子
とする構成である。
【００１２】図５は、図２に示された容量素子部分の断
面及びその配線接続構成を略図として示すものである。
同図において、ｐ形基板１１上にフィールド酸化膜１２
を挟んでＰチャネル及びＮチャネルＭＯＳトランジスタ
１３、１４が対となって形成されている。Ｐチャネルト
ランジスタ１３から成る容量素子部分では、Ｐチャネル
トランジスタを形成するためのＮ−ウエル（ｎ-領域）
１５が形成され、ゲートＧ直下のチャネル１６部分には
スレッシュホールド電圧Ｖth2を低く設定するため、極
く僅かな濃度のＢ（ホウ素）のみが打込まれている。
面及びその配線接続構成を略図として示すものである。
同図において、ｐ形基板１１上にフィールド酸化膜１２
を挟んでＰチャネル及びＮチャネルＭＯＳトランジスタ
１３、１４が対となって形成されている。Ｐチャネルト
ランジスタ１３から成る容量素子部分では、Ｐチャネル
トランジスタを形成するためのＮ−ウエル（ｎ-領域）
１５が形成され、ゲートＧ直下のチャネル１６部分には
スレッシュホールド電圧Ｖth2を低く設定するため、極
く僅かな濃度のＢ（ホウ素）のみが打込まれている。
【００１３】チャネル１６上には、酸化シリコン１７を
介してゲート電極を成す多結晶シリコン１８が薄層とし
て形成されており、また、Ｎ−ウエル１５内にはソース
Ｓ及びドレインＤを成すｐ+層がイオン注入により形成
されている。
介してゲート電極を成す多結晶シリコン１８が薄層とし
て形成されており、また、Ｎ−ウエル１５内にはソース
Ｓ及びドレインＤを成すｐ+層がイオン注入により形成
されている。
【００１４】Ｎチャネルトランジスタ１４から成る容量
素子部分では、基板１１のｐ-領域のフィールド酸化膜
で分離された部分がそのままＮチャネルトランジスタを
形成する領域となり、チャネル１９部分にスレッシュホ
ールド電圧Ｖth1を高く設定するため極く微量のＰ（リ
ン）のみが打込まれており、チャネル１９上にはゲート
Ｇ部分がＰチャネルトランジスタのゲート部分と同様に
形成され、更に、ソースＳ及びドレインＤを成すｎ+層
がやはりイオン打込みによって形成されている。
素子部分では、基板１１のｐ-領域のフィールド酸化膜
で分離された部分がそのままＮチャネルトランジスタを
形成する領域となり、チャネル１９部分にスレッシュホ
ールド電圧Ｖth1を高く設定するため極く微量のＰ（リ
ン）のみが打込まれており、チャネル１９上にはゲート
Ｇ部分がＰチャネルトランジスタのゲート部分と同様に
形成され、更に、ソースＳ及びドレインＤを成すｎ+層
がやはりイオン打込みによって形成されている。
【００１５】Ｐチャネル及びＮチャネルトランジスタ１
３、１４の双方のゲートＧはアルミ電極により共通に接
続され、また双方の各ソースＳ及びドレインＤも相互に
接続されると共に夫々のトランジスタ１３、１４の相互
に接続されたソースＳ及びドレインＤが共通に接続さ
れ、夫々の共通に接続されたノード２０、２１から延長
してこの容量素子の一対の端子２２、２３が形成され
る。
３、１４の双方のゲートＧはアルミ電極により共通に接
続され、また双方の各ソースＳ及びドレインＤも相互に
接続されると共に夫々のトランジスタ１３、１４の相互
に接続されたソースＳ及びドレインＤが共通に接続さ
れ、夫々の共通に接続されたノード２０、２１から延長
してこの容量素子の一対の端子２２、２３が形成され
る。
【００１６】上記実施例の半導体装置の容量素子の作用
について図４を参照して説明する。図４において、曲線
Ａ、Ｂ及びＣは夫々、Ｎチャネルトランジスタから成る
容量素子部分の容量特性、Ｐチャネルトランジスタから
成る容量素子部分の容量特性、及び合成した本発明の容
量素子の容量特性を夫々例示する曲線である。なお、従
来図で説明したと同様に、電圧変化の周波数は１００Ｈ
ｚ以上で且つ電圧極性はゲートにかかる電圧を正方向に
とってある。
について図４を参照して説明する。図４において、曲線
Ａ、Ｂ及びＣは夫々、Ｎチャネルトランジスタから成る
容量素子部分の容量特性、Ｐチャネルトランジスタから
成る容量素子部分の容量特性、及び合成した本発明の容
量素子の容量特性を夫々例示する曲線である。なお、従
来図で説明したと同様に、電圧変化の周波数は１００Ｈ
ｚ以上で且つ電圧極性はゲートにかかる電圧を正方向に
とってある。
【００１７】図４に示したように、夫々のトランジスタ
の容量特性Ａ、Ｂは端子間電圧に依存するが、双方のト
ランジスタの電圧特性によって相殺されるため、これら
を合成した容量素子全体の電圧特性Ｃはほぼ平坦にな
り、容量値の電圧依存性が小さくなる。なお、容量値を
平坦にするには、双方のトランジスタの容量特性Ａ、Ｂ
の和が一定値になるように各トランジスタの寄生容量の
電圧依存性を所望の特性となるように形成する。Ｎチャ
ネル及びＰチャネルの双方のトランジスタのスレッシュ
ホールド電圧Ｖth1、Ｖth2は、プロセス条件を適当に設
定することにより、拡散層の濃度を調整することで夫々
独立に再現性良く設定制御することが可能であるので、
図２に示したＣ曲線における突出部ｍは、例えばＮチャ
ネルトランジスタのスレッシュホールド電圧Ｖth1を、
同図に示したものよりも僅かに高くすることによって、
更に小さくすることが可能である。
の容量特性Ａ、Ｂは端子間電圧に依存するが、双方のト
ランジスタの電圧特性によって相殺されるため、これら
を合成した容量素子全体の電圧特性Ｃはほぼ平坦にな
り、容量値の電圧依存性が小さくなる。なお、容量値を
平坦にするには、双方のトランジスタの容量特性Ａ、Ｂ
の和が一定値になるように各トランジスタの寄生容量の
電圧依存性を所望の特性となるように形成する。Ｎチャ
ネル及びＰチャネルの双方のトランジスタのスレッシュ
ホールド電圧Ｖth1、Ｖth2は、プロセス条件を適当に設
定することにより、拡散層の濃度を調整することで夫々
独立に再現性良く設定制御することが可能であるので、
図２に示したＣ曲線における突出部ｍは、例えばＮチャ
ネルトランジスタのスレッシュホールド電圧Ｖth1を、
同図に示したものよりも僅かに高くすることによって、
更に小さくすることが可能である。
【００１８】ＭＯＳトランジスタから成る容量素子は、
半導体装置の他のトランジスタ部分を形成する工程と同
時に行うことができ、製造工程が少なくてすむため半導
体装置の製作コストの低減が可能であるので、最近多く
用いられるようになっており、本実施例のＰチャネル及
びＮチャネルトランジスタから成る容量値の電圧依存性
が小さな容量素子の応用範囲は極めて大きい。
半導体装置の他のトランジスタ部分を形成する工程と同
時に行うことができ、製造工程が少なくてすむため半導
体装置の製作コストの低減が可能であるので、最近多く
用いられるようになっており、本実施例のＰチャネル及
びＮチャネルトランジスタから成る容量値の電圧依存性
が小さな容量素子の応用範囲は極めて大きい。
【００１９】図３は本発明の第二の実施例の半導体装置
における容量素子の回路図である。同図に示したよう
に、この実施例では、第一及び第二のＭＯＳトランジス
タが何れもＮチャネルＭＯＳトランジスタとして構成さ
れている。この場合、第一のＭＯＳトランジスタのゲー
トと、共通に接続されたソース及びドレインとを夫々、
第二のＭＯＳトランジスタの共通に接続されたソース及
びドレインとゲートとに接続することで、双方のトラン
ジスタを逆並列に接続している。この構成により双方の
トランジスタにおける端子電圧に依存して変化する容量
値は相互に補償し合い、全体として容量素子の容量値が
一定となる。
における容量素子の回路図である。同図に示したよう
に、この実施例では、第一及び第二のＭＯＳトランジス
タが何れもＮチャネルＭＯＳトランジスタとして構成さ
れている。この場合、第一のＭＯＳトランジスタのゲー
トと、共通に接続されたソース及びドレインとを夫々、
第二のＭＯＳトランジスタの共通に接続されたソース及
びドレインとゲートとに接続することで、双方のトラン
ジスタを逆並列に接続している。この構成により双方の
トランジスタにおける端子電圧に依存して変化する容量
値は相互に補償し合い、全体として容量素子の容量値が
一定となる。
【００２０】なお、第二の実施例に代えて第一及び第二
のＭＯＳトランジスタを何れもＰチャネルトランジスタ
として構成し、双方のトランジスタをこの第二の実施例
の場合と同様に逆並列に接続することもできる。第二の
実施例の場合、Ｐチャネル及びＮチャネルトランジスタ
の何れを採用しても、トランジスタの寄生容量の容量特
性は、ソース・ドレインの拡散層濃度の設定、トランジ
スタのゲート長或いはゲート幅を夫々変えることによっ
て様々に設定可能である。即ち、ゲート幅による設定
は、ゲート幅に対するしきい値の依存性が生ずることと
なる短チャネル効果を利用することで、ＭＯＳトランジ
スタのしきい値を変えるものである。この場合、ＭＯＳ
容量として構成するものであるから、通常のスイッチン
グ素子として動作するものではなく、短チャネル効果に
よる問題も生じない。
のＭＯＳトランジスタを何れもＰチャネルトランジスタ
として構成し、双方のトランジスタをこの第二の実施例
の場合と同様に逆並列に接続することもできる。第二の
実施例の場合、Ｐチャネル及びＮチャネルトランジスタ
の何れを採用しても、トランジスタの寄生容量の容量特
性は、ソース・ドレインの拡散層濃度の設定、トランジ
スタのゲート長或いはゲート幅を夫々変えることによっ
て様々に設定可能である。即ち、ゲート幅による設定
は、ゲート幅に対するしきい値の依存性が生ずることと
なる短チャネル効果を利用することで、ＭＯＳトランジ
スタのしきい値を変えるものである。この場合、ＭＯＳ
容量として構成するものであるから、通常のスイッチン
グ素子として動作するものではなく、短チャネル効果に
よる問題も生じない。
【００２１】
【発明の効果】以上説明したように本発明によると、静
電容量の電圧依存性が小さなＭＯＳトランジスタから成
るキャパシタを提供でき、遅延時間生成回路等を含む半
導体装置の設計を容易化したという顕著な効果を奏す
る。
電容量の電圧依存性が小さなＭＯＳトランジスタから成
るキャパシタを提供でき、遅延時間生成回路等を含む半
導体装置の設計を容易化したという顕著な効果を奏す
る。
【図１】本発明の原理図である。
【図２】第一の実施例半導体装置の容量素子の回路図で
ある。
ある。
【図３】第二の実施例の半導体装置の容量素子の回路図
である。
である。
【図４】図２の容量素子の容量特性を説明するための作
用説明図である。
用説明図である。
【図５】図２の容量素子部分の構造を示す断面及び配線
構成を示す略図である。
構成を示す略図である。
【図６】従来の遅延時間生成回路の回路図である。
【図７】従来の半導体装置の容量素子の容量特性の説明
図である。
図である。
１：第一のＭＯＳトランジスタ ２：第二のＭＯＳトランジスタ 3、4、22、23：端子 ７：容量素子（キャパシタ） １１ ：Ｐ形基板 １３：Ｐチャネルトランジスタ １４：Ｎチャネルトランジスタ １５：Ｎウエル １６、１９：チャネル Ｓ：ソース Ｄ：ドレイン Ｇ：ゲート
Claims (1)
- 【請求項１】ソースとドレインとがそれぞれ共通接続さ
れたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯ
Ｓトランジスタの双方の前記共通接続端相互及びゲート
電極相互がそれぞれ接続されてなるキャパシタを有し、 前記キャパシタの静電容量が、前記接続されたゲート電
極と接続された共通接続端との間に印加される電圧値に
依存せず略一定値となるように形成されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147743A JP2679450B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147743A JP2679450B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04370965A JPH04370965A (ja) | 1992-12-24 |
| JP2679450B2 true JP2679450B2 (ja) | 1997-11-19 |
Family
ID=15437142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147743A Expired - Fee Related JP2679450B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679450B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3400891B2 (ja) * | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP4011248B2 (ja) | 1999-12-22 | 2007-11-21 | 沖電気工業株式会社 | 半導体記憶装置 |
| GB0122227D0 (en) * | 2001-09-13 | 2001-11-07 | Koninl Philips Electronics Nv | Active tunable filter circuit |
| DE10207739A1 (de) * | 2002-02-22 | 2003-09-11 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einer Parallelschaltung gekoppelter Kapazitäten |
| KR100792705B1 (ko) * | 2006-07-21 | 2008-01-11 | 인티그런트 테크놀로지즈(주) | 병렬 바랙터를 이용한 커패시터 |
| JP6949738B2 (ja) * | 2018-01-17 | 2021-10-13 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換装置、撮像装置および内視鏡 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308366A (ja) * | 1987-06-10 | 1988-12-15 | Nec Corp | 半導体集積回路 |
| JPS6465863A (en) * | 1987-09-04 | 1989-03-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1991
- 1991-06-20 JP JP3147743A patent/JP2679450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04370965A (ja) | 1992-12-24 |
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