JP6949738B2

JP6949738B2 - 逐次比較型ａ／ｄ変換装置、撮像装置および内視鏡

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Description

本発明は、外部から入力されるアナログの信号をデジタルの信号に変換する逐次比較型Ａ／Ｄ変換装置、撮像装置および内視鏡に関する。

消費電力の低いＡ／Ｄ変換装置として、例えば非特許文献１に開示された差動入力非同期方式の逐次比較型Ａ／Ｄ変換装置が知られている。この逐次比較型Ａ／Ｄ変換装置は、差動入力信号として入力された一対のアナログ信号をサンプルホールド回路で保持し、保持したアナログ信号に容量回路を通じて基準信号を反映させることにより比較回路に比較電圧信号を発生させ、この比較電圧信号に基づいて、逐次比較論理回路が２分探索アルゴリズムに従って差動入力信号に対応するデジタル信号のＭＳＢからＬＳＢまでの各ビットの値（０または１）を決定すると共に、決定された各ビットの値を基準信号にフィードバックする。

逐次比較型Ａ／Ｄ変換装置は、オペアンプ等のアナログ回路を使用することなく、その大部分をデジタル回路で構成することができる。このため、微細ＣＭＯＳ(Complementary Metal Oxide Semiconductor)プロセスを用いて逐次比較型Ａ／Ｄ変換装置を小型に実現することができ、また消費電力を低減させることができる。このような低消費電力化および小型化を可能とする観点から、逐次比較型Ａ／Ｄ変換装置は、例えば携帯機器などのシステムＬＳＩ(Large Scale Integration)に用いられている。

"A 26uW 8bit 10MS/s Asynchronous SAR ADC for Low Energy Radios", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol46, No7 JULY 2011 pp1585-1595

ところで、上述した逐次比較型Ａ／Ｄ変換装置は、Ａ／Ｄ変換を実行する際に、ビット変換毎にコンパレータの入力電圧が変化することで、Ａ／Ｄ変換を実行中にコンパレータの入力容量も変動する。このため、上述した逐次比較型Ａ／Ｄ変換装置は、コンパレータの入力端子に接続される容量が変化することによって、ゲイン係数がＡ／Ｄ変換の最中に変動し、出力信号に誤差が生じることで、出力信号の線形性が劣化するという問題点があった。

本発明は、上記に鑑みてなされたものであって、出力信号の線形性が劣化することを防止することができる逐次比較型Ａ／Ｄ変換装置、撮像装置および内視鏡を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る逐次比較型Ａ／Ｄ変換装置は、差動入力信号として入力された一対のアナログ信号をサンプリングするサンプリング回路と、前記サンプリング回路がサンプリングした前記一対のアナログ信号を保持するバイナリ容量を有し、前記バイナリ容量が保持する前記一対のアナログ信号に参照信号の信号レベルを反映させることによって一対の電圧信号を発生させ、該一対の電圧信号を交互に出力する容量回路と、前記容量回路が交互に出力した前記一対の電圧信号の一方の信号と他方の信号とを比較し、該比較結果を出力する比較回路と、前記比較回路が出力した前記比較結果に基づいて、前記バイナリ容量が保持する前記一対のアナログ信号に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定した判定結果を出力し、かつ、前記デジタル信号の各ビットの値を反映した前記参照信号を生成して前記容量回路へ出力する制御回路と、を備え、前記比較回路は、前記容量回路から交互に出力された前記一対の電圧信号を増幅し、該増幅した前記一対の電圧信号を出力する入力回路と、前記入力回路と並列に接続され、前記入力回路における入力容量の非線形性を補償する補償回路と、前記補償回路によって非線形性が補償された前記入力容量が保持する前記一対の電圧信号の一方の信号と他方の信号とを比較し、該比較結果を出力する出力回路と、を有し、前記補償回路は、前記入力容量の電圧依存と逆特性を有することを特徴とする。

また、本発明に係る逐次比較型Ａ／Ｄ変換装置は、上記発明において、前記入力回路は、前記一対の電圧信号が入力される入力トランジスタを有し、前記補償回路は、前記入力トランジスタのゲート容量特性と逆特性のバイアス電圧依存性を有し、前記入力トランジスタの入力容量の非線形性を補償する補償トランジスタと、前記入力トランジスタの極性と逆特性のトランジスタを有するバイアス回路と、を有し、前記バイアス回路は、前記補償トランジスタに前記入力トランジスタと同量のバイアス電圧を印加することによって前記補償トランジスタの入力容量と前記入力回路の入力容量との合成容量を平坦とすることを特徴とする。

また、本発明に係る内視鏡は、上記の撮像装置と、被検体に挿入可能であり、先端部に前記撮像装置を配置してなる挿入部と、を備える。

本発明によれば、出力信号の線形成が劣化することを防止することができるという効果を奏する。

図１は、本発明の一実施の形態に係る内視鏡システムの全体構成を模式的に示す概略図である。図２は、本発明の一実施の形態に係る内視鏡システムの要部の機能を示すブロック図である。図３は、図２に示す撮像素子の詳細な構成を示すブロック図である。図４は、本発明の一実施の形態に係る逐次比較型Ａ／Ｄ変換装置の構成を模式的に説明する回路図である。図５は、本発明の一実施の形態に係る比較回路の構成を模式的に示す回路図である。図６は、本発明の一実施の形態にかかる入力回路のゲート容量と補償回路のゲート容量との電圧依存特性の関係を示す図である。図７は、従来の逐次比較型のＡ／Ｄ変換装置が出力する出力信号のＩＮＬ（Integral Non-Linearity：積分非直線性誤差）特性を示す図である。図８は、本発明の一実施の形態に係る逐次比較型Ａ／Ｄ変換装置が出力する出力信号のＩＮＬ特性を示す図である。

以下、本発明を実施するための形態（以下、「実施の形態」という）として、被検体内に挿入される挿入部の先端部に撮像装置を有する内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間において、互いの寸法や比率が異なる部分が含まれている。

〔内視鏡システムの構成〕
図１は、本発明の一実施の形態に係る内視鏡システムの全体構成を模式的に示す概略図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６と、表示装置７と、光源装置８と、を備える。

内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像して撮像信号をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端部１０１側に、被検体の体内を撮像して撮像信号を生成する撮像装置２０が設けられている。さらに、内視鏡２は、挿入部１００の基端部１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が設けられている。撮像装置２０が撮像した体内画像の撮像信号は、例えば数ｍの長さを有する伝送ケーブル３を経由してコネクタ部５に出力される。

伝送ケーブル３は、内視鏡２とコネクタ部５とを接続するとともに、内視鏡２とプロセッサ６および光源装置８とを接続する。また、伝送ケーブル３は、撮像装置２０が生成した撮像信号をコネクタ部５へ伝送する。伝送ケーブル３は、ケーブルや光ファイバ等を用いて構成される。

コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する撮像信号に所定の信号処理を施してプロセッサ６へ出力する。

プロセッサ６は、コネクタ部５から入力された撮像信号に所定の画像処理を施して表示装置７へ出力する。また、プロセッサ６は、内視鏡システム１全体を統括的に制御する。例えば、プロセッサ６は、光源装置８が出射する照明光を切り替えたり、内視鏡２の撮像モードを切り替え制御する。

表示装置７は、プロセッサ６が画像処理を施した撮像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。表示装置７は、液晶や有機ＥＬ（Electro Luminescence）等の表示パネル等を用いて構成される。

光源装置８は、コネクタ部５および伝送ケーブル３を経由して内視鏡２の挿入部１００の先端部１０１側から被検体（被写体）に向けて照明光を照射する。光源装置８は、白色光を発する白色ＬＥＤ（Light Emitting Diode）等を用いて構成される。なお、本実施の形態では、光源装置８に同時方式の照明方式が採用されるが、面順次方式の照明方式であってもよい。

〔内視鏡システムの要部〕
次に、内視鏡システム１の要部の機能について説明する。図２は、内視鏡システム１の要部の機能を示すブロック図である。

〔内視鏡の構成〕
まず、内視鏡２の構成について説明する。
図２に示す内視鏡２は、撮像装置２０と、伝送ケーブル３と、コネクタ部５と、を備える。

撮像装置２０は、撮像素子２１（撮像チップ）と、撮像素子２１に被写体像を結像する光学系２２と、を備える。

撮像素子２１は、受光部２３と、読み出し部２４と、バッファ部２５と、基準信号生成部２６と、逐次比較型Ａ／Ｄ変換装置２７と、タイミング生成部２８と、ヒステリシス部２９と、を有する。また、撮像素子２１は、伝送ケーブル３を経由して後述するプロセッサ６の電源部６１において生成された電源電圧ＶＤＤ（例えば３．３Ｖ）をグランドＧＮＤとともに受け取る。撮像素子２１に供給される電源電圧ＶＤＤとグランドＧＮＤとの間には、電源安定用のコンデンサＣ１が設けられている。

受光部２３は、行列方向に二次元マトリクス状に配置されてなり、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素を有する。受光部２３は、光電変換素子（フォトダイオード）、浮遊拡散容量（ＦＤ）、転送トランジスタ、画素リセットトランジスタおよび画素ソースフォロワトランジスタ等を用いて構成される。

読み出し部２４は、受光部２３によって光電変換された撮像信号を列毎に順次読み出してバッファ部２５へ出力する。読み出し部２４は、水平走査回路および垂直走査回路を用いて構成される。

バッファ部２５は、読み出し部２４が順次読み出した撮像信号の電圧をインピーダンス変換してボルテージフォロワにより１倍に増幅して逐次比較型Ａ／Ｄ変換装置２７へ出力する。バッファ部２５は、ボルテージフォロワ回路等を用いて構成される。

基準信号生成部２６は、受光部２３によって生成された撮像信号と同相の揺らぎ成分を有し、撮像信号の補正処理に用いられる基準信号を生成して逐次比較型Ａ／Ｄ変換装置２７へ出力する。

逐次比較型Ａ／Ｄ変換装置２７は、バッファ部２５から出力された撮像信号および基準信号生成部２６から生成された基準信号を同一タイミングでサンプリングし、デジタルの撮像信号に変換して外部へ出力する。

タイミング生成部２８は、基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部２４へ出力する。タイミング生成部２８は、タイミングジェネレータ等を用いて構成される。

ヒステリシス部２９は、伝送ケーブル３を経由してコネクタ部５から入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２８へ出力する。ヒステリシス部２９は、ヒステリシス回路等を用いて構成される。

光学系２２は、複数のレンズおよびプリズムを用いて構成され、撮像素子２１の受光部２３に被写体像を結像する。

コネクタ部５は、パルス生成部５１と、信号処理部５２と、電源電圧生成部５３と、を有する。

パルス生成部５１は、プロセッサ６から供給された内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、各フレームのスタート位置を表す同期信号（水平同期信号および垂直同期信号を含む）を生成して、基準クロック信号とともに、伝送ケーブル３を経由して撮像装置２０のタイミング生成部２８へ出力する。

信号処理部５２は、伝送ケーブル３を経由して撮像装置２０から出力されたデジタルの撮像信号に対して所定の信号処理、例えばノイズ低減処理を行ってプロセッサ６へ出力する。信号処理部５２は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等を用いて構成される。

電源電圧生成部５３は、プロセッサ６から供給される電源から、撮像素子２１を駆動するのに必要な電源電圧を生成し、伝送ケーブル３を経由して撮像素子２１へ出力する。電源電圧生成部５３は、レギュレータ（Regulator）等を用いて構成される。

〔プロセッサの構成〕
次に、プロセッサ６の構成について説明する。
プロセッサ６は、電源部６１と、クロック生成部６２と、プロセッサ制御部６３と、画像処理部６４と、を備える。

電源部６１は、電源電圧を生成し、この生成した電源電圧ＶＤＤをグランドＧＮＤとともに、コネクタ部５の電源電圧生成部５３へ供給する。

クロック生成部６２は、内視鏡システム１の各構成部の動作の基準となる基準クロック信号を生成し、この基準クロック信号をコネクタ部５のパルス生成部５１へ出力する。クロック生成部６２は、クロックジェネレータ等を用いて構成される。

プロセッサ制御部６３は、ＣＰＵ（Central Processing Unit）等を用いて構成され、内視鏡システム１の全体を統括的に制御する。

画像処理部６４は、内視鏡２から入力されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する。画像処理部６４は、ＦＰＧＡやＧＰＵ（Graphics Processing Unit）等を用いて構成される。

〔撮像素子の構成〕
次に、上述した撮像素子２１の詳細な構成について説明する。図３は、図２に示す撮像素子２１の詳細な構成を示すブロック図である。

図３に示すように、撮像素子２１は、受光部２３と、読み出し部２４と、バッファ部２５と、基準信号生成部２６と、逐次比較型Ａ／Ｄ変換装置２７と、タイミング生成部２８と、ヒステリシス部２９と、を備える。

受光部２３は、行列方向に２次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素を有する。

読み出し部２４は、後述する受光部２３の複数の画素の各々から撮像信号を順次読み出してバッファ部２５へ出力する。読み出し部２４は、垂直走査部２４１（行選択回路）と、定電流源２４２と、ノイズ除去部２４３と、列ソースフォロワバッファ２４４と、水平走査部２４５と、基準電圧生成部２４６と、を有する。

垂直走査部２４１は、タイミング生成部２８から入力される駆動信号（φＴ、φＲ等）に基づいて、受光部２３の選択された行（水平ライン）＜Ｍ＞（Ｍ＝０，１，２…，ｍ−１，ｍ）に駆動信号φＴ＜Ｍ＞およびφＲ＜Ｍ＞を印加して、受光部２３の各画素（図示せず）を定電流源２４２で駆動することによって、撮像信号および画素リセット時のノイズ信号を後述する垂直転送線（図示せず）へ転送し、ノイズ除去部２４３に出力する。

ノイズ除去部２４３は、後述する各画素２３０の出力ばらつきと、画素リセット時のノイズ信号とを除去し、後述する各画素２３０で光電変換された撮像信号を列ソースフォロワバッファ２４４へ出力する。

列ソースフォロワバッファ２４４は、水平走査部２４５から入力される駆動信号に基づいて、ノイズ除去部２４３からノイズが除去された撮像信号を保持し、この保持した撮像信号を増幅してバッファ部２５へ出力する。

水平走査部２４５は、タイミング生成部２８から入力される駆動信号（φＨＣＬＫ）に基づいて、受光部２３の選択された列（縦ライン）＜Ｎ＞（Ｎ＝０，１，２…，ｎ−１，ｎ）に駆動信号φＨＣＬＫ＜Ｎ＞を印加し、各画素で光電変換された撮像信号を、ノイズ除去部２４３および列ソースフォロワバッファ２４４を経由して後述する水平転送線（図示せず）に転送してバッファ部２５へ出力する。

基準電圧生成部２４６は、受光部２３と同じ電源電圧ＶＤＤからノイズ除去部２４３のクランプ電圧ＶＣＬＰを生成する。

バッファ部２５は、列ソースフォロワバッファ２４４から順次出力された撮像信号の電圧に対してインピーダンス変換を行い、ボルテージフォロワにより１倍に増幅して逐次比較型Ａ／Ｄ変換装置２７へ出力する。なお、バッファ部２５の回路の詳細は、後述する図４において説明する。

逐次比較型Ａ／Ｄ変換装置２７は、バッファ部２５から出力された撮像信号および基準信号生成部２６から生成された基準信号を同一タイミングでサンプリングし、デジタルの撮像信号（Ｖｏｕｔ）に変換して外部へ出力する。

タイミング生成部２８は、ヒステリシス部２９から入力された基準クロック信号および同期信号に基づいて、各種の駆動信号を生成し、読み出し部２４、バッファ部２５、基準信号生成部２６および逐次比較型Ａ／Ｄ変換装置２７へ出力する。

ヒステリシス部２９は、伝送ケーブル３を経由して入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２８へ出力する。

〔逐次比較型Ａ／Ｄ変換装置の構成〕
次に、上述した逐次比較型Ａ／Ｄ変換装置２７の詳細な構成について説明する。図４は、逐次比較型Ａ／Ｄ変換装置２７の構成を模式的に説明する回路図である。図４に示す逐次比較型Ａ／Ｄ変換装置２７は、逐次比較型のＡ／Ｄ変換装置であり、９ビット（bit）出力のＡ／Ｄ変換装置であるが、これに限定されず、出力ビット数を適宜変更することができる。なお、逐次比較型Ａ／Ｄ変換装置２７は、逐次比較型のＡ／Ｄ変換装置である必要はなく、省電力可能なＡ／Ｄ変換装置であればよく、例えばナイキスト型のＡ／Ｄ変換装置であってもよい。

図４に示す逐次比較型Ａ／Ｄ変換装置２７は、サンプリング回路４０１と、容量性ＤＡＣ回路４０２と、比較回路４０３と、制御回路４０４と、を備える。

サンプリング回路４０１は、差動入力信号を構成する１対の撮像信号（Ｖsignal）および基準信号（ＶＲＥＦ）に対して、タイミング生成部２８から入力されるクロック信号ＣＬＫに基づいて、同一のタイミングでトラック・ホールド（Track and Hold）を行い、アナログの撮像信号および基準信号をサンプリングする。サンプリング回路４０１は、スイッチ４０１ａと、スイッチ４０１ｂと、を有する。

スイッチ４０１ａは、オン状態であるとき、上述したバッファ部２５と容量性ＤＡＣ回路４０２との間を導通させ、オフ状態であるとき、バッファ部２５と容量性ＤＡＣ回路４０２との間を高インピーダンス状態とする。スイッチ４０１ａは、非反転入力端子ＩＮＰを経由してアナログの撮像信号が入力される。スイッチ４０１ａは、オン状態からオフ状態に切り替わるタイミングに後述する容量部４０２ａＰにアナログの撮像信号をホールドしてサンプリングする。スイッチ４０１ａは、タイミング生成部２８から入力されるクロック信号ＣＬＫに基づいて、オン状態とオフ状態とが切り替わる。

スイッチ４０１ｂは、オン状態であるとき、上述した基準信号生成部２６と容量性ＤＡＣ回路４０２との間を導通させ、オフ状態であるとき、基準信号生成部２６と容量性ＤＡＣ回路４０２との間を高インピーダンス状態とする。スイッチ４０１ｂは、反転入力端子ＩＮＮを経由してアナログの基準信号が入力される。スイッチ４０１ｂは、オン状態からオフ状態に切り替わるタイミングに後述する容量部４０２ａＮにアナログの基準信号をホールドしてサンプリングする。スイッチ４０１ｂは、タイミング生成部２８から入力されるクロック信号ＣＬＫに基づいて、オン状態とオフ状態とが切り替わる。

容量性ＤＡＣ回路４０２は、制御回路４０４によって生成されたデジタル信号（ＤＮ０〜ＤＮ８，ＤＰ０〜ＤＰ８）に基づくアナログ信号を生成し、サンプリング回路４０１によりホールドされ、サンプリングされた撮像信号および基準信号の各々から参照信号を減算することによって、差動入力信号と９ビットのデジタル信号Ｄ０〜Ｄ８との間の累積残差を取得する。容量性ＤＡＣ回路４０２は、撮像信号および基準信号の各々から参照信号を減算した減算結果を、累積残差が反映されたアナログの撮像信号（ＩＮＰ）および基準信号（ＩＮＮ）として、比較回路４０３へ出力する。容量性ＤＡＣ回路４０２は、容量部４０２ａＮと、駆動部４０２ｂＮと、容量部４０２ａＰと、駆動部４０２ｂＰと、を有する。

容量部４０２ａＰは、減衰容量ＣｈＰとバイナリ容量Ｃ０Ｐ〜Ｃ８Ｐと、を有する。減衰容量ＣｈＰは、スイッチ４０１ａに接続された配線に相当する信号ノードＮＰとグランドＧＮＤとの間に接続される。また、バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐの各々は、信号ノードＮＰと駆動部４０２ｂＰの出力部との間に接続される。即ち、バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐの各々は、一方の電極が信号ノードＮＰに共通接続され、他方の電極が後述する駆動部４０２ｂＰを構成するインバータＱ０Ｐ〜Ｑ８Ｐの出力部に個別に接続される。バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐは、制御回路４０４によって生成されるデジタル信号ＤＰ０〜ＤＰ８に対応して配置されている。バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐの各々の容量値は異なる。例えば、デジタル信号ＤＰ（ｎ＋１）に対応する容量Ｃ（ｎ＋１）Ｐの容量値は、デジタル信号ＤＰｎに対応する容量ＣｎＰの容量値の２倍である（ｎは、０から７までの整数）。即ち、バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐの各々の容量値は、デジタル信号ＤＰ０〜ＤＰ８の各ビットの位に応じた２進数で重み付けされている。

容量部４０２ａＮは、容量部４０２ａＰと同様に、減衰容量ＣｈＮとバイナリ容量Ｃ０Ｎ〜Ｃ８Ｎと、を有する。減衰容量ＣｈＮは、スイッチ４０１ｂに接続された配線に相当する信号ノードＮＮとグランドＧＮＤとの間に接続される。また、バイナリ容量Ｃ０Ｎ〜Ｃ８Ｎの各々は、信号ノードＮＮと駆動部４０２ｂＮの出力部との間に接続される。即ち、バイナリ容量Ｃ０Ｎ〜Ｃ８Ｎの各々は、一方の電極が信号ノードＮＮに共通接続され、他方の電極が後述する駆動部４０２ｂＮを構成するインバータＱ０Ｎ〜Ｑ８Ｎの出力部に個別に接続される。バイナリ容量Ｃ０Ｎ〜Ｃ８Ｎは、制御回路４０４によって生成されるデジタル信号ＤＮ０〜ＤＮ８に対応して配置されている。なお、バイナリ容量Ｃ０Ｎ〜Ｃ８Ｎの容量値についても、バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐと同様に２進数で重み付けされている。また、容量部４０２ａＮを構成するバイナリ容量Ｃ０Ｎ〜Ｃ８Ｎの各容量値の各々は、容量部４０２ａＰを構成するバイナリ容量Ｃ０Ｐ〜Ｃ８Ｐの各々の容量値と同じに設定されている。

駆動部４０２ｂＰは、インバータＱ０Ｐ〜Ｑ８Ｐを有する。インバータＱ０Ｐ〜Ｑ８Ｐには、電源電圧ＶＤＤ＿Ａ／Ｄが供給される。このことは、インバータＱ０Ｐ〜Ｑ８Ｐの各々から出力されるアナログ信号の振幅が電源電圧ＶＤＤ＿Ａ／Ｄに等しいことを意味する。インバータＱ０Ｐ〜Ｑ８Ｐは、制御回路４０４によって生成されるデジタル信号ＤＰ０〜ＤＰ８に対応して配置されている。インバータＱ０Ｐ〜Ｑ８Ｐの各々には、制御回路４０４から、デジタル信号ＤＰ０〜ＤＰ８の各ビットが入力される。また、インバータＱ０Ｐ〜Ｑ８Ｐの出力部の各々は、バイナリ容量Ｃ０Ｐ〜Ｃ８Ｐの他方の電極に接続される。

インバータＱ０Ｐ〜Ｑ８Ｐは、制御回路４０４から入力されるデジタル信号ＤＰ０〜ＤＰ８を反転することによって参照信号を生成する。容量部４０２ａＰが有する複数のバイナリ容量Ｃ０Ｐ〜Ｃ８Ｐは、電荷再配分により、減衰容量ＣｈＰに保持されているアナログの撮像信号Ｖsignalに基づく電荷から、参照信号に基づく電荷を引き抜くことによって、撮像信号Ｖsignalから参照信号を減算する。容量部４０２ａＰは、減算結果であるアナログ信号ＶＣＰを比較回路４０３へ出力する。

駆動部４０２ｂＮは、インバータＱ０Ｎ〜Ｑ８Ｎを備えている。インバータＱ０Ｎ〜Ｑ８Ｎには、電源電圧ＶＤＤ＿Ａ／Ｄが供給される。このことは、インバータＱ０Ｎ〜Ｑ８Ｎの各々から出力される基準信号の振幅が電源電圧ＶＤＤ＿Ａ／Ｄに等しいことを意味する。インバータＱ０Ｎ〜Ｑ８Ｎは、制御回路４０４によって生成されるデジタル信号ＤＮ０〜ＤＮ８に対応して配置されている。インバータＱ０Ｎ〜Ｑ８Ｎの各々には、制御回路４０４から、デジタル信号ＤＮ０〜ＤＮ８の各ビットが入力される。また、インバータＱ０Ｎ〜Ｑ８Ｎの出力部の各々は、バイナリ容量Ｃ０Ｎ〜Ｃ８Ｎの他方の電極に接続される。

インバータＱ０Ｎ〜Ｑ８Ｎは、制御回路４０４から入力されるデジタル信号ＤＮ０〜ＤＮ８を反転することによって参照信号を生成する。容量部４０２ａＮが有する複数のバイナリ容量Ｃ０Ｎ〜Ｃ８Ｎは、電荷再配分により、減衰容量ＣｈＮに保持されているアナログの基準信号ＶＲＥＦに基づく電荷から、参照信号に基づく電荷を引き抜くことによって、アナログの基準信号ＶＲＥＦから参照信号を減算する。容量部４０２ａＮは、減算結果であるアナログ信号ＶＣＮを出力する。

比較回路４０３（コンパレータ）は、容量性ＤＡＣ回路４０２から入力されるアナログの撮像信号とアナログの基準信号とを比較し、その大小関係に応じた比較結果を示すデジタル信号ＶＯＰおよびデジタル信号ＶＯＮを出力する。具体的には、比較回路４０３は、アナログの撮像信号の信号レベルがアナログの基準信号の信号レベルよりも高い場合、デジタル信号ＶＯＰとしてハイレベルの信号を出力し、デジタル信号ＶＯＮとしてローレベルの信号を出力する。逆に、比較回路４０３は、アナログの撮像信号の信号レベルがアナログの基準信号の信号レベルよりも低い場合、デジタル信号ＶＯＰとしてローレベルの信号を出力し、デジタル信号ＶＯＮとしてハイレベルの信号を出力する。比較回路４０３は、後述する制御回路４０４によって生成される内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂに基づいて制御される。なお、比較回路４０３の詳細な回路図は、後述する。

制御回路４０４は、ＳＡＲ（Successive Approximation Register）ロジック回路として機能し、２分探索アルゴリズムに従って、比較回路４０３による比較結果を示すデジタル信号ＶＯＰおよびデジタル信号ＶＯＮに対応するデジタル信号ＤＰ０〜ＤＰ８、およびデジタル信号ＤＮ０〜ＤＮ８の各ビットの値を２分探索法により逐次判定する。制御回路４０４は、デジタル信号ＶＯＰおよびデジタル信号ＶＯＮに対応するデジタル信号ＤＰ０〜ＤＰ８およびデジタル信号ＤＮ０〜ＤＮ８を容量性ＤＡＣ回路４０２に供給する。このうち、制御回路４０４は、デジタル信号ＤＰ０〜ＤＰ８を、Ａ／Ｄ変換結果を表すデジタル信号Ｄ０〜Ｄ８として出力する（Ｖｏｕｔ）。また、制御回路４０４は、比較回路４０３を制御する内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを生成し、比較回路４０３へ供給する。制御回路４０４は、タイミング生成部２８によって生成されたクロック信号ＣＬＫに基づいて制御される。制御回路４０４は、クロック信号ＣＬＫがハイレベルの期間において、内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを発生させる。

このように構成された逐次比較型Ａ／Ｄ変換装置２７は、デジタル信号Ｄ０〜Ｄ８の最上位ビット（Ｄ８）から最下位ビット（Ｄ０）に向かって、１ビットずつ順にＡ／Ｄ変換結果を取得する。このＡ／Ｄ変換の過程で、比較回路４０３は、容量性ＤＡＣ回路４０２によって上述した減算が行われる都度、それまでの累積残差が反映されたアナログの撮像信号（ＩＮＰ）の信号レベル（電圧）とアナログの基準信号（ＩＮＮ）の信号レベル（電圧）とを比較する。

〔比較回路の構成〕
次に、上述した比較回路４０３の構成について説明する。図５は、比較回路４０３の構成を模式的に示す回路図である。

比較回路４０３は、入力回路４０３ａと、補償回路４０３ｂと、出力回路４０３ｃと、を有する。

〔入力回路の構成〕
まず、入力回路４０３ａの構成について説明する。
入力回路４０３ａは、差動増幅回路として機能する。入力回路４０３ａは、一対の電圧信号が入力される複数のトランジスタを有する。具体的には、入力回路４０３ａは、一対の電圧信号が入力される。入力回路４０３ａは、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、トランジスタＭ５と、を有する。トランジスタＭ１、トランジスタＭ２およびトランジスタＭ５の各々は、Ｎチャンネル型のＭＯＳトランジスタ（以下、単に「ＮＭＯＳトランジスタ」という）を用いて構成される。また、トランジスタＭ３およびトランジスタＭ４の各々は、Ｐチャンネル型のＭＯＳトランジスタ（以下、単に「ＰＭＯＳトランジスタ」という）を用いて構成される。なお、本実施の形態では、入力回路４０３ａの増幅機能を得ることを限度として、各トランジスタの種類を適宜変更してもよい。

トランジスタＭ１は、ゲート端子に第１の入力端子Ｔ１が接続される。第１の入力端子Ｔ１は、差動入力信号であるアナログ信号ＶＣＰが入力される。また、トランジスタＭ１は、ゲート端子に第１の入力端子Ｔ１を経由して容量性ＤＡＣ回路４０２からアナログ信号ＶＣＰが入力される。

トランジスタＭ２は、ゲート端子に第２の入力端子Ｔ２が接続される。第２の入力端子Ｔ２は、差動入力信号であるアナログ信号ＶＣＮが入力される差動入力端子である。また、トランジスタＭ２のゲート端子には、容量性ＤＡＣ回路４０２からアナログ信号ＶＣＮが入力される。

トランジスタＭ３は、ソース端子に電源電圧ＶＤＤが接続される。また、トランジスタＭ３は、ドレイン端子にトランジスタＭ１のドレイン端子が接続される。さらに、トランジスタＭ３は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫが入力される。

トランジスタＭ４は、ソース端子に電源電圧ＶＤＤが接続される。また、トランジスタＭ４は、ドレイン端子がトランジスタＭ２のドレイン端子と接続される。さらに、トランジスタＭ４は、ゲート端子がトランジスタＭ３のゲート端子と接続される。さらにまた、トランジスタＭ４は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫが入力される。

トランジスタＭ５は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ５は、ドレイン端子にトランジスタＭ１のソース端子とトランジスタＭ２のソース端子とが接続される。さらに、トランジスタＭ５は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫが入力される。

〔補償回路の構成〕
次に、補償回路４０３ｂの構成について説明する。
補償回路４０３ｂは、入力回路４０３ａと並列に接続され、入力回路４０３ａにおける入力容量の非線形性を補償する。具体的には、補償回路４０３ｂは、入力回路４０３ａの入力容量の電圧依存性と逆特性を有し、入力回路４０３ａの入力容量に寄生する寄生容量を相殺する。補償回路４０３ｂは、トランジスタＭ１１と、トランジスタＭ１２と、トランジスタＭ１３と、トランジスタＭ１４と、トランジスタＭ１５と、を有する。トランジスタＭ１１、トランジスタＭ１２およびトランジスタＭ１５の各々は、ＰＭＯＳトランジスタを用いて構成される。また、トランジスタＭ１３およびトランジスタＭ１４の各々は、ＮＭＯＳトランジスタを用いて構成される。なお、本実施の形態では、補償回路４０３ｂの補償機能を得ることを限度として、各トランジスタの種類を適宜変更してもよい。

トランジスタＭ１１は、ゲート端子に第１の入力端子Ｔ１が接続される。第１の入力端子Ｔ１は、差動入力信号のアナログ信号ＶＣＰが入力される。

トランジスタＭ１２は、ゲート端子に第２の入力端子Ｔ２が接続される。第２の入力端子Ｔ２は、差動入力信号のアナログ信号ＶＣＮが入力される。なお、本実施の形態では、トランジスタＭ１１およびトランジスタＭ１２が補償トランジスタＢ１として機能する。即ち、トランジスタＭ１１およびトランジスタＭ１２で構成された補償トランジスタＢ１は、トランジスタＭ１およびトランジスタＭ２のゲート容量特性と逆特性のバイアス電圧依存性を有し、トランジスタＭ１およびトランジスタＭ２の入力容量の非線形を補償する。

トランジスタＭ１３は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ１３は、ドレイン端子にトランジスタＭ１１のドレイン端子が接続される。さらに、トランジスタＭ１３は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫを反転させた反転内部クロック信号ＢＩＴ＿ＣＬＫｂが入力される。

トランジスタＭ１４は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ１４は、ドレイン端子にトランジスタＭ１２のドレイン端子が接続される。さらに、トランジスタＭ１４は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫを反転させた反転内部クロック信号ＢＩＴ＿ＣＬＫｂが入力される。なお、本実施の形態では、トランジスタＭ１３およびトランジスタＭ１４は、バイアス回路Ｒ１として機能する。バイアス回路Ｒ１は、補償トランジスタＢ１とトランジスタＭ１,Ｍ２と略同量のバイアス電圧を印加することによって補償トランジスタＢ１の入力容量と入力回路４０３ａの入力容量との合成容量特性を略平坦とする。

トランジスタＭ１５は、ソース端子に電源電圧ＶＤＤが接続される。また、トランジスタＭ１５は、ドレイン端子にトランジスタＭ１１のソース端子とトランジスタＭ１２のソース端子とが接続される。さらに、トランジスタＭ１５は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫを反転させた反転内部クロック信号ＢＩＴ＿ＣＬＫｂが入力される。また、本実施の形態では、トランジスタＭ１５は、バイアス回路Ｒ２として機能する。バイアス回路Ｒ２は、補償トランジスタＢ１とトランジスタＭ１,Ｍ２と略同量のバイアス電圧を印加することによって補償トランジスタＢ１の入力容量と入力回路４０３ａの入力容量との合成容量特性を略平坦とする。

〔出力回路の構成〕
次に、出力回路４０３ｃの構成について説明する。
出力回路４０３ｃは、ラッチ回路として機能する。出力回路４０３ｃは、一対の電圧信号の一方の信号と他方の信号とを比較し、この比較結果を出力する。出力回路４０３ｃは、トランジスタＭ２１と、トランジスタＭ２２と、トランジスタＭ２３と、トランジスタＭ２４と、トランジスタＭ２５と、トランジスタＭ２６と、トランジスタＭ２７と、トランジスタＭ２８と、を有する。トランジスタＭ２１、トランジスタＭ２２、トランジスタＭ２３およびトランジスタＭ２４の各々は、ＰＭＯＳトランジスタを用いて構成される。また、トランジスタＭ２５、トランジスタＭ２６、トランジスタＭ２７およびトランジスタＭ２８の各々は、ＮＭＯＳトランジスタを用いて構成される。なお、本実施の形態では、出力回路４０３ｃのラッチ機能を得ることを限度として、各トランジスタの種類を適宜変更してもよい。

トランジスタＭ２１は、ゲート端子にトランジスタＭ２のドレイン端子が接続される。即ち、トランジスタＭ２１のゲート端子には、入力回路４０３ａから出力されたアナログ信号ＡＰが入力される。

トランジスタＭ２２は、ゲート端子にトランジスタＭ１のドレイン端子が接続される。即ち、トランジスタＭ２２のゲート端子には、入力回路４０３ａから出力されたアナログ信号ＡＮが入力される。

トランジスタＭ２３は、ソース端子に電源電圧ＶＤＤが接続される。また、トランジスタＭ２３は、ドレイン端子にトランジスタＭ２１のソース端子が接続される。

トランジスタＭ２４は、ソース端子に電源電圧ＶＤＤが接続される。また、トランジスタＭ２４は、ドレイン端子にトランジスタＭ２２のソース端子が接続される。

トランジスタＭ２５は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ２５は、ドレイン端子にトランジスタＭ２１のドレイン端子が接続される。さらに、トランジスタＭ２５は、ゲート端子にトランジスタＭ２３のゲート端子とトランジスタＭ２２のドレイン端子とが接続される。

トランジスタＭ２６は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ２６は、ドレイン端子にトランジスタＭ２２のドレイン端子が接続される。さらに、トランジスタＭ２６は、ゲート端子にトランジスタＭ２４のゲート端子とトランジスタＭ２１のドレイン端子とが接続される。

トランジスタＭ２７は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ２７は、ドレイン端子に、トランジスタＭ２５のドレイン端子とトランジスタＭ２４のゲート端子とが接続される。さらに、トランジスタＭ２７は、ゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫを反転させた反転内部クロック信号ＢＩＴ＿ＣＬＫｂが入力される。さらにまた、トランジスタＭ２７は、ドレイン端子に第１の出力端子が接続されている。

トランジスタＭ２８は、ソース端子にグランドＧＮＤが接続される。また、トランジスタＭ２８は、ドレイン端子にトランジスタＭ２６のドレイン端子とトランジスタＭ２３のゲート端子とが接続される。さらに、トランジスタＭ２８のゲート端子に内部クロック信号ＢＩＴ＿ＣＬＫを反転させた反転内部クロック信号ＢＩＴ＿ＣＬＫｂが入力される。さらにまた、トランジスタＭ２８は、ドレイン端子に第２の出力端子が接続されている。

第１の出力端子は、アナログ信号ＡＰの電圧とアナログ信号ＡＮの電圧とを比較した結果を示すデジタル信号ＶＯＮを出力する。

第２の出力端子は、アナログ信号ＡＰの電圧とアナログ信号ＡＮの電圧とを比較した結果を示すデジタル信号ＶＯＰを出力する。

〔比較回路の動作〕
次に、比較回路４０３の動作について説明する。
まず、比較回路４０３に入力される内部クロック信号ＢＩＴ＿ＣＬＫがローレベルの場合について説明する。この場合、反転内部クロック信号ＢＩＴ＿ＣＬＫｂは、ハイレベルである。このため、入力回路４０３ａのトランジスタＭ５および補償回路４０３ｂのトランジスタＭ１５は、オフ状態となり、入力回路４０３ａのトランジスタＭ３、トランジスタＭ４、補償回路４０３ｂのトランジスタＭ１３およびトランジスタＭ１４は、オン状態となり、出力回路４０３ｃのトランジスタＭ２７およびトランジスタＭ２８は、オン状態となる。このとき、トランジスタＭ３およびトランジスタＭ４は、オン状態なので、アナログ信号ＡＮおよびアナログ信号ＡＰの各々は、電源電圧ＶＤＤの電圧に引き上げられる。よって、出力回路４０３ｃのトランジスタＭ２１およびトランジスタＭ２２の各々のゲート端子には、アナログ信号ＡＰおよびアナログ信号ＡＮが入力されるのでトランジスタＭ２１およびトランジスタＭ２２がオフ状態となる。これに対して、出力回路４０３ｃのトランジスタＭ２７およびトランジスタＭ２８は、オン状態なので、デジタル信号ＶＯＰおよびデジタル信号ＶＯＮの各々は、トランジスタＭ２７およびトランジスタＭ２８を通じてグランドＧＮＤの電圧に引き下げられる。

次に、アナログ信号ＶＣＰがアナログ信号ＶＣＮより大きい（ＶＣＰ＞ＶＣＮ）場合について説明する。この場合において、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルに、且つ、反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルからローレベルに切り替わったとき、入力回路４０３ａのトランジスタＭ５は、オン状態となり、ドレイン電流が流れるとともに、補償回路４０３ｂのトランジスタＭ１５は、オン状態となり、ドレイン電流（ソース電流）が流れる。さらに、入力回路４０３ａのトランジスタＭ３およびトランジスタＭ４は、オフ状態となり、補償回路４０３ｂのトランジスタＭ１３およびトランジスタＭ１４は、オフ状態となる。さらにまた、入力回路４０３ａのトランジスタＭ１は、ドレイン端子のノードＮＡＮに結合している寄生容量（図示せず）から電荷を引き抜き、入力回路４０３ａのトランジスタＭ２は、ドレイン端子の信号ノードＮＡＰに結合している寄生容量（図示せず）から電荷を引き抜く。

入力回路４０３ａのトランジスタＭ１およびトランジスタＭ２が上記寄生容量から電荷を引き抜く過程においては、アナログ信号ＶＣＰとアナログ信号ＶＣＮとの電位の違いによって、トランジスタＭ１のドレイン端子のノードＮＡＮに結合している寄生容量およびトランジスタＭ２のドレイン端子の信号ノードＮＡＰに結合している寄生容量の各々から電荷を引き抜く速度に違いが生じる。ここで、アナログ信号ＶＣＰは、アナログ信号ＶＣＮよりも大きいため（ＶＣＰ＞ＶＣＮ）、トランジスタＭ１に流れる電流がトランジスタＭ２に流れる電流よりも大きくなる。このため、アナログ信号ＡＮの電位は、アナログ信号ＡＰの電位よりも速く低下する。この結果、アナログ信号ＡＮの電位は、相対的にアナログ信号ＡＰの電位より先に低くなる。

また、出力回路４０３ｃは、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルに切り替わった場合において、反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルからローレベルに切り替わったとき、デジタル信号ＶＯＰおよびデジタル信号ＶＯＮの電位の各々が電源電圧ＶＤＤに向かって上昇する。この状況下において、出力回路４０３ｃのトランジスタＭ２２は、アナログ信号ＶＰの電位よりもアナログ信号ＶＮの電位の方が先に低下するため、トランジスタＭ２１よりも先にオン状態になる。このため、デジタル信号ＶＯＰは、デジタル信号ＶＯＮよりも上昇速度が大きくなり、電源電圧ＶＤＤに向かって引き上げられる。

上記の場合、出力回路４０３ｃのトランジスタＭ２１、トランジスタＭ２３およびトランジスタＭ２５によって形成されるインバータと、トランジスタＭ２２、トランジスタＭ２４およびトランジスタＭ２６によって形成されるインバータとがクロスカップル接続されている。このため、ゲート端子にデジタル信号ＶＯＰが入力されているトランジスタＭ２３はオフ状態となり、トランジスタＭ２５はオン状態となる。この結果、デジタル信号ＶＯＮは、グランドＧＮＤに向かって引き下げられる。従って、比較回路４０３は、アナログ信号ＶＣＰとアナログ信号ＶＣＮとの比較に基づいた大小関係に応じた電位関係を示すデジタル信号ＶＯＰおよびデジタル信号ＶＯＮを出力することができる。

具体的には、アナログ信号ＶＣＰがアナログ信号ＶＣＮよりも大きい場合（ＶＣＰ＞ＶＣＮ）、デジタル信号ＶＯＰの電位は、電源電圧ＶＤＤの電位となるとともに、デジタル信号ＶＯＮの電位は、グランドＧＮＤの電位となる。これに対して、アナログ信号ＶＣＮがアナログ信号ＶＣＰよりも大きい場合（ＶＣＮ＞ＶＣＰ）、デジタル信号ＶＯＮの電位は、電源電圧ＶＤＤの電位となるとともに、デジタル信号ＶＯＰの電位は、グランドＧＮＤの電位となる。このように、比較回路４０３は、アナログ信号ＶＣＰとアナログ信号ＶＣＮとの比較に基づいた大小関係に応じた電位関係を示す２値のデジタル信号ＶＯＰおよびデジタル信号ＶＯＮを出力することができる。

なお、上述した比較回路４０３は、ダイナミック型の比較器である。ダイナミック型の比較回路４０３では、動作電流として、ＣＭＯＳロジックと同様に動作時の貫通電流のみが流れる。即ち、ダイナミック型の比較回路４０３では、内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂの信号レベルがハイレベルからローレベル、またはローレベルからハイレベルに切り替わるときのみに過渡的に電流が流れ、定常電流（アイドリング電流）が発生しない。このため、比較回路４０３は、低消費電力化に適している。

さらに、上述した補償回路４０３ｂは、入力回路４０３ａを構成する各トランジスタの極性を入れ替えたトランジスタによって構成し、入力回路４０３ａと同量のバイアス電圧が印加される。これにより、補償回路４０３ｂは、補償回路４０３ｂのゲート容量と入力回路４０３ａのゲート容量との合成容量を略平坦とすることができる。

〔補償回路の特性〕
次に、入力回路４０３ａのゲート容量と補償回路４０３ｂのゲート容量との電圧依存特性について説明する。図６は、入力回路４０３ａのゲート容量と補償回路４０３ｂのゲート容量との電圧依存特性の関係を示す図である。図６において、横軸が比較回路４０３の入力電圧（Ｖ）を示し、縦軸がゲート容量を示す。また、図６において、曲線Ｌ１が入力回路４０３ａの電圧依存特性を示し、曲線Ｌ２が補償回路４０３ｂの電圧依存特性を示し、曲線Ｌ３が入力回路４０３ａのゲート容量と補償回路４０３ｂのゲート容量との合成容量における電圧依存特性を示す。

図６の曲線Ｌ１および曲線Ｌ２に示すように、補償回路４０３ｂは、ゲート容量が入力回路４０３ａ（入力トランジスタ）のゲート容量と逆特性のバイアス電圧依存性を有する。これにより、図６の曲線Ｌ３に示すように、補償回路４０３ｂのゲート容量と入力回路４０３ａのゲート容量との合成容量を略平坦とすることができる。

図７は、従来の逐次比較型のＡ／Ｄ変換装置が出力する出力信号のＩＮＬ（Integral Non-Linearity：積分非直線性誤差）特性を示す。図８は、逐次比較型Ａ／Ｄ変換装置２７が出力する出力信号のＩＮＬ特性を示す。図７および図８において、横軸がｃｏｄｅを示し、縦軸がＩＮＬ［ａ．ｕ．］を示す。また、図７の曲線Ｌ３１が従来の逐次比較型のＡ／Ｄ変換装置が出力する出力信号のＩＮＬ特性を示し、図８の曲線Ｌ３２が逐次比較型Ａ／Ｄ変換装置２７が出力する出力信号のＩＮＬ特性を示す。

図７の曲線Ｌ３１および図８の曲線Ｌ３２に示すように、逐次比較型Ａ／Ｄ変換装置２７は、出力信号が略平坦なものとなり、ゲインがＡ／Ｄ変換の最中に変動することを防止することができるので、従来の逐次比較型のＡ／Ｄ変換装置と比較して出力信号の線形性を維持することができる。

以上説明した本発明の一実施の形態によれば、画素２３０よりも低い電源電圧で動作する逐次比較型Ａ／Ｄ変換装置２７へ出力する場合において、逐次比較型Ａ／Ｄ変換装置２７の入力ダイナミックレンジと線形性を確保することができる。

また、本発明の一実施の形態によれば、逐次比較型Ａ／Ｄ変換装置２７の入力容量を大きくした場合であっても、線形性を確保することができる。

また、本発明の一実施の形態によれば、比較回路４０３の入力端子に接続される容量を略フラットにすることができるので、逐次比較型Ａ／Ｄ変換装置２７が出力する出力信号の線形性が劣化することを防止することができる。

また、本発明の一実施の形態に開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、上述した本発明の一実施の形態に記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、上述した本発明の一実施の形態で説明した構成要素を適宜組み合わせてもよい。

また、本発明の一実施の形態では、容量性ＤＡＣ回路（容量回路）をバイナリ容量で構成しているが、容量性ＤＡＣ回路（容量回路）を非バイナリ容量（非２進容量）で構成し、逐次比較型Ａ／Ｄ変換装置に適用してもよい。

また、本発明の一実施の形態では、制御装置と光源装置とが別体であったが、一体的に形成してもよい。

また、本発明の一実施の形態では、内視鏡システムであったが、例えばカプセル型の内視鏡、被検体を撮像するビデオマイクロスコープ、撮像機能を有する携帯電話および撮像機能を有するタブレット型端末であっても適用することができる。

また、本発明の一実施の形態では、軟性の内視鏡を備えた内視鏡システムであったが、硬性の内視鏡を備えた内視鏡システム、工業用の内視鏡を備えた内視鏡システムであっても適用することができる。

また、本発明の一実施の形態では、被検体に挿入される内視鏡を備えた内視鏡システムであったが、例えば硬性の内視鏡を備えた内視鏡システム、副鼻腔内視鏡および電気メスや検査プローブ等の内視鏡システムであっても適用することができる。

また、本発明の一実施の形態では、上述してきた「部」は、「手段」や「回路」などに読み替えることができる。例えば、プロセッサ制御部は、プロセッサ制御手段やプロセッサ制御回路に読み替えることができる。

また、本発明の一実施の形態では、伝送ケーブルを経由して内視鏡カメラヘッドから制御装置へ信号を送信していたが、例えば有線である必要はなく、無線であってもよい。この場合、所定の無線通信規格（例えばＷｉ−Ｆｉ（登録商標）やＢｌｕｅｔｏｏｔｈ（登録商標））に従って、内視鏡カメラヘッドから画像信号等を制御装置へ送信するようにすればよい。もちろん、他の無線通信規格に従って無線通信を行ってもよい。

以上、本願の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、本発明の開示の欄に記載の態様を始めとして、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。

１内視鏡システム
２内視鏡
３伝送ケーブル
４操作部
５コネクタ部
６プロセッサ
７表示装置
８光源装置
２０撮像装置
２１撮像素子
２２光学系
２３受光部
２４読み出し部
２５バッファ部
２６基準信号生成部
２７逐次比較型Ａ／Ｄ変換装置
２８タイミング生成部
２９ヒステリシス部
５１パルス生成部
５２信号処理部
５３電源電圧生成部
６１電源部
６２クロック生成部
６３プロセッサ制御部
６４画像処理部
１００挿入部
１０１先端部
１０２基端部
２４１垂直走査部
２４２定電流源
２４３ノイズ除去部
２４４列ソースフォロワバッファ
２４５水平走査部
２４６基準電圧生成部
４０１サンプリング回路
４０１ａ，４０１ｂスイッチ
４０２容量性ＤＡＣ回路
４０２ａＮ，４０２ａＰ容量部
４０２ｂＮ，４０２ｂＰ駆動部
４０３比較回路
４０３ａ入力回路
４０３ｂ補償回路
４０３ｃ出力回路
４０４制御回路
Ｂ１補償トランジスタ
Ｃ０Ｎ〜Ｃ８Ｎ，Ｃ０Ｐ〜Ｃ８Ｐバイナリ容量
Ｃ１コンデンサ
ＣｈＮ，ＣｈＰ減衰容量
Ｍ１〜Ｍ５，Ｍ１１〜Ｍ１５，Ｍ２１〜Ｍ２８トランジスタ
Ｒ１バイアス回路
Ｒ２バイアス回路

Claims

差動入力信号として入力された一対のアナログ信号をサンプリングするサンプリング回路と、
前記サンプリング回路がサンプリングした前記一対のアナログ信号を保持するバイナリ容量を有し、前記バイナリ容量が保持する前記一対のアナログ信号に参照信号の信号レベルを反映させることによって一対の電圧信号を発生させ、該一対の電圧信号を交互に出力する容量回路と、
前記容量回路が交互に出力した前記一対の電圧信号の一方の信号と他方の信号とを比較し、該比較結果を出力する比較回路と、
前記比較回路が出力した前記比較結果に基づいて、前記バイナリ容量が保持する前記一対のアナログ信号に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定した判定結果を出力し、かつ、前記デジタル信号の各ビットの値を反映した前記参照信号を生成して前記容量回路へ出力する制御回路と、
を備え、
前記比較回路は、
前記容量回路から交互に出力された前記一対の電圧信号を増幅し、該増幅した前記一対の電圧信号を出力する入力回路と、
前記入力回路と並列に接続され、前記入力回路における入力容量の非線形性を補償する補償回路と、
前記補償回路によって非線形性が補償された前記入力容量が保持する前記一対の電圧信号の一方の信号と他方の信号とを比較し、該比較結果を出力する出力回路と、
を有し、
前記補償回路は、前記入力容量の電圧依存性と逆特性を有することを特徴とする逐次比較型Ａ／Ｄ変換装置。
前記入力回路は、
前記一対の電圧信号が入力される入力トランジスタを有し、
前記補償回路は、
前記入力トランジスタのゲート容量特性と逆特性のバイアス電圧依存性を有し、前記入力トランジスタの入力容量の非線形性を補償する補償トランジスタと、
前記入力トランジスタの極性と逆特性のトランジスタを有するバイアス回路と、
を有することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換装置。
請求項１に記載の逐次比較型Ａ／Ｄ変換装置と、
外部から入力される光を受光して光電変換を行って撮像信号を前記逐次比較型Ａ／Ｄ変換装置へ出力する撮像素子と、
を備えることを特徴とする撮像装置。
請求項３に記載の撮像装置と、
被検体に挿入可能であり、先端部に前記撮像装置を配置してなる挿入部と、
を備えることを特徴とする内視鏡。