JP6333051B2 - 逐次比較型ａ／ｄ変換回路 - Google Patents

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Description

本発明は、逐次比較型Ａ／Ｄ変換回路に関する。
消費電力の低いＡ／Ｄ変換回路として、例えば非特許文献１に開示された逐次比較型Ａ／Ｄ変換回路が知られている。この逐次比較型Ａ／Ｄ変換回路は、Ａ／Ｄ変換対象の１対の差動信号を増幅し、増幅された差動信号の電圧を比較する。また、逐次比較型Ａ／Ｄ変換回路は、比較結果に対応する基準信号を生成し、Ａ／Ｄ変換対象の差動信号から基準信号を減算する。逐次比較型Ａ／Ｄ変換回路は、減算された差動信号を増幅し、増幅された差動信号の電圧を比較する。これ以降は、上記の処理が繰り返される。
"A 26 W 8 bit 10 MS/s Asynchronous SAR ADC for Low Energy Radios", IEEE JOURNAL SOLID-STATE CIRCUITS, Vol46, No7 JULY 2011 pp1585-1595
上記の逐次比較型Ａ／Ｄ変換回路では、比較回数が多くなると、減算された差動信号の電圧差が小さくなる。差動信号の電圧差が小さい場合、差動信号を増幅する差動増幅回路が有効に機能する。しかし、比較回数が少ないと、差動信号の電圧差が大きい。差動信号の電圧差が大きい場合、差動信号を増幅することの有効性が小さくなる。この場合にも差動増幅回路を動作させることは消費電力の観点で冗長である。
本発明は、消費電力をより低減することができる逐次比較型Ａ／Ｄ変換回路を提供する。
本発明は、１対の差動入力端子に入力される１対の第１の差動信号を増幅して１対の第２の差動信号を出力する差動増幅回路と、前記差動増幅回路から出力される前記第２の差動信号の電圧を比較し、比較結果を保持し、保持された前記比較結果を出力するラッチ回路と、を有する比較回路と、前記比較結果に基づいて、前記第１の差動信号に対応するデジタル信号を生成するデジタル回路と、前記デジタル信号に基づいて基準信号を生成し、第３の差動信号から前記基準信号を減算する、又は前記第３の差動信号に前記基準信号を加算することにより生成した前記第１の差動信号を前記差動入力端子に出力する演算回路と、前記比較回路が比較を開始した期間を含む所定の期間、前記差動増幅回路の動作を停止させる制御回路と、を有することを特徴とする逐次比較型Ａ／Ｄ変換回路である。
また、本発明の逐次比較型Ａ／Ｄ変換回路において、前記制御回路は、比較回数が、予め設定された比較回数に満たない期間は、前記差動増幅回路の動作を停止させることを特徴とする。
また、本発明の逐次比較型Ａ／Ｄ変換回路は、前記第１の差動信号として所定の信号が前記差動入力端子に入力されたときの前記比較結果に基づいて、前記ラッチ回路において前記第２の差動信号に加わるオフセット電圧を測定する測定回路をさらに有し、前記制御回路は、前記比較回路が比較を開始した期間を含み、前記測定回路によって測定された前記オフセット電圧に応じた所定の期間、前記差動増幅回路の動作を停止させることを特徴とする。
本発明によれば、比較回路が比較を開始した期間を含む所定の期間、差動増幅回路の動作を停止させることによって、消費電力をより低減することができる。
本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換回路が有するサンプルホールド回路と演算回路との構成例を示す回路図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換回路が有する比較回路の構成例を示す回路図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換回路が有する制御回路の構成例を示す回路図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換回路の動作例を示すタイミングチャートである。 本発明の第１の実施形態の変形例による逐次比較型Ａ／Ｄ変換回路の動作例を示すタイミングチャートである。 本発明の第２の実施形態による逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。 本発明の第２の実施形態による逐次比較型Ａ／Ｄ変換回路の動作例を示すタイミングチャートである。 本発明の参考形態による逐次比較型Ａ／Ｄ変換回路の構成例を示すブロック図である。 本発明の参考形態による逐次比較型Ａ／Ｄ変換回路が有する比較回路の構成例を示す回路図である。 本発明の参考形態による逐次比較型Ａ／Ｄ変換回路の動作例を示すタイミングチャートである。
以下、図面を参照し、本発明の実施形態を説明する。
（参考形態）
図９は、本発明の参考形態による逐次比較型Ａ／Ｄ変換回路２００の構成例を示している。図９に示すように、逐次比較型Ａ／Ｄ変換回路２００は、サンプルホールド回路５１と、演算回路５２と、比較回路１５３と、デジタル回路５４と、を有する。
サンプルホールド回路５１は、１対の差動信号である信号ＶＩＮＰと信号ＶＩＮＮとを保持し、保持された信号ＶＩＮＰと信号ＶＩＮＮとを出力する。サンプルホールド回路５１の動作は、制御信号ＳＨに基づいて制御される。
演算回路５２は、デジタル回路５４によって生成されるデジタル信号に基づいた基準信号を生成し、サンプルホールド回路５１から出力された信号ＶＩＮＰと信号ＶＩＮＮとから基準信号を減算する。演算回路５２は、１対の差動信号である信号ＣＩＮＰと信号ＣＩＮＮとを減算結果として比較回路１５３に出力する。
比較回路１５３は、信号ＣＩＮＰと信号ＣＩＮＮとを増幅し、増幅された信号の電圧を比較した結果を示す信号ＶＯＵＴＰと信号ＶＯＵＴＮとを出力する。比較回路１５３の動作は制御信号ＣＬＫと制御信号Ｃｏｎｔとに基づいて制御される。
デジタル回路５４は、比較回路１５３による比較の結果である信号ＶＯＵＴＰと信号ＶＯＵＴＮとに対応するデジタル信号を生成する。デジタル回路５４の動作は、制御信号ＣＬＫに基づいて制御される。
演算回路５２は、減算回路６３と基準信号生成回路６４とを有する。減算回路６３は、１対の差動信号（第３の差動信号）である信号ＶＩＮＰと信号ＶＩＮＮとから基準信号を減算することにより生成した１対の差動信号（第１の差動信号）である信号ＣＩＮＰと信号ＣＩＮＮとを出力する。基準信号生成回路６４は、デジタル回路５４によって生成されたデジタル信号である制御信号に基づいて基準信号を生成する。
逐次比較型Ａ／Ｄ変換回路２００は、上位側のビットから下位側のビットに向かって、１ビットずつ順にＡ／Ｄ変換結果を得る。比較回路１５３は、演算回路５２によって減算が行われる毎に、差動信号の電圧を比較する。比較回路１５３が１回比較を行う毎に１ビットのＡ／Ｄ変換結果が得られる。
図２は、サンプルホールド回路５１と演算回路５２との構成例を示している。図２に示す構成は、後述する本発明の実施形態におけるサンプルホールド回路５１と演算回路５２との構成と共通である。サンプルホールド回路５１ａとサンプルホールド回路５１ｂとは、図９に示すサンプルホールド回路５１に対応する。また、演算回路５２ａと演算回路５２ｂとは、図９に示す演算回路５２に対応する。
サンプルホールド回路５１ａは、スイッチ６１ａと容量６２ａとを有する。スイッチ６１ａは、オンであるときに第１の端子と第２の端子とを導通させ、オフであるときに第１の端子と第２の端子とを高インピーダンス状態にする。信号ＶＩＮＰがスイッチ６１ａの第１の端子に入力される。スイッチ６１ａは、オンであるときに信号ＶＩＮＰをサンプリングする。スイッチ６１ａのオンとオフとは、制御信号ＳＨに基づいて切り替わる。容量６２ａの第１の端子はスイッチ６１ａの第２の端子に接続されている。容量６２ａの第２の端子は所定の電圧（例えば最低電圧）に接続されている。容量６２ａは、スイッチ６１ａがオンであるときに信号ＶＩＮＰを保持する。
サンプルホールド回路５１ｂは、スイッチ６１ｂと容量６２ｂとを有する。スイッチ６１ｂは、オンであるときに第１の端子と第２の端子とを導通させ、オフであるときに第１の端子と第２の端子とを高インピーダンス状態にする。信号ＶＩＮＮがスイッチ６１ｂの第１の端子に入力される。スイッチ６１ｂは、オンであるときに信号ＶＩＮＮをサンプリングする。スイッチ６１ｂのオンとオフとは、制御信号ＳＨに基づいて切り替わる。容量６２ｂの第１の端子はスイッチ６１ｂの第２の端子に接続されている。容量６２ｂの第２の端子は所定の電圧（例えば最低電圧）に接続されている。容量６２ｂは、スイッチ６１ｂがオンであるときに信号ＶＩＮＮを保持する。
演算回路５２ａは、減算回路６３ａと基準信号生成回路６４ａとを有する。演算回路５２ｂは、減算回路６３ｂと基準信号生成回路６４ｂとを有する。減算回路６３ａと減算回路６３ｂとは、図９に示す減算回路６３に対応する。基準信号生成回路６４ａと基準信号生成回路６４ｂとは、図９に示す基準信号生成回路６４に対応する。
減算回路６３ａは、複数の容量Ｃ０Ｐ−Ｃ７Ｐを有する。容量Ｃ０Ｐ−Ｃ７Ｐは、デジタル回路５４によって生成されるデジタル信号Ｄ０Ｐ−Ｄ７Ｐに対応して配置されている。容量Ｃ０Ｐ−Ｃ７Ｐの第１の端子は容量６２ａの第１の端子に接続されている。容量Ｃ０Ｐ−Ｃ７Ｐのそれぞれの容量値は異なる。例えば、デジタル信号Ｄ（ｎ＋１）Ｐに対応する容量Ｃ（ｎ＋１）Ｐの容量値は、デジタル信号ＤｎＰに対応する容量ＣｎＰの容量値の２倍である（ｎは０から６までの整数）。
基準信号生成回路６４ａは複数の論理回路を有する。基準信号生成回路６４ａが有する論理回路は、デジタル回路５４によって生成されるデジタル信号Ｄ０Ｐ−Ｄ７Ｐに対応して配置されている。図２に示す例では論理回路はインバータ回路（反転回路）である。デジタル回路５４によって生成されるデジタル信号Ｄ０Ｐ−Ｄ７Ｐが、対応する論理回路の入力端子に入力される。論理回路の出力端子は、減算回路６３ａが有する容量Ｃ０Ｐ−Ｃ７Ｐのうち対応する容量の第２の端子に接続されている。
基準信号生成回路６４ａが有する複数の論理回路は、デジタル信号Ｄ０Ｐ−Ｄ７Ｐを反転することによって基準信号を生成する。減算回路６３ａが有する複数の容量Ｃ０Ｐ−Ｃ７Ｐは、容量６２ａに保持されている信号ＶＩＮＰに基づく電荷から、基準信号に基づく電荷を引き抜くことによって、信号ＶＩＮＰから基準信号を減算する。減算回路６３ａは、減算結果である信号ＣＩＮＰを出力する。
減算回路６３ｂは、複数の容量Ｃ０Ｎ−Ｃ７Ｎを有する。容量Ｃ０Ｎ−Ｃ７Ｎは、デジタル回路５４によって生成されるデジタル信号Ｄ０Ｎ−Ｄ７Ｎに対応して配置されている。容量Ｃ０Ｎ−Ｃ７Ｎの第１の端子は容量６２ｂの第１の端子に接続されている。容量Ｃ０Ｎ−Ｃ７Ｎのそれぞれの容量値は異なる。例えば、デジタル信号Ｄ（ｎ＋１）Ｎに対応する容量Ｃ（ｎ＋１）Ｎの容量値は、デジタル信号ＤｎＮに対応する容量ＣｎＮの容量値の２倍である（ｎは０から６までの整数）。
基準信号生成回路６４ｂは複数の論理回路を有する。基準信号生成回路６４ｂが有する論理回路は、デジタル回路５４によって生成されるデジタル信号Ｄ０Ｎ−Ｄ７Ｎに対応して配置されている。図２に示す例では論理回路はインバータ回路（反転回路）である。デジタル回路５４によって生成されるデジタル信号Ｄ０Ｎ−Ｄ７Ｎが、対応する論理回路の入力端子に入力される。論理回路の出力端子は、減算回路６３ｂが有する容量Ｃ０Ｎ−Ｃ７Ｎのうち対応する容量の第２の端子に接続されている。
基準信号生成回路６４ｂが有する複数の論理回路は、デジタル信号Ｄ０Ｎ−Ｄ７Ｎを反転することによって基準信号を生成する。減算回路６３ｂが有する複数の容量Ｃ０Ｎ−Ｃ７Ｎは、容量６２ｂに保持されている信号ＶＩＮＮに基づく電荷から、基準信号に基づく電荷を引き抜くことによって、信号ＶＩＮＮから基準信号を減算する。減算回路６３ｂは、減算結果である信号ＣＩＮＮを出力する。
上記の構成により、減算回路６３ａと減算回路６３ｂとは、信号ＶＩＮＰと信号ＶＩＮＮとのうち、より電圧が大きいほうの信号から基準信号を減算する。減算回路６３ａは、減算結果である信号ＣＩＮＰを保持し、信号ＣＩＮＰを出力する。減算回路６３ｂは、減算結果である信号ＣＩＮＮを保持し、信号ＣＩＮＮを出力する。減算が繰り返される場合、減算回路６３ａと減算回路６３ｂとは、保持している信号ＣＩＮＰと信号ＣＩＮＮとのうち、より電圧が大きいほうの信号から基準信号を減算する。
デジタル回路５４によって生成されるデジタル信号のビット数は２ビット以上であればよい。デジタル回路５４によって生成されるデジタル信号のビット数に応じて、演算回路５２ａと演算回路５２ｂとにおける容量と論理回路との数が設定される。
図１０は、比較回路１５３の構成例を示している。図１０に示すように、比較回路１５３は、差動増幅回路１７１とラッチ回路７２とを有する。
差動増幅回路１７１は、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、トランジスタＭ５と、トランジスタＭ６と、を有する。トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ５と、トランジスタＭ６と、はＮ型のトランジスタである。また、トランジスタＭ３と、トランジスタＭ４と、はＰ型のトランジスタである。
トランジスタＭ１のゲート端子は第１の入力端子に接続されている。トランジスタＭ２のゲート端子は第２の入力端子に接続されている。第１の入力端子と第２の入力端子とは、１対の差動信号（第１の差動信号）である信号ＣＩＮＰと信号ＣＩＮＮとが入力される差動入力端子である。信号ＣＩＮＰが第１の入力端子に入力される。信号ＣＩＮＮが第２の入力端子に入力される。
トランジスタＭ３のソース端子は電源電圧ＶＤＤに接続されている。トランジスタＭ３のドレイン端子はトランジスタＭ１のドレイン端子に接続されている。トランジスタＭ４のソース端子は電源電圧ＶＤＤに接続されている。トランジスタＭ４のドレイン端子はトランジスタＭ２のドレイン端子に接続されている。トランジスタＭ４のゲート端子はトランジスタＭ３のゲート端子に接続されている。制御信号ＣＬＫを反転した信号がトランジスタＭ３のゲート端子とトランジスタＭ４のゲート端子とに入力される。
トランジスタＭ５のソース端子は最低電圧ＧＮＤに接続されている。トランジスタＭ５のドレイン端子はトランジスタＭ１のソース端子とトランジスタＭ２のソース端子とに接続されている。制御信号ＣＬＫがトランジスタＭ５のゲート端子に入力される。トランジスタＭ６のソース端子は最低電圧ＧＮＤに接続されている。トランジスタＭ６のドレイン端子はトランジスタＭ１のソース端子とトランジスタＭ２のソース端子とに接続されている。制御信号ＣｏｎｔがトランジスタＭ６のゲート端子に入力される。
信号ＣＩＮＰを増幅した信号ＡＮがトランジスタＭ１のドレイン端子から出力される。また、信号ＣＩＮＮを増幅した信号ＡＰがトランジスタＭ２のドレイン端子から出力される。つまり、１対の差動信号（第２の差動信号）である信号ＡＰと信号ＡＮとが差動増幅回路１７１から出力される。
ラッチ回路７２は、トランジスタＭ７と、トランジスタＭ８と、トランジスタＭ９と、トランジスタＭ１０と、トランジスタＭ１１と、トランジスタＭ１２と、トランジスタＭ１３と、トランジスタＭ１４と、を有する。トランジスタＭ１１と、トランジスタＭ１２と、トランジスタＭ１３と、トランジスタＭ１４と、はＮ型のトランジスタである。トランジスタＭ７と、トランジスタＭ８と、トランジスタＭ９と、トランジスタＭ１０と、はＰ型のトランジスタである。
トランジスタＭ７のゲート端子はトランジスタＭ２のドレイン端子に接続されている。差動増幅回路１７１から出力された信号ＡＰがトランジスタＭ７のゲート端子に入力される。トランジスタＭ８のゲート端子はトランジスタＭ１のドレイン端子に接続されている。差動増幅回路１７１から出力された信号ＡＮがトランジスタＭ８のゲート端子に入力される。
トランジスタＭ９のソース端子は電源電圧ＶＤＤに接続されている。トランジスタＭ９のドレイン端子はトランジスタＭ７のソース端子に接続されている。トランジスタＭ１０のソース端子は電源電圧ＶＤＤに接続されている。トランジスタＭ１０のドレイン端子はトランジスタＭ８のソース端子に接続されている。
トランジスタＭ１１のソース端子は最低電圧ＧＮＤに接続されている。トランジスタＭ１１のドレイン端子はトランジスタＭ７のドレイン端子に接続されている。トランジスタＭ１１のゲート端子はトランジスタＭ９のゲート端子とトランジスタＭ８のドレイン端子とに接続されている。トランジスタＭ１２のソース端子は最低電圧ＧＮＤに接続されている。トランジスタＭ１２のドレイン端子はトランジスタＭ８のドレイン端子に接続されている。トランジスタＭ１２のゲート端子はトランジスタＭ１０のゲート端子とトランジスタＭ７のドレイン端子とに接続されている。
トランジスタＭ１３のソース端子は最低電圧ＧＮＤに接続されている。トランジスタＭ１３のドレイン端子はトランジスタＭ１１のドレイン端子に接続されている。制御信号ＣＬＫを反転した信号がトランジスタＭ１３のゲート端子に入力される。トランジスタＭ１４のソース端子は最低電圧ＧＮＤに接続されている。トランジスタＭ１４のドレイン端子はトランジスタＭ１２のドレイン端子に接続されている。制御信号ＣＬＫを反転した信号がトランジスタＭ１４のゲート端子に入力される。
トランジスタＭ１４のドレイン端子は第１の出力端子に接続されている。また、トランジスタＭ１３のドレイン端子は第２の出力端子に接続されている。第１の出力端子と第２の出力端子とは、信号ＡＰの電圧と信号ＡＮの電圧とを比較した結果を示す信号ＶＯＵＴＰと信号ＶＯＵＴＮとを出力する端子である。信号ＶＯＵＴＰが第１の出力端子から出力される。また、信号ＶＯＵＴＮが第２の出力端子から出力される。
信号ＡＰの電圧が信号ＡＮの電圧よりも大きい場合、すなわち信号ＣＩＮＰの電圧が信号ＣＩＮＮの電圧よりも大きい場合、信号ＶＯＵＴＰがＨｉｇｈとなると共に信号ＶＯＵＴＮがＬｏｗとなる。また、信号ＡＮの電圧が信号ＡＰの電圧よりも大きい場合、すなわち信号ＣＩＮＮの電圧が信号ＣＩＮＰの電圧よりも大きい場合、信号ＶＯＵＴＮがＨｉｇｈとなると共に信号ＶＯＵＴＰがＬｏｗとなる。
次に、逐次比較型Ａ／Ｄ変換回路２００における特徴となる動作例について、図１１を用いて説明する。図１１は、逐次比較型Ａ／Ｄ変換回路２００の動作例を示している。図１１では、制御信号ＳＨと、制御信号ＣＬＫと、制御信号Ｃｏｎｔと、信号ＶＩＮＰと、信号ＶＩＮＮと、信号ＣＩＮＰと、信号ＣＩＮＮと、信号ＶＯＵＴＰと、信号ＶＯＵＴＮとが示されている。図１１の横方向が時間を示し、図１１の縦方向が電圧を示している。
図１１に示すように、逐次比較型Ａ／Ｄ変換回路２００の１つのサンプリング期間における動作は期間Ｔ１−Ｔ９のそれぞれにおける動作に分割されている。期間Ｔ１−Ｔ８のそれぞれにおいて、Ａ／Ｄ変換結果である１ビットのデジタル信号が得られる。期間Ｔ１−Ｔ８では、上位側のビットから下位側のビットに向かって、デジタル信号が１ビットずつ順に得られる。
制御信号ＳＨは、期間Ｔ１−Ｔ８ではＬｏｗである。また、制御信号ＳＨは期間Ｔ９ではＨｉｇｈである。制御信号ＣＬＫは、期間Ｔ１−Ｔ８のそれぞれの期間の前半ではＬｏｗであり、後半にＨｉｇｈとなる。また、制御信号ＣＬＫは期間Ｔ９ではＬｏｗで一定である。制御信号Ｃｏｎｔは期間Ｔ１−Ｔ４、期間Ｔ９ではＬｏｗである。また、制御信号Ｃｏｎｔは期間Ｔ５−Ｔ８ではＨｉｇｈである。
期間Ｔ１の前の図示されていない期間において、制御信号ＳＨがＨｉｇｈとなり、サンプルホールド回路５１ａとサンプルホールド回路５１ｂとにおいて、スイッチ６１ａとスイッチ６１ｂとがオンとなる。このとき、信号ＶＩＮＰが、スイッチ６１ａによってサンプリングされ、サンプルホールド回路５１ａの容量６２ａと、演算回路５２ａの減算回路６３ａが有する容量Ｃ０Ｐ−Ｃ７Ｐとに入力される。また、信号ＶＩＮＮが、スイッチ６１ｂによってサンプリングされ、サンプルホールド回路５１ｂの容量６２ｂと、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ０Ｎ−Ｃ７Ｎとに入力される。
期間Ｔ１
制御信号ＳＨがＬｏｗとなるため、サンプルホールド回路５１ａとサンプルホールド回路５１ｂとにおいて、スイッチ６１ａとスイッチ６１ｂとはオフとなる。信号ＶＩＮＰは、サンプルホールド回路５１ａの容量６２ａと、演算回路５２ａの減算回路６３ａが有する容量Ｃ０Ｐ−Ｃ７Ｐとによって保持される。保持された信号ＶＩＮＰに基づく信号ＣＩＮＰが比較回路１５３に出力される。また、信号ＶＩＮＮは、サンプルホールド回路５１ｂの容量６２ｂと、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ０Ｎ−Ｃ７Ｎとによって保持される。保持された信号ＶＩＮＮに基づく信号ＣＩＮＮが比較回路１５３に出力される。
期間Ｔ１では、デジタル信号Ｄ０Ｐ−Ｄ７Ｐとデジタル信号Ｄ０Ｎ−Ｄ７Ｎとは、Ｌｏｗである。このため、演算回路５２ａの減算回路６３ａが有する容量Ｃ０Ｐ−Ｃ７Ｐの第２の端子に入力される基準信号がＨｉｇｈとなる。また、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ０Ｎ−Ｃ７Ｎの第２の端子に入力される基準信号がＨｉｇｈとなる。演算回路５２ａの減算回路６３ａが有する容量Ｃ０Ｐ−Ｃ７Ｐの第１の端子は信号ＶＩＮＰの電圧に充電されている。また、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ０Ｎ−Ｃ７Ｎの第１の端子は信号ＶＩＮＮの電圧に充電されている。つまり、信号ＣＩＮＰの電圧は信号ＶＩＮＰの電圧と同じであり、信号ＣＩＮＮの電圧は信号ＶＩＮＮの電圧と同じである。
制御信号ＣＬＫがＬｏｗからＨｉｇｈに切り替わるとき、比較回路１５３において、差動増幅回路１７１のトランジスタＭ５がオフからオンに切り替わる。これによって、差動増幅回路１７１は、演算回路５２ａから出力された信号ＣＩＮＰと、演算回路５２ｂから出力された信号ＣＩＮＮとを増幅し、増幅された信号ＡＰと信号ＡＮとをラッチ回路７２に出力する。
また、制御信号ＣＬＫがＬｏｗからＨｉｇｈに切り替わるとき、ラッチ回路７２のトランジスタＭ１３とトランジスタＭ１４とがオフに切り替わる。ラッチ回路７２は、差動増幅回路１７１によって増幅された信号ＡＰと信号ＡＮとを比較し、比較結果に応じた信号ＶＯＵＴＰと信号ＶＯＵＴＮとをデジタル回路５４に出力する。期間Ｔ１では、信号ＣＩＮＰの電圧が信号ＣＩＮＮの電圧よりも大きいため、信号ＶＯＵＴＰがＨｉｇｈとなると共に信号ＶＯＵＴＮがＬｏｗとなる。
デジタル回路５４は、比較回路１５３から出力された信号ＶＯＵＴＰと信号ＶＯＵＴＮとに基づいたデジタル信号Ｄ０Ｐ−Ｄ７Ｐとデジタル信号Ｄ０Ｎ−Ｄ７Ｎとを生成する。期間Ｔ１では、デジタル回路５４はデジタル信号Ｄ７ＰをＨｉｇｈに設定し、デジタル信号Ｄ７ＮをＬｏｗに設定すると共に、デジタル信号Ｄ０Ｐ−Ｄ６Ｐとデジタル信号Ｄ０Ｎ−Ｄ６ＮとをＬｏｗに設定する。
デジタル回路５４は、演算回路５２ａの基準信号生成回路６４ａにデジタル信号Ｄ０Ｐ−Ｄ７Ｐを出力する。また、デジタル回路５４は、演算回路５２ｂの基準信号生成回路６４ｂにデジタル信号Ｄ０Ｎ−Ｄ７Ｎを出力する。
演算回路５２ａの基準信号生成回路６４ａは、デジタル回路５４から出力されたデジタル信号Ｄ０Ｐ−Ｄ７Ｐに基づいて基準信号を生成する。また、演算回路５２ｂの基準信号生成回路６４ｂは、デジタル回路５４から出力されたデジタル信号Ｄ０Ｎ−Ｄ７Ｎに基づいて基準信号を生成する。
デジタル信号Ｄ７ＰがＨｉｇｈであるため、演算回路５２ａの減算回路６３ａが有する容量Ｃ７Ｐの第２の端子に入力される基準信号がＬｏｗとなる。このため、容量Ｃ７Ｐは、サンプルホールド回路５１ａの容量６２ａに保持されている信号ＶＩＮＰに基づく電荷から、基準信号に基づく電荷を引き抜くことによって、信号ＶＩＮＰから基準信号を減算する。期間Ｔ１が終了した時点で、信号ＣＩＮＰの電圧は期間Ｔ１における電圧よりも小さくなる。信号ＣＩＮＮの電圧は変化しない。また、デジタル回路５４は、比較結果に応じた信号ＶＯＵＴＰを、逐次比較型Ａ／Ｄ変換回路２００のＡ／Ｄ変換結果であるデジタル信号Ｄ７として出力する。デジタル信号Ｄ７は、Ａ／Ｄ変換結果における最上位ビット（１ビット目）の信号である。
期間Ｔ２
制御信号ＳＨがＬｏｗであるため、サンプルホールド回路５１ａとサンプルホールド回路５１ｂとにおいて、スイッチ６１ａとスイッチ６１ｂとはオフである。上記のように減算が行われた後の信号ＣＩＮＰと信号ＣＩＮＮとが比較回路１５３に出力される。
期間Ｔ１が終了した時点で、制御信号ＣＬＫがＨｉｇｈからＬｏｗに切り替わるため、比較回路１５３において、差動増幅回路１７１のトランジスタＭ５がオンからオフに切り替わる。また、ラッチ回路７２のトランジスタＭ１３とトランジスタＭ１４とがオンに切り替わる。このため、比較結果に応じた信号ＶＯＵＴＰと信号ＶＯＵＴＮとがＬｏｗとなる。
制御信号ＣＬＫがＬｏｗからＨｉｇｈに切り替わるとき、比較回路１５３において、差動増幅回路１７１のトランジスタＭ５がオフからオンに切り替わる。これによって、差動増幅回路１７１は、演算回路５２ａから出力された信号ＣＩＮＰと、演算回路５２ｂから出力された信号ＣＩＮＮとを増幅し、増幅された信号ＡＰと信号ＡＮとをラッチ回路７２に出力する。
また、制御信号ＣＬＫがＬｏｗからＨｉｇｈに切り替わるとき、ラッチ回路７２のトランジスタＭ１３とトランジスタＭ１４とがオフに切り替わる。ラッチ回路７２は、差動増幅回路１７１によって増幅された信号ＡＰと信号ＡＮとを比較し、比較結果に応じた信号ＶＯＵＴＰと信号ＶＯＵＴＮとをデジタル回路５４に出力する。期間Ｔ２では、信号ＣＩＮＮの電圧が信号ＣＩＮＰの電圧よりも大きいため、信号ＶＯＵＴＮがＨｉｇｈとなると共に信号ＶＯＵＴＰがＬｏｗとなる。
デジタル回路５４は、比較回路１５３から出力された信号ＶＯＵＴＰと信号ＶＯＵＴＮとに基づいたデジタル信号Ｄ０Ｐ−Ｄ７Ｐとデジタル信号Ｄ０Ｎ−Ｄ７Ｎとを生成する。期間Ｔ２では、デジタル回路５４はデジタル信号Ｄ６ＮをＨｉｇｈに設定し、デジタル信号Ｄ６ＰをＬｏｗに設定すると共に、デジタル信号Ｄ０Ｐ−Ｄ５Ｐとデジタル信号Ｄ０Ｎ−Ｄ５ＮとをＬｏｗに設定する。また、デジタル回路５４は、デジタル信号Ｄ７Ｐとデジタル信号Ｄ７Ｎとを、期間Ｔ１で設定された状態に保持する。つまり、デジタル回路５４は、デジタル信号Ｄ７ＰをＨｉｇｈに保持すると共に、デジタル信号Ｄ７ＮをＬｏｗに保持する。
デジタル回路５４は、演算回路５２ａの基準信号生成回路６４ａにデジタル信号Ｄ０Ｐ−Ｄ７Ｐを出力する。また、デジタル回路５４は、演算回路５２ｂの基準信号生成回路６４ｂにデジタル信号Ｄ０Ｎ−Ｄ７Ｎを出力する。
演算回路５２ａの基準信号生成回路６４ａは、デジタル回路５４から出力されたデジタル信号Ｄ０Ｐ−Ｄ７Ｐに基づいて基準信号を生成する。また、演算回路５２ｂの基準信号生成回路６４ｂは、デジタル回路５４から出力されたデジタル信号Ｄ０Ｎ−Ｄ７Ｎに基づいて基準信号を生成する。
デジタル信号Ｄ６ＮがＨｉｇｈであるため、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ６Ｎの第２の端子に入力される基準信号がＬｏｗとなる。このため、容量Ｃ６Ｎは、サンプルホールド回路５１ｂの容量６２ｂに保持されている信号ＶＩＮＮに基づく電荷から、基準信号に基づく電荷を引き抜くことによって、信号ＶＩＮＮから基準信号を減算する。期間Ｔ２が終了した時点で、信号ＣＩＮＮの電圧は期間Ｔ２における電圧よりも小さくなる。信号ＣＩＮＰの電圧は変化しない。また、デジタル回路５４は、比較結果に応じた信号ＶＯＵＴＰを、逐次比較型Ａ／Ｄ変換回路２００のＡ／Ｄ変換結果であるデジタル信号Ｄ６として出力する。デジタル信号Ｄ６は、Ａ／Ｄ変換結果における最上位から２番目のビット（２ビット目）の信号である。
期間Ｔ３
期間Ｔ３の動作は、期間Ｔ２の動作と同様である。期間Ｔ３では、信号ＣＩＮＰの電圧が信号ＣＩＮＮの電圧よりも大きいため、デジタル回路５４はデジタル信号Ｄ５ＰをＨｉｇｈに設定し、デジタル信号Ｄ５ＮをＬｏｗに設定すると共に、デジタル信号Ｄ０Ｐ−Ｄ４Ｐとデジタル信号Ｄ０Ｎ−Ｄ４ＮとをＬｏｗに設定する。デジタル信号Ｄ６Ｐ−Ｄ７Ｐとデジタル信号Ｄ６Ｎ−Ｄ７Ｎとは、期間Ｔ１−Ｔ２で設定された状態に保持される。
デジタル信号Ｄ５ＰがＨｉｇｈであるため、演算回路５２ａの減算回路６３ａが有する容量Ｃ５Ｐの第２の端子に入力される基準信号がＬｏｗとなる。このため、容量Ｃ５Ｐの作用によって、保持されている信号ＣＩＮＰから基準信号が減算される。期間Ｔ３が終了した時点で、信号ＣＩＮＰの電圧は期間Ｔ３における電圧よりも小さくなる。信号ＣＩＮＮの電圧は変化しない。また、デジタル回路５４は、比較結果に応じた信号ＶＯＵＴＰを、逐次比較型Ａ／Ｄ変換回路２００のＡ／Ｄ変換結果であるデジタル信号Ｄ５として出力する。デジタル信号Ｄ５は、Ａ／Ｄ変換結果における最上位から３番目のビット（３ビット目）の信号である。
期間Ｔ４
期間Ｔ４の動作は、期間Ｔ２の動作と同様である。期間Ｔ４では、信号ＣＩＮＮの電圧が信号ＣＩＮＰの電圧よりも大きいため、デジタル回路５４はデジタル信号Ｄ４ＮをＨｉｇｈに設定し、デジタル信号Ｄ４ＰをＬｏｗに設定すると共に、デジタル信号Ｄ０Ｐ−Ｄ３Ｐとデジタル信号Ｄ０Ｎ−Ｄ３ＮとをＬｏｗに設定する。デジタル信号Ｄ５Ｐ−Ｄ７Ｐとデジタル信号Ｄ５Ｎ−Ｄ７Ｎとは、期間Ｔ１−Ｔ３で設定された状態に保持される。
デジタル信号Ｄ４ＮがＨｉｇｈであるため、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ４Ｎの第２の端子に入力される基準信号がＬｏｗとなる。このため、容量Ｃ４Ｎの作用によって、保持されている信号ＣＩＮＮから基準信号が減算される。期間Ｔ４が終了した時点で、信号ＣＩＮＮの電圧は期間Ｔ４における電圧よりも小さくなる。信号ＣＩＮＰの電圧は変化しない。また、デジタル回路５４は、比較結果に応じた信号ＶＯＵＴＰを、逐次比較型Ａ／Ｄ変換回路２００のＡ／Ｄ変換結果であるデジタル信号Ｄ４として出力する。デジタル信号Ｄ４は、Ａ／Ｄ変換結果における最上位から４番目のビット（４ビット目）の信号である。
期間Ｔ５
通常、時間が進み、比較の回数が多くなるにつれて、信号ＣＩＮＰの電圧と信号ＣＩＮＮの電圧との差は小さくなる。このため、後半の期間、特に期間Ｔ５−Ｔ８において、差動増幅回路１７１によって、信号ＣＩＮＰと信号ＣＩＮＮとをより効果的に増幅することが望ましい。
期間Ｔ５では、制御信号ＣｏｎｔがＬｏｗからＨｉｇｈに切り替わることによって、差動増幅回路１７１のトランジスタＭ６がオンとなる。このため、差動増幅回路１７１のトランジスタＭ１−Ｍ４に供給される電流が増加する。この電流の増加によって、差動増幅回路１７１によって増幅される信号に対する雑音の影響を低減することができる。制御信号ＣｏｎｔがＬｏｗからＨｉｇｈに切り替わる期間（この例では期間Ｔ５）は、予め設定されている。
期間Ｔ５において、上記以外の動作は、期間Ｔ２の動作と同様である。期間Ｔ５では、信号ＣＩＮＰの電圧が信号ＣＩＮＮの電圧よりも大きいため、デジタル回路５４はデジタル信号Ｄ３ＰをＨｉｇｈに設定し、デジタル信号Ｄ３ＮをＬｏｗに設定すると共に、デジタル信号Ｄ０Ｐ−Ｄ２Ｐとデジタル信号Ｄ０Ｎ−Ｄ２ＮとをＬｏｗに設定する。デジタル信号Ｄ４Ｐ−Ｄ７Ｐとデジタル信号Ｄ４Ｎ−Ｄ７Ｎとは、期間Ｔ１−Ｔ４で設定された状態に保持される。
デジタル信号Ｄ３ＰがＨｉｇｈであるため、演算回路５２ａの減算回路６３ａが有する容量Ｃ３Ｐの第２の端子に入力される基準信号がＬｏｗとなる。このため、容量Ｃ３Ｐの作用によって、保持されている信号ＣＩＮＰから基準信号が減算される。期間Ｔ５が終了した時点で、信号ＣＩＮＰの電圧は期間Ｔ５における電圧よりも小さくなる。信号ＣＩＮＮの電圧は変化しない。また、デジタル回路５４は、比較結果に応じた信号ＶＯＵＴＰを、逐次比較型Ａ／Ｄ変換回路２００のＡ／Ｄ変換結果であるデジタル信号Ｄ３として出力する。デジタル信号Ｄ３は、Ａ／Ｄ変換結果における最上位から５番目のビット（５ビット目）の信号である。
期間Ｔ６−Ｔ８
期間Ｔ６−Ｔ８の動作は上記の動作と同様である。期間Ｔ６では、Ａ／Ｄ変換結果における最上位から６番目のビットの信号であるデジタル信号Ｄ２が出力される。期間Ｔ７では、Ａ／Ｄ変換結果における最上位から７番目のビットの信号であるデジタル信号Ｄ１が出力される。期間Ｔ８では、Ａ／Ｄ変換結果における最下位ビットの信号であるデジタル信号Ｄ０が出力される。
期間Ｔ９
期間Ｔ９では、制御信号ＳＨがＬｏｗからＨｉｇｈに切り替わることによって、サンプルホールド回路５１ａとサンプルホールド回路５１ｂとにおいて、スイッチ６１ａとスイッチ６１ｂとがオンとなる。また、制御信号ＣＬＫと制御信号ＣｏｎｔとがＬｏｗとなるため、比較回路１５３において、差動増幅回路１７１のトランジスタＭ５とトランジスタＭ６とがオフとなり、比較回路１５３は動作を停止する。
図１１に示す動作では、デジタル信号Ｄ７−Ｄ０は、上位ビットから下位ビットの順にそれぞれ、１、０、１、０、１、０、１、０である。１がＨｉｇｈに対応し、０がＬｏｗに対応する。
期間Ｔ１０では、次のサンプリング期間が開始される。期間Ｔ１０の動作は期間Ｔ１の動作と同様である。
図１１に示すように逐次比較型Ａ／Ｄ変換回路２００では、比較回数が多くなると、演算回路５２から出力される信号ＣＩＮＰの電圧と信号ＣＩＮＮの電圧との差が小さくなる。この場合、差動増幅回路１７１が信号ＣＩＮＰと信号ＣＩＮＮとを有効に増幅する。しかし、比較回数が少ないと、信号ＣＩＮＰの電圧と信号ＣＩＮＮの電圧との差が大きい。この場合、信号ＣＩＮＰと信号ＣＩＮＮとを増幅することの有効性が小さくなる。この場合にも差動増幅回路１７１を動作させることは消費電力の観点で冗長である。
（第１の実施形態）
次に、本発明の第１の実施形態を説明する。図１は、本実施形態による逐次比較型Ａ／Ｄ変換回路１００の構成例を示している。図１に示すように、逐次比較型Ａ／Ｄ変換回路１００は、サンプルホールド回路５１と、演算回路５２と、比較回路５３と、デジタル回路５４と、制御回路５５と、を有する。
サンプルホールド回路５１と、演算回路５２と、デジタル回路５４と、については既に説明したので説明を省略する。比較回路５３は、図９に示す比較回路１５３の一部を変更した回路である。制御回路５５は、制御信号ＣＬＫと制御信号Ｃｏｎｔとに基づいて、比較回路５３の動作を制御する。
逐次比較型Ａ／Ｄ変換回路１００は、上位側のビットから下位側のビットに向かって、１ビットずつ順にＡ／Ｄ変換結果を得る。比較回路５３は、演算回路５２によって減算が行われる毎に、差動信号の電圧を比較する。比較回路５３が１回比較を行う毎に１ビットのＡ／Ｄ変換結果が得られる。
図３は、比較回路５３の構成例を示している。図３に示すように、比較回路５３は、差動増幅回路７１とラッチ回路７２とを有する。
差動増幅回路７１は、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、トランジスタＭ５と、スイッチＳＷ１と、スイッチＳＷ２と、を有する。以下では、図９に示す差動増幅回路１７１と異なる点を説明する。
差動増幅回路７１では、差動増幅回路１７１が有するトランジスタＭ６が設けられていない。スイッチＳＷ１の第１の端子はトランジスタＭ１のゲート端子に接続されている。スイッチＳＷ１の第２の端子はトランジスタＭ１のドレイン端子に接続されている。スイッチＳＷ１は、オンであるときに第１の端子と第２の端子とを導通させ、オフであるときに第１の端子と第２の端子とを高インピーダンス状態にする。スイッチＳＷ１のオンとオフとは、制御回路５５から出力される制御信号ＣＰＳＷに基づいて切り替わる。
スイッチＳＷ２の第１の端子はトランジスタＭ２のゲート端子に接続されている。スイッチＳＷ２の第２の端子はトランジスタＭ２のドレイン端子に接続されている。スイッチＳＷ２は、オンであるときに第１の端子と第２の端子とを導通させ、オフであるときに第１の端子と第２の端子とを高インピーダンス状態にする。スイッチＳＷ２のオンとオフとは、制御回路５５から出力される制御信号ＣＰＳＷに基づいて切り替わる。
制御回路５５から出力される制御信号Ｍ３４ＧがトランジスタＭ３のゲート端子とトランジスタＭ４のゲート端子とに入力される。また、制御回路５５から出力される制御信号Ｍ５ＧがトランジスタＭ５のゲート端子に入力される。
図３に示す構成によって、差動増幅回路７１は、１対の差動入力端子に入力される１対の差動信号である信号ＣＩＮＰと信号ＣＩＮＮとを増幅し、１対の差動信号である信号ＡＰと信号ＡＮとを出力する。
ラッチ回路７２については既に説明したので説明を省略する。図３に示す構成によって、ラッチ回路７２は、差動増幅回路７１から出力される信号ＡＰの電圧と信号ＡＮの電圧とを比較し、比較結果（信号ＶＯＵＴＰ、信号ＶＯＵＴＮ）を保持し、保持された比較結果を出力する。
図４は、制御回路５５の構成例を示している。図４に示すように、制御回路５５は、ＮＡＮＤ回路ＮＡＮＤ１と、インバータ回路ＩＮＶ１と、ＡＮＤ回路ＡＮＤ１と、を有する。
制御信号Ｃｏｎｔと制御信号ＣＬＫとが制御回路５５に入力される。ＮＡＮＤ回路ＮＡＮＤ１は、制御信号Ｃｏｎｔと制御信号ＣＬＫとのＮＡＮＤ演算を行い、その結果である制御信号Ｍ３４Ｇを出力する。制御信号Ｍ３４Ｇは、比較回路５３の差動増幅回路７１が有するトランジスタＭ３のゲート端子とトランジスタＭ４のゲート端子とに入力される。
インバータ回路ＩＮＶ１は、制御信号Ｃｏｎｔを反転した制御信号ＣＰＳＷを出力する。制御信号ＣＰＳＷは、比較回路５３の差動増幅回路７１が有するスイッチＳＷ１とスイッチＳＷ２とに入力される。ＡＮＤ回路ＡＮＤ１は、制御信号Ｃｏｎｔと制御信号ＣＬＫとのＡＮＤ演算を行い、その結果である制御信号Ｍ５Ｇを出力する。制御信号Ｍ５Ｇは、比較回路５３の差動増幅回路７１が有するトランジスタＭ５のゲート端子に入力される。
次に、逐次比較型Ａ／Ｄ変換回路１００における特徴となる動作例について、図５を用いて説明する。図５は、逐次比較型Ａ／Ｄ変換回路１００の動作例を示している。図５では、制御信号ＳＨと、制御信号ＣＬＫと、制御信号Ｃｏｎｔと、信号ＶＩＮＰと、信号ＶＩＮＮと、信号ＣＩＮＰと、信号ＣＩＮＮと、信号ＶＯＵＴＰと、信号ＶＯＵＴＮとが示されている。図５の横方向が時間を示し、図５の縦方向が電圧を示している。
以下では、図１１に示す動作と異なる点を説明する。
期間Ｔ１−Ｔ４
期間Ｔ１−Ｔ４では、制御信号Ｍ３４ＧがＨｉｇｈであり、制御信号Ｍ５ＧがＬｏｗであり、制御信号ＣＰＳＷがＨｉｇｈである。制御信号Ｍ３４ＧがＨｉｇｈであるため、比較回路５３の差動増幅回路７１が有するトランジスタＭ３とトランジスタＭ４はオフとなる。また、制御信号Ｍ５ＧがＬｏｗであるため、差動増幅回路７１が有するトランジスタＭ５はオフとなる。したがって、差動増幅回路７１は動作を停止する。
制御信号ＣＰＳＷがＨｉｇｈであるため、差動増幅回路７１が有するスイッチＳＷ１とスイッチＳＷ２とはオンとなる。このため、差動増幅回路７１の第１の入力端子に入力された信号ＣＩＮＰは信号ＡＮとしてラッチ回路７２に出力される。また、差動増幅回路７１の第２の入力端子に入力された信号ＣＩＮＮは信号ＡＰとしてラッチ回路７２に出力される。
つまり、制御回路５５は、比較回路５３が比較を開始した期間Ｔ１を含む所定の期間（連続する期間Ｔ１−Ｔ４）、差動増幅回路７１の動作を停止させる。言い換えると、制御回路５５は、比較回数が、予め設定された比較回数（この例では５回）に満たない期間、差動増幅回路７１の動作を停止させる。さらに言い換えると、制御回路５５は、比較回路５３が比較を開始した期間Ｔ１を含み、上位側のビットのＡ／Ｄ変換結果を得る所定の期間、差動増幅回路７１の動作を停止させる。比較回路５３が比較を開始した期間Ｔ１は、比較回路５３が最上位ビットのＡ／Ｄ変換結果を得る期間である。差動増幅回路７１が動作を停止する期間（この例では期間Ｔ１−Ｔ４）は、予め設定されている。
期間Ｔ５−Ｔ８
期間Ｔ５−Ｔ８では、制御信号ＣＰＳＷがＬｏｗである。このため、差動増幅回路７１が有するスイッチＳＷ１とスイッチＳＷ２とはオフとなる。
制御信号ＣＬＫがＬｏｗである場合、制御信号Ｍ３４ＧがＨｉｇｈであり、制御信号Ｍ５ＧがＬｏｗである。このため、差動増幅回路７１は動作を停止する。
制御信号ＣＬＫがＨｉｇｈである場合、制御信号Ｍ３４ＧがＬｏｗであり、制御信号Ｍ５ＧがＨｉｇｈである。制御信号Ｍ３４ＧがＬｏｗであるため、比較回路５３の差動増幅回路７１が有するトランジスタＭ３とトランジスタＭ４はオンとなる。また、制御信号Ｍ５ＧがＨｉｇｈであるため、差動増幅回路７１が有するトランジスタＭ５はオンとなる。したがって、差動増幅回路７１は増幅動作を行う。
つまり、制御回路５５は、差動増幅回路７１の動作を停止させた期間の後の所定の期間（連続する期間Ｔ５−Ｔ８）、差動増幅回路７１を動作させる。言い換えると、制御回路５５は、比較回数が、予め設定された比較回数（この例では５回）以上である期間、差動増幅回路７１を動作させる。さらに言い換えると、制御回路５５は、上位側のビットのＡ／Ｄ変換結果を得る所定の期間の後、下位側のビットのＡ／Ｄ変換結果を得る所定の期間、差動増幅回路７１を動作させる。
上記以外の動作については既に説明したので説明を省略する。
本実施形態によれば、１対の差動入力端子に入力される１対の第１の差動信号（信号ＣＩＮＰ、信号ＣＩＮＮ）を増幅して１対の第２の差動信号（信号ＡＰ、信号ＡＮ）を出力する差動増幅回路７１と、差動増幅回路７１から出力される第２の差動信号の電圧を比較し、比較結果を保持し、保持された比較結果を出力するラッチ回路７２と、を有する比較回路５３と、比較結果に基づいて、第１の差動信号に対応するデジタル信号（デジタル信号Ｄ０Ｐ−Ｄ７Ｐ、デジタル信号Ｄ０Ｎ−Ｄ７Ｎ）を生成するデジタル回路５４と、デジタル信号に基づいて基準信号を生成し、第３の差動信号（信号ＶＩＮＰ、信号ＶＩＮＮ）から基準信号を減算することにより生成した第１の差動信号を差動入力端子に出力する演算回路５２と、比較回路５３が比較を開始した期間を含む所定の期間、差動増幅回路７１の動作を停止させる制御回路５５と、を有することを特徴とする逐次比較型Ａ／Ｄ変換回路１００が構成される。
本実施形態では、比較回路５３が比較を開始した期間を含む所定の期間、差動増幅回路７１の動作を停止させることによって、消費電力をより低減することができる。
（変形例）
次に、本実施形態の変形例を説明する。本変形例では、図１に示す逐次比較型Ａ／Ｄ変換回路１００の構成を用いて説明を行う。本変形例では、演算回路５２の減算回路６３は、１対の差動信号（第３の差動信号）である信号ＶＩＮＰと信号ＶＩＮＮとに基準信号を加算することにより生成した１対の差動信号（第１の差動信号）である信号ＣＩＮＰと信号ＣＩＮＮとを出力する。
図６は、逐次比較型Ａ／Ｄ変換回路１００の動作例を示している。図６では、制御信号ＳＨと、制御信号ＣＬＫと、制御信号Ｃｏｎｔと、信号ＶＩＮＰと、信号ＶＩＮＮと、信号ＣＩＮＰと、信号ＣＩＮＮと、信号ＶＯＵＴＰと、信号ＶＯＵＴＮとが示されている。図６の横方向が時間を示し、図６の縦方向が電圧を示している。
以下では、図５に示す動作と異なる点を説明する。図６に示す動作では、信号ＣＩＮＰと信号ＣＩＮＮとのうち、より電圧が小さいほうの信号に対して基準信号が加算される。例えば、期間Ｔ１では、信号ＣＩＮＮの電圧が信号ＣＩＮＰの電圧よりも小さい。このため、信号ＣＩＮＮに基準信号が加算される。期間Ｔ１が終了した時点で、信号ＣＩＮＮの電圧は期間Ｔ１における電圧よりも大きくなる。
期間Ｔ１に続く期間Ｔ２では、信号ＣＩＮＰの電圧が信号ＣＩＮＮの電圧よりも小さい。このため、信号ＣＩＮＰに基準信号が加算される。期間Ｔ２が終了した時点で、信号ＣＩＮＰの電圧は期間Ｔ２における電圧よりも大きくなる。期間Ｔ３−Ｔ８では、上記の動作と同様の動作が行われる。
上記以外の動作については既に説明したので説明を省略する。
本変形例によれば、１対の差動入力端子に入力される１対の第１の差動信号（信号ＣＩＮＰ、信号ＣＩＮＮ）を増幅して１対の第２の差動信号（信号ＡＰ、信号ＡＮ）を出力する差動増幅回路７１と、差動増幅回路７１から出力される第２の差動信号の電圧を比較し、比較結果を保持し、保持された比較結果を出力するラッチ回路７２と、を有する比較回路５３と、比較結果に基づいて、第１の差動信号に対応するデジタル信号（デジタル信号Ｄ０Ｐ−Ｄ７Ｐ、デジタル信号Ｄ０Ｎ−Ｄ７Ｎ）を生成するデジタル回路５４と、デジタル信号に基づいて基準信号を生成し、第３の差動信号（信号ＶＩＮＰ、信号ＶＩＮＮ）に基準信号を加算することにより生成した第１の差動信号を差動入力端子に出力する演算回路５２と、比較回路５３が比較を開始した期間を含む所定の期間、差動増幅回路７１の動作を停止させる制御回路５５と、を有することを特徴とする逐次比較型Ａ／Ｄ変換回路１００が構成される。
本変形例においても、比較回路５３が比較を開始した期間を含む所定の期間、差動増幅回路７１の動作を停止させることによって、消費電力をより低減することができる。
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図７は、本実施形態による逐次比較型Ａ／Ｄ変換回路１０１の構成例を示している。図７に示すように、逐次比較型Ａ／Ｄ変換回路１０１は、サンプルホールド回路５１と、演算回路５２と、比較回路５３と、デジタル回路５４と、制御回路５５と、測定回路５６と、スイッチＳＷ１１と、スイッチＳＷ１２と、スイッチＳＷ１３と、スイッチＳＷ１４と、を有する。
サンプルホールド回路５１と、演算回路５２と、比較回路５３と、デジタル回路５４と、制御回路５５と、については既に説明したので説明を省略する。測定回路５６は、第１の差動信号として所定の信号（テスト信号）が比較回路５３の差動増幅回路７１の差動入力端子に入力されたときの比較結果に基づいて、比較回路５３のラッチ回路７２において、第２の差動信号である信号ＡＰと信号ＡＮとに加わるオフセット電圧を測定する。
ラッチ回路７２がオフセット電圧を有する場合、信号ＡＰの電圧と信号ＡＮの電圧とを比較する際、オフセット電圧が誤差の要因となる。具体的には、ラッチ回路７２は、信号ＡＰと信号ＡＮとのいずれかの電圧を上方又は下方にシフトさせる。これによって、Ａ／Ｄ変換結果に誤差が生じる。
測定回路５６は、測定結果に基づいて、差動増幅回路７１の動作を停止させる期間を決定する。測定回路５６は、決定した期間に応じて、制御信号Ｃｏｎｔを制御する。
制御回路５５は、比較回路５３が比較を開始した期間を含み、測定回路５６によって測定されたオフセット電圧に応じた所定の期間、差動増幅回路７１の動作を停止させる。つまり、信号ＡＰと信号ＡＮとの差が大きいためにオフセット電圧の影響が小さい期間では、制御回路５５は差動増幅回路７１の動作を停止させる。信号ＡＰと信号ＡＮとの差が小さくなりオフセット電圧の影響が大きくなる期間では、制御回路５５は差動増幅回路７１を動作させる。
スイッチＳＷ１１と、スイッチＳＷ１２と、スイッチＳＷ１３と、スイッチＳＷ１４とは、オンであるときに第１の端子と第２の端子とを導通させ、オフであるときに第１の端子と第２の端子とを高インピーダンス状態にする。信号ＶＩＮＰがスイッチＳＷ１１の第１の端子に入力される。スイッチＳＷ１１の第２の端子はサンプルホールド回路５１ａのスイッチ６１ａの第１の端子に接続されている。信号ＶＩＮＮがスイッチＳＷ１２の第１の端子に入力される。スイッチＳＷ１２の第２の端子はサンプルホールド回路５１ｂのスイッチ６１ｂの第１の端子に接続されている。
第１のテスト信号がスイッチＳＷ１３の第１の端子に入力される。スイッチＳＷ１３の第２の端子はサンプルホールド回路５１ａのスイッチ６１ａの第１の端子に接続されている。第２のテスト信号がスイッチＳＷ１４の第１の端子に入力される。スイッチＳＷ１４の第２の端子はサンプルホールド回路５１ｂのスイッチ６１ｂの第１の端子に接続されている。
第１のテスト信号と第２のテスト信号とは、電圧が既知の差動信号である。例えば、第１のテスト信号と第２のテスト信号との電圧は、逐次比較型Ａ／Ｄ変換回路１０１において予め想定される入力電圧の範囲の中点の電圧である。第１のテスト信号と第２のテスト信号との理想的なＡ／Ｄ変換結果は既知である。第１のテスト信号と第２のテスト信号との実際のＡ／Ｄ変換結果と理想的なＡ／Ｄ変換結果との差を算出することで、ラッチ回路７２のオフセット電圧を求めることが可能となる。
図８は、逐次比較型Ａ／Ｄ変換回路１０１の動作例を示している。図８では、制御信号ＳＨと、制御信号ＣＬＫと、制御信号Ｃｏｎｔと、信号ＶＩＮＰと、信号ＶＩＮＮと、信号ＣＩＮＰと、信号ＣＩＮＮと、信号ＶＯＵＴＰと、信号ＶＯＵＴＮとが示されている。図８の横方向が時間を示し、図８の縦方向が電圧を示している。
以下では、図５に示す動作と異なる点を説明する。図８に示すように、信号ＶＩＮＰと信号ＶＩＮＮとのＡ／Ｄ変換を行うサンプリング期間の前にテスト期間が設けられている。テスト期間は、第１のテスト信号と第２のテスト信号とのＡ／Ｄ変換を行う期間である。
図８に示すように、逐次比較型Ａ／Ｄ変換回路１０１の１つのテスト期間における動作は期間Ｔ０ａ−Ｔ０ｈのそれぞれにおける動作に分割されている。制御信号ＳＨは、期間Ｔ０ａ−Ｔ０ｈではＬｏｗである。制御信号ＣＬＫは、期間Ｔ０ａ−Ｔ０ｈのそれぞれの期間の前半ではＬｏｗであり、後半にＨｉｇｈとなる。制御信号Ｃｏｎｔは期間Ｔ０ａ−Ｔ０ｈではＬｏｗである。
期間Ｔ０ａ−Ｔ０ｈでは、スイッチＳＷ１１とスイッチＳＷ１２とがオフである。また、期間Ｔ０ａ−Ｔ０ｈでは、スイッチＳＷ１３とスイッチＳＷ１４とがオンである。このため、第１のテスト信号と第２のテスト信号とがサンプルホールド回路５１に入力される。この状態は、期間Ｔ０ａの前の図示されていない期間でも同様である。
期間Ｔ０ａの前の図示されていない期間において、制御信号ＳＨがＨｉｇｈとなり、サンプルホールド回路５１ａとサンプルホールド回路５１ｂとにおいて、スイッチ６１ａとスイッチ６１ｂとがオンとなる。このとき、第１のテスト信号が、スイッチ６１ａによってサンプリングされ、サンプルホールド回路５１ａの容量６２ａと、演算回路５２ａの減算回路６３ａが有する容量Ｃ０Ｐ−Ｃ７Ｐとに入力される。また、第２のテスト信号が、スイッチ６１ｂによってサンプリングされ、サンプルホールド回路５１ｂの容量６２ｂと、演算回路５２ｂの減算回路６３ｂが有する容量Ｃ０Ｎ−Ｃ７Ｎとに入力される。
期間Ｔ０ａ−Ｔ０ｈでは、制御信号ＣｏｎｔがＬｏｗであるため、比較回路５３の差動増幅回路７１は動作を停止する。期間Ｔ０ａ−Ｔ０ｈの動作は、図５において差動増幅回路７１が動作を停止する期間Ｔ１−Ｔ４の動作と同様である。テスト期間が終了した後の期間Ｔ０ｉの動作は、図５における期間Ｔ９の動作と同様である。
デジタル回路５４は、テスト期間に得られたデジタル信号Ｄ０−Ｄ７を測定回路５６に出力する。デジタル信号Ｄ０−Ｄ７は、第１のテスト信号と第２のテスト信号とのＡ／Ｄ変換結果である。測定回路５６は、デジタル信号Ｄ０−Ｄ７と、理想的なＡ／Ｄ変換結果に対応するデジタル信号との差を算出することによって、オフセット電圧を求める。
図８に示す動作では、テスト期間に得られたデジタル信号Ｄ７−Ｄ０は、上位ビットから下位ビットの順にそれぞれ、１、０、０、０、０、０、１、０である。１がＨｉｇｈに対応し、０がＬｏｗに対応する。理想的なＡ／Ｄ変換結果に対応するデジタル信号が、上位ビットから下位ビットの順にそれぞれ、１、０、０、０、０、０、０、０である場合、７ビット目のデジタル信号Ｄ１がオフセット電圧を示していることが分かる。
測定回路５６は、デジタル信号で表されるオフセット電圧の最上位ビットよりも上位側のビットのＡ／Ｄ変換が行われる期間で比較回路５３の差動増幅回路７１が動作を開始するように制御信号Ｃｏｎｔを制御する。図８に示す動作では、オフセット電圧の最上位ビットは７ビット目である。例えば、オフセット電圧の最上位ビットよりも２ビット分上位のビットのＡ／Ｄ変換が行われる期間で差動増幅回路７１が動作を開始するように制御信号Ｃｏｎｔが制御される。したがって、５ビット目のＡ／Ｄ変換が行われる期間Ｔ５で差動増幅回路７１が動作を開始するように制御信号Ｃｏｎｔが制御される。
期間Ｔ１−Ｔ９では、スイッチＳＷ１１とスイッチＳＷ１２とがオンである。また、期間Ｔ１−Ｔ９では、スイッチＳＷ１３とスイッチＳＷ１４とがオフである。このため、信号ＶＩＮＰと信号ＶＩＮＮとがサンプルホールド回路５１に入力される。
測定回路５６による制御の結果、期間Ｔ１−Ｔ４では制御信号ＣｏｎｔはＬｏｗであり、期間Ｔ５−Ｔ８では制御信号ＣｏｎｔはＨｉｇｈである。このため、期間Ｔ１−Ｔ４では差動増幅回路７１は動作を停止する。また、期間Ｔ５−Ｔ８では差動増幅回路７１は増幅動作を行う。
期間Ｔ１−Ｔ９の動作は、図５における期間Ｔ１−Ｔ９の動作と同様である。
サンプリング期間に得られたＡ／Ｄ変換結果からオフセット電圧を減算してもよい。例えば、測定回路５６は、テスト期間に得られたＡ／Ｄ変換結果に基づいて算出したオフセット電圧に対応するデジタル信号をデジタル回路５４に出力する。期間Ｔ１−Ｔ８において、デジタル回路５４は、信号ＶＯＵＴＰをデジタル信号として出力する際、信号ＶＯＵＴＰの電圧から、オフセット電圧に対応するデジタル信号の電圧を減算する。つまり、デジタル回路５４は、信号ＣＩＮＰと信号ＣＩＮＮとに対応するデジタル信号から、オフセット電圧に対応するデジタル信号を減算する。デジタル回路５４は、減算されたデジタル信号をＡ／Ｄ変換結果として出力する。
本実施形態では、ラッチ回路７２のオフセット電圧に応じて、差動増幅回路７１が動作する期間が制御される。このため、ラッチ回路７２のオフセット電圧がＡ／Ｄ変換結果に与える影響を低減しつつ消費電力をより低減することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
５１，５１ａ，５１ｂ サンプルホールド回路
５２，５２ａ，５２ｂ 演算回路
５３，１５３ 比較回路
５４ デジタル回路
５５ 制御回路
５６ 測定回路
６１ａ，６１ｂ スイッチ
６２ａ，６２ｂ 容量
６３，６３ａ，６３ｂ 減算回路
６４，６４ａ，６４ｂ 基準信号生成回路
７１，１７１ 差動増幅回路
７２ ラッチ回路
１００，１０１，２００ 逐次比較型Ａ／Ｄ変換回路

Claims (3)

  1. １対の差動入力端子に入力される１対の第１の差動信号を増幅して１対の第２の差動信号を出力する差動増幅回路と、前記差動増幅回路から出力される前記第２の差動信号の電圧を比較し、比較結果を保持し、保持された前記比較結果を出力するラッチ回路と、を有する比較回路と、
    前記比較結果に基づいて、前記第１の差動信号に対応するデジタル信号を生成するデジタル回路と、
    前記デジタル信号に基づいて基準信号を生成し、第３の差動信号から前記基準信号を減算する、又は前記第３の差動信号に前記基準信号を加算することにより生成した前記第１の差動信号を前記差動入力端子に出力する演算回路と、
    前記比較回路が比較を開始した期間を含む所定の期間、前記差動増幅回路の動作を停止させる制御回路と、
    を有することを特徴とする逐次比較型Ａ／Ｄ変換回路。
  2. 前記制御回路は、比較回数が、予め設定された比較回数に満たない期間は、前記差動増幅回路の動作を停止させることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換回路。
  3. 前記第１の差動信号として所定の信号が前記差動入力端子に入力されたときの前記比較結果に基づいて、前記ラッチ回路において前記第２の差動信号に加わるオフセット電圧を測定する測定回路をさらに有し、
    前記制御回路は、前記比較回路が比較を開始した期間を含み、前記測定回路によって測定された前記オフセット電圧に応じた所定の期間、前記差動増幅回路の動作を停止させることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換回路。
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