JP6206738B2 - Ad変換器 - Google Patents
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Description
図1は、本開示のAD変換器に係る実施形態1を示した図である。図1において、入力端子1に信号が与えられ、出力端子5,7,9に変換結果が出力される。これらの出力端子5,7,9は、別々の端子として記載されているが、1つの出力端子について、各処理の結果に対する時間の経過ごとの端子とすることもできる。
図3(a)において、入力端子1からアナログ信号Ainが入力され、減算器31に与えられる。減算器31の出力信号は、サンプルホールド回路32によって、保持される。保持された信号は、増幅器33に与えられ、ゲイン1で増幅される。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、1倍ゲインのアナログ累積回路41を構成している。
図3(b)の1倍ゲイン巡回型変換モードにおいて、入力信号は、ゼロであるので、サンプルホールド回路32は、増幅器33の出力とSub−DA変換器35の出力との差分を保持する。保持された信号は、増幅器33に与えられ、ゲイン1で増幅される。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、1倍ゲインのアナログ累積回路41を構成している。Sub−AD変換器39は、ゲイン1倍増幅器33の出力アナログ信号に対して、1.5ビットのAD変換を行う。更に、Sub−DA変換器35は、Sub−AD変換器39の出力デジタル信号に対して、1.5ビットのDA変換を行う。
図3(c)の2倍ゲイン巡回型変換モードにおいて、サンプルホールド回路32は、ゲイン2倍の増幅器33の出力とSub−DA変換器35の出力との差分を保持する。また、ゲイン2倍の増幅器33は、サンプルホールド回路32の出力アナログ信号を2倍する。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、2倍ゲインのアナログ累積回路42を構成している。Sub−AD変換器39は、ゲイン2倍の増幅器33の出力アナログ信号に対して、1.5ビットのAD変換を行う。
図5は、本開示のAD変換器に係る実施形態2を示した図である。図5において、制御(サイクル)カウンタ51は、変換開始から、外部から与えられるクロック(不図示)のサイクル数をカウントする。コントローラ52は、サイクルカウンタ51のカウント出力に基づき、AD変換器の各構成の制御を行う。コントローラ52によって、第1のモード、第2のモード及び第3のモードに切り替えられて変換が行われる。
スイッチ15は、入力端子1に接続されており、入力端子1のアナログ入力信号Ainが減算器31に与えられる。減算器31の出力信号は、サンプルホールド回路32に与えられ、サンプルホールド回路32によって保持される。保持された信号は、スイッチ16を介して増幅器33に与えられ、ゲイン1で増幅される。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、1倍ゲインのアナログ累積回路を構成している。
スイッチ15は、入力端子10に接続される。入力端子10の入力信号は、ゼロであるので、サンプルホールド回路32は、増幅器33の出力とSub−DA変換器35の出力との差分を保持する。保持された信号は、スイッチ16を介して増幅器33に与えられ、ゲイン1で増幅される。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、1倍ゲインのアナログ累積回路を構成している。
スイッチ15は、入力端子10に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路32は、増幅器38の出力とSub−DA変換器35の出力との差分を保持する。保持された信号は、スイッチ16を介して増幅器38に与えられ、ゲイン2で増幅される。なお、増幅器38から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、2倍ゲインのアナログ累積回路を構成している。
変換開始は、リセット工程からスタートする。図6のリセット工程60は、図5において、サイクルカウンタ51、サンプルホールド回路32、Sub−AD変換器34、39及びデジタル累積回路57がリセットされることから開始する。
CT(0) = 0
Ai(0) = 0
DAout(0) = 0
Di(0) = 0
である。
次に、第1のモード20は、第1のカウント工程61、第1の変換工程62、第2の変換工程63及び第1の判定工程64によって構成される。
CT(n) = CT(n−1)+1
である。
Ai(n) = Ai(n−1) + IN(n) + DAout(n−1)
である。
ADout(n) = +1 if Ai(n) > 0
−1 if Ai(n) ≦ 0
である。
Di(n) = Di(n−1) + ADout(n)/2^(DSBIT−1)
である。ここで、2^(DSBIT−1)は、2の(DSBIT−1)乗を意味する。
DAout(n) = Vref/2 × ADout(n)
が得られる。
第2のモード21は、第2のカウント工程161、第3の変換工程162、第4の変換工程163によって構成される。
CT(n) = CT(n−1)+1
である。
Ai(n) = Ai(n−1) + DAout(n−1)
である。更に、サンプルホールド回路32の出力をSub−AD変換器39に入力して、
ADout(n) = +1 if Ai(n) > Vref/4
−1 if Ai(n) ≦ −Vref/4
0 else
を得る。
Di(n) = Di(n−1) + ADout(n)/2^(DSBIT−1)
を得る。また、Sub−AD変換器39の出力を1.5ビットのSub−DA変換器35に入力して、
DAout(n) = Vref/2 × ADout(n)
を得る。
第3のモード22は、第3のカウント工程261、第5の変換工程262、第6の変換工程263及び第2の判定工程264によって構成される。
CT(n) = CT(n−1) + 1
である。
Ai(n) = 2×(Ai(n−1) + DAout(n−1))
である。
ADout(n) = +1 if Ai(n) > Vref/4
−1 if Ai(n) ≦ −Vref/4
0 else
を得る。
Di(n) = Di(n−1)+ADout(n)/2^(DSBIT−1+α)
を得る。ここで、αは、第3のモード22における繰り返し数である。また、Sub−AD変換器39の出力を1.5ビットのSub−DA変換器35に入力して、
DAout(n) = Vref/2 × ADout(n)
を得る。
CT(n) = 2^DSBIT + CYBIT + 1
であるか否か判定し、YESなら、変換を完了する。NOならば、制御カウンタ51を更新し、第5の変換工程262、第6の変換工程263及び第2の判定工程264を繰り返す。
図7は、本開示のAD変換器に係る実施形態3を示した回路図である。図7では、アナログ累積回路とゲイン2倍の増幅器が、増幅機能を備えたアナログ累積回路71によって実現される。アナログ累積回路71は、スイッチ213〜217と、容量素子304,305と、演算増幅器77とによって構成される。図7のAD変換器は、入力端子1と演算増幅器77との間に、スイッチ201〜204と、容量素子301とを更に備える。
演算増幅器77は、ゲイン1に設定するために、スイッチ213,216をオンに設定して、スイッチ214,215をオフに設定する。
Sub−AD変換器72の出力端子12のデジタル信号DOUT_Lがローの時、スイッチ205とスイッチ207とがオンとなることで、第2の基準電圧VREFがVCOMを基準電圧として、容量素子302に充電される。次に、スイッチ206とスイッチ208とがオンとなることで、第2の基準電圧VREFと第1の基準電圧VCOMとの差電圧によって容量素子302に蓄積された正の電荷が、演算増幅器77によって積分される。ここで、第1の基準電圧VCOMを基準として、容量素子302と容量素子304と容量素子305との間に充放電が行われる。
Sub−AD変換器72の出力端子12のデジタル信号DOUT_Lがハイの時、スイッチ209とスイッチ211とがオンとなることで、容量素子303の電荷がリセットされる。次に、スイッチ210とスイッチ212とがオンとなることで、第1の基準電圧VCOMと第2の基準電圧VREFとの差電圧によって、容量素子303に蓄積された負の電荷が、演算増幅器77に蓄積される。ここで、第1の基準電圧VCOMを基準として、容量素子303と容量素子304と容量素子305との間に充放電が行われる。なお、Sub−AD変換器72が動作しない1回目の入力時には、Sub−DA変換器76は動作しない。
1倍ゲイン巡回型変換モードにおいて、スイッチ201〜スイッチ204は動作せず、アナログ入力信号Ainは入力されない。
Sub−AD変換器72の出力端子12のデジタル信号DOUT_Lと出力端子13のデジタル信号DOUT_Hとの両方がローの時、スイッチ205とスイッチ207とがオンとなる。このことで、第2の基準電圧VREFが、VCOMを基準として、容量素子302に充電される。
Sub−AD変換器72の出力端子12のデジタル信号DOUT_Lと出力端子13のデジタル信号DOUT_Hとの両方がハイの時、スイッチ209とスイッチ211とがオンとなることで、容量素子303の電荷がリセットされる。
出力端子12のDOUT_Lがハイであり、出力端子13のDOUT_Hがローのときには、Sub−DA変換器76は動作しない。
出力端子12のDOUT_Lがローであり、出力端子13のDOUT_Hがハイの組み合わせにおいて、判定回路74の出力が出ることはない。
2倍ゲイン巡回型変換モードにおいて、スイッチ201〜204は動作せず、アナログ入力信号Ainは入力されない。
図8は、本開示のAD変換器に係る実施形態4を示した図である。図8に示すように、本AD変換器を差動化して用いることで、電源ノイズ等による影響を軽減することも可能である。
演算増幅器77は、ゲイン1に設定するために、スイッチ213,216をオンに設定して、スイッチ214,215をオフに設定する。また、スイッチ1213,1216をオンに設定して、スイッチ1214,1215をオフに設定する。
Sub−AD変換器82の出力端子12のデジタル信号DOUT_Lがローの時、スイッチ205とスイッチ207とがオンとなることで、第2の基準電圧VREFが、VCOMを基準電圧として、容量素子302に充電され、スイッチ209とスイッチ211とがオンとなることによって、容量素子303の電荷がリセットされる。次に、スイッチ206とスイッチ208とがオンとなることで、VREFとVCOMとの差電圧によって容量素子302に蓄積された正の電荷が、演算増幅器77によって積分される。同時に、スイッチ210とスイッチ1208とがオンとなることで、第1の基準電圧VCOMと第2の基準電圧VREFとの差電圧によって、容量素子303に蓄積された負の電荷が、演算増幅器77に蓄積される。
Sub−AD変換器82の出力端子12のデジタル信号DOUT_Lがハイの時、スイッチ209とスイッチ211とがオンとなることで、容量素子303の電荷がリセットされる。また、スイッチ205とスイッチ207とがオンとなることによって、第2の基準電圧VREFが、第1の基準電圧VCOMを基準として、容量素子302に充電される。次に、スイッチ210とスイッチ212とがオンとなることで、VCOMとVREFとの差電圧によって、容量素子303に蓄積された負の電荷が、演算増幅器77に蓄積される。同時に、スイッチ206とスイッチ1212とがオンすることで、VREFとVCOMとの差電圧によって、容量素子302に蓄積された正の電荷が、演算増幅器77に蓄積される。
1倍ゲイン巡回型変換モードにおいて、スイッチ201〜204は動作せず、アナログ入力信号Ainpは入力されない。また、スイッチ1201〜1204は動作せず、アナログ入力信号Ainnは入力されない。
Sub−DA変換器86は、Sub−AD変換器82の出力端子12のデジタル信号DOUT_Lと出力端子13のデジタル信号DOUT_Hとが共にローの時、スイッチ205とスイッチ207とがオンとなることで、第2の基準電圧VREFが、VCOMを基準電圧として、容量素子302に充電され、また、スイッチ209とスイッチ211とがオンとなることによって、容量素子303の電荷がリセットされる。次に、スイッチ206とスイッチ208とがオンとなることで、VREFとVCOMとの差電圧によって容量素子302に蓄積された正の電荷が、演算増幅器77によって積分される。同時に、スイッチ210とスイッチ1208とがオンとなることで、第1の基準電圧VCOMと第2の基準電圧VREFとの差電圧によって、容量素子303に蓄積された負の電荷が、演算増幅器77に蓄積される。
Sub−AD変換器82の出力端子12のデジタル信号DOUT_Lと出力端子13のデジタル信号DOUT_Hとが共にハイの時、スイッチ209とスイッチ211とがオンとなることで、容量素子303の電荷がリセットされる。また、スイッチ205とスイッチ207とがオンとなることによって、第2の基準電圧VREFが、第1の基準電圧VCOMを基準として、容量素子302に充電される。次に、スイッチ210とスイッチ212とがオンとなることで、VCOMとVREFとの差電圧によって、容量素子303に蓄積された負の電荷が、演算増幅器77に蓄積される。同時に、スイッチ206とスイッチ1212とがオンすることで、VREFとVCOMとの差電圧によって、容量素子302に蓄積された正の電荷が、演算増幅器77に蓄積される。
出力端子12のDOUT_Lがハイであり、出力端子13のDOUT_Hがローのときには、Sub−DA変換器86は動作しない。
出力端子12のDOUT_Lがローであり、出力端子13のDOUT_Hがハイの組み合わせにおいて、判定回路84の出力が出ることはない。
2倍ゲイン巡回型変換モードにおいて、スイッチ201〜204は動作せず、アナログ入力信号Ainpは入力されない。また、スイッチ1201〜1204は動作せず、アナログ入力信号Ainnは入力されない。
図9は、本開示のAD変換器に係る実施形態5を示した図である。図9のAD変換器において、サイクルカウンタ51は、変換開始から、外部から与えられるクロックのサイクル数をカウントする。コントローラ52は、サイクルカウンタ51のカウント出力に基づき、AD変換器の各構成の制御を行う。コントローラ52によって、第1のモード、第2のモード及び第3のモードに切り替えられて変換が行われる。
スイッチ15は、入力端子1に接続されており、入力端子1から入力されたアナログ信号Ainが減算器31に与えられる。減算器31の出力信号は、サンプルホールド回路32によって、保持される。保持された信号は、スイッチ16を介して増幅器33に与えられ、ゲイン1で増幅される。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、1倍ゲインのアナログ累積回路を構成している。
次に、スイッチ15は、入力端子10に接続される。入力端子10の入力信号は、ゼロであるので、サンプルホールド回路32は、増幅器33の出力とSub−DA変換器55の出力との差分を保持する。保持された信号は、スイッチ16を介して増幅器33に与えられ、ゲイン1で増幅される。なお、増幅器33から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、1倍ゲインのアナログ累積回路を構成している。
次に、スイッチ15は、入力端子10に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路32は、増幅器33の出力とSub−DA変換器55の出力との差分を保持する。保持された信号は、スイッチ16を介して増幅器58に与えられ、ゲイン4で増幅される。なお、増幅器58から出力された信号は、減算器31にフィードバックされることで、4倍ゲインのアナログ累積回路を構成している。
図10は、本開示のAD変換器に係る実施形態6を示した図である。図10において、入力端子1に信号が与えられ、出力端子5,7,9に変換結果が出力される。これらの出力端子5,7,9は、別々の端子として記載されているが、1つの出力端子について、各処理の結果に対する時間の経過ごとの端子とすることもできる。
入力端子1のアナログ入力信号Ainが減算器31aに与えられる。減算器31aの出力信号は、サンプルホールド回路32aに与えられ、サンプルホールド回路32aによって保持される。保持された信号は、増幅器33aに与えられ、ゲイン1で増幅される。なお、増幅器33aから出力された信号は、減算器31aにフィードバックされることで、1段目の1倍ゲインのアナログ累積回路40aを構成している。
スイッチ15は、入力端子10に接続され、1段目のアナログ累積回路40aは不要となる。入力端子10の入力信号は、ゼロであるので、2段目のサンプルホールド回路32は、増幅器33の出力とSub−DA変換器35の出力との差分を保持する。保持された信号は、スイッチ16を介して増幅器43に与えられ、ゲイン0.5で増幅される。なお、増幅器43から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、0.5倍ゲインのアナログ累積回路を構成している。
スイッチ15は、入力端子10に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路32は、増幅器33の出力とSub−DA変換器35の出力との差分を保持する。保持された信号は、スイッチ16を介して増幅器38に与えられ、ゲイン2で増幅される。なお、増幅器38から出力された信号は、減算器31にフィードバックされることで、アナログ累積回路40において、2倍ゲインのアナログ累積回路を構成している。
図13は、本開示のAD変換器に係る実施形態7を示した図である。実施形態7は、実施形態6の構成中のアナログ累積回路を実用的に示したものである。
1段目のアナログ累積回路40aにおいて、アナログ入力信号Ainの入力端子1と減算器31aとの間にゲインaの増幅器1341を挿入する。また、1.5ビットのSub−AD変換器35と減算器31aとの間に、ゲインaの増幅器1342を挿入する。
スイッチ15は、入力端子10に接続される。増幅器43のゲインがc倍の時、1.5ビットのSub−DA変換器35と減算器31との間の増幅器47はa×b/c倍のゲインに設定する。
スイッチ16及びスイッチ17は増幅器38に、スイッチ48及びスイッチ49は増幅器47にそれぞれ接続されている。
図14は、本開示のAD変換器に係る実施形態8を示した図である。ここでは、第1及び第2の巡回型変換モードについての説明は省略し、2次(1+1)カスケード型デルタシグマ変換モードのみについて説明する。
図15は、本開示のAD変換器に係る実施形態9を示した図である。ここでは、第1及び第2の巡回型変換モードについての説明は省略し、3次デルタシグマ変換モードのみについて説明する。
2 デルタシグマAD変換器
3 シフトレジスタ
4 デジタル累積回路
5 出力端子
6 第1の巡回型AD変換器
7 出力端子
8 第2の巡回型AD変換器
9 出力端子
10,11 入力端子
12,13 出力端子
15〜19 スイッチ
20 デルタシグマ変換モード
21 1倍ゲイン巡回型変換モード
22 2倍ゲイン巡回型変換モード
23 加算工程
31,31a,31b 減算器
32,32a,32b サンプルホールド回路
33,33a,33b 増幅器
34,34a Sub−AD変換器
35,35a Sub−DA変換器
36 シフトレジスタ
37 デジタル累積回路
38 増幅器
39 Sub−AD変換器
40,40a,40b アナログ累積回路
41 1倍ゲインのアナログ累積回路
42 2倍ゲインのアナログ累積回路
43,46,47 増幅器
44,45,48,49 スイッチ
51 サイクルカウンタ
52 コントローラ
55 Sub−DA変換器
56 シフトレジスタ
57,57a,57b デジタル累積回路
58 増幅器
59 Sub−AD変換器
60 リセット工程
61 第1のカウント工程
62 第1の変換工程
63 第2の変換工程
64 第1の判定工程
71 アナログ累積回路
72 Sub−AD変換器
73 スイッチ
74 判定回路
76 Sub−DA変換器
77 演算増幅器
78,79 比較器
81 アナログ累積回路
82 Sub−AD変換器
83 スイッチ
84 判定回路
86 Sub−DA変換器
100 出力端子
103 デジタルカウンタ
161 第2のカウント工程
162 第3の変換工程
163 第4の変換工程
201〜227 スイッチ
301〜309 容量素子
261 第3のカウント工程
262 第5の変換工程
263 第6の変換工程
264 第2の判定工程
1201〜1204 スイッチ
1208 容量素子
1212〜1227 スイッチ
1301 容量素子
1304〜1309 容量素子
1341〜1343 増幅器
Claims (15)
- アナログ累積回路、AD変換器及びDA変換器を備えたAD変換器であって、アナログ信号を与えて上位ビットの第1の変換結果を得る第1のAD変換器と、
アナログ累積回路、AD変換器及びDA変換器を備えたAD変換器であって、前記上位ビットを除いた残留信号を与えて、第1の変換処理と第2の変換処理を行い、下位ビットの第2の変換結果を得る第2のAD変換器と、
前記第1の変換結果と前記第2の変換結果を演算して、前記アナログ信号のAD変換値を出力する演算部と、を備え、
前記第1の変換処理における前記アナログ累積回路のゲインと、前記第2の変換処理における前記アナログ累積回路のゲインとを異ならせたことを特徴とするAD変換器。 - 請求項1記載のAD変換器において、
前記第1の変換処理は、前記残留信号を与えた初回の変換処理であり、前記第2の変換処理は、前記初回の変換処理の後における少なくとも1つの新たな変換処理であることを特徴とするAD変換器。 - 請求項2記載のAD変換器において、
前記第1の変換処理において、前記アナログ累積回路のゲインが1であり、前記第2の変換処理において、前記アナログ累積回路のゲインが2であることを特徴とするAD変換器。 - 請求項3記載のAD変換器において、
前記第1のAD変換器を構成する前記アナログ累積回路は、1次のデルタシグマ変調器であることを特徴とするAD変換器。 - 請求項2記載のAD変換器において、
前記第1の変換処理において、前記アナログ累積回路のゲインが2―k(k=0,1,2,…)であり、前記第2の変換処理において、前記アナログ累積回路のゲインが2であることを特徴とするAD変換器。 - 請求項5記載のAD変換器において、
前記第1のAD変換器を構成する前記アナログ累積回路は、高次のデルタシグマ変調器であることを特徴とするAD変換器。 - 請求項6記載のAD変換器において、
前記第1のAD変換器を構成する前記アナログ累積回路は、カスケード型のデルタシグマ変調器であることを特徴とするAD変換器。 - 請求項1記載のAD変換器において、
前記アナログ累積回路は、
入力端子に信号を与えて出力端子から信号を出力する演算増幅器と、
前記演算増幅器の前記入力端子と前記出力端子との間に接続した第1の容量と、
前記演算増幅器の前記入力端子と前記出力端子との間に接続した第2の容量と、
前記第2の容量の第1端子と前記演算増幅器の前記入力端子もしくは固定電圧端子とを選択して接続する第1のスイッチ回路と、
前記第2の容量の第2端子と前記演算増幅器の前記出力端子もしくは前記固定電圧端子とを選択して接続する第2のスイッチ回路とを備えたことを特徴とするAD変換器。 - 請求項1記載のAD変換器において、
前記アナログ累積回路は、
第1入力端子及び第2入力端子を備え、前記第1入力端子に信号を与え、前記第2入力端子に固定電圧を与えて、出力端子から信号を出力する演算増幅器と、
前記第1入力端子と前記出力端子間に各々並列に接続した第1の容量、第2の容量及び第1のスイッチと、
前記第2の容量の第1端子と前記演算増幅器の前記第1入力端子間にあって、両端子間を導通・遮断する第2のスイッチと、
前記第2の容量の前記第1端子と固定電圧端子間にあって、両端子間を導通・遮断する第3のスイッチと、
前記第2の容量の第2端子と前記演算増幅器の前記出力端子間にあって、両端子間を導通・遮断する第4のスイッチと、
前記第2の容量の前記第2端子と前記固定電圧端子間にあって、両端子間を導通・遮断する第5のスイッチとを備えることを特徴とするAD変換器。 - 請求項9記載のAD変換器において、
前記演算増幅器の前記第1入力端子及び前記第2入力端子間に信号を与え、
前記第2入力端子と前記出力端子間に各々並列に接続した第3の容量、第4の容量及び第5のスイッチと、
前記第4の容量の第1端子と前記演算増幅器の前記第2入力端子間にあって、両端子間を導通・遮断する第6のスイッチと、
前記第4の容量の前記第1端子と固定電圧端子間にあって、両端子間を導通・遮断する第7のスイッチと、
前記第4の容量の第2端子と前記演算増幅器の前記出力端子間にあって、両端子間を導通・遮断する第8のスイッチと、
前記第4の容量の前記第2端子と前記固定電圧端子間にあって、両端子間を導通・遮断する第9のスイッチとを備えることを特徴とするAD変換器。 - 請求項1記載のAD変換器において、
前記第2のAD変換器は、巡回型AD変換器であることを特徴とするAD変換器。 - 請求項1記載のAD変換器において、
前記第1のAD変換器及び前記第2のAD変換器の出力信号を与えて、各々の出力デジタルデータを累積処理して出力するデジタル回路を更に有することを特徴とするAD変換器。 - 請求項4記載のAD変換器において、
前記第1の積分型AD変換器の出力デジタルデータは等しい重みでデジタル積分され、前記第2のAD変換器の初回出力デジタルデータは、前記第1の積分型AD変換器の前記出力デジタルデータと等しい重みでデジタル積分され、次に、1回ごとに重みを半分にしてデジタル積分することを特徴とするAD変換器。 - 請求項5記載のAD変換器において、
前記第1の変換処理における前記アナログ累積回路の第3のゲインをmとして、前記第2のAD変換器の初回出力デジタルデータは、前記第1のAD変換器の前記出力デジタルデータの最も小さい重みの1/m倍と等しい重みでデジタル積分され、次に、1回ごとに重みを半分にしてデジタル積分されることを特徴とするAD変換器。 - 請求項12記載のAD変換器において、
前記デジタル回路は、シフトレジスタ及びデジタル累積回路を備えたことを特徴とするAD変換器。
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