JPWO2014141350A1 - Ａｄ変換器 - Google Patents

Abstract

入力端子（１）からアナログ信号を入力して、上位ビット変換結果を得るデルタシグマＡＤ変換器（２）と、上位ビットを除いた残留信号を与えて、増幅度１の変換処理を行い、１．５ビットの変換結果を得る第１の巡回型ＡＤ変換器（６）と、増幅度２の変換処理を行い、下位ビットの変換結果を得る第２の巡回型ＡＤ変換器（８）と、上位ビット、１．５ビット、下位ビットの変換結果を与えて、ＡＤ変換値を出力するシフトレジスタ（３）及びデジタル累積回路（４）とを備える。

Description

本開示は、微分非直線性（differential nonlinearity：ＤＮＬ）を改善したＡＤ（analog-to-digital）変換器に関するものである。

近年、多機能携帯端末は、携帯性を向上させるために、小型化が求められている。そのためには、多機能端末に内蔵化する集積回路やセンサ素子について、小型化を進めていく必要がある。特に、集積回路が、センサ素子の出力信号をデジタル信号に変換するＡＤ変換器を備えている場合は、集積回路の主要な面積を占めるＡＤ変換器を小面積で実現する必要がある。

一方、センサ素子を小型化することよって、センサ素子の検出感度が低下し、出力信号レベルが小さくなってきている。このような感度の低下を補うため、ＡＤ変換器には高精度化も求められている。

そこで、異なる種類のＡＤ変換器を組み合わせて、上位ビットと下位ビットとを取り出す技術が開発されている（特許文献１及び非特許文献１参照）。しかし、この種の従来のＡＤ変換器において、入力信号に対する出力信号の線形性が劣化することがあった。

図１６（ａ）〜図１６（ｄ）は、従来の下位ビット用ＡＤ変換器の出力波形を示した図である。これらの図に示すように、デルタシグマ型ＡＤ変換器が出力する上位ビットの切り替わり点において、ミッシングコードが発生する。ミッシングコードは、アナログ入力に対応したデジタルコード（符号）の一部が出力されない現象である。つまり、微分非直線性がＬＳＢ（least significant bit：最下位ビット）を基に±１ＬＳＢ以上になると、出力コードが存在しない現象を招く。

特表平１０−５０８１６７号公報

H. Chen et al.,"A 13-bit, Low-Power, Compact ADC Suitable for Sensor Applications", Proceedings of 2010 International Symposium on Circuits and Systems (ISCAS), pp.2414-2417, 2010.

上記のとおり、ＡＤ変換器にはミッシングコードが発生しないことが求められているが、ミッシングコードの発生を抑制することは、従来は困難であった。

本開示は、以上のような課題を解決するものであり、出力信号の線形性を改善したＡＤ変換器を提供することを目的とする。

本開示のＡＤ変換器が講じた手段は、１）アナログ累積回路、ＡＤ変換器及びＤＡ（digital-to-analog）変換器を備えたＡＤ変換器であって、アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）アナログ累積回路、ＡＤ変換器及びＤＡ変換器を備えたＡＤ変換器であって、前記上位ビットを除いた残留信号を与えて、第１の変換処理と第２の変換処理を行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、３）前記第１の変換結果と前記第２の変換結果を演算して、前記アナログ信号のＡＤ変換値を出力する演算部と、を備え、４）前記第１の変換処理における前記アナログ累積回路のゲインと、前記第２の変換処理における前記アナログ累積回路のゲインとを異ならせている。

また、本開示のＡＤ変換器が講じた他の手段は、１）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインを有した第１のアナログ累積回路と、ｃ）第１数値のビットデータを出力する第１ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、前記アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインと第２のゲインを選択可能な第２のアナログ累積回路と、ｃ）第２数値のビットデータを出力する第２ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、前記入力端子に与える信号を無信号として、前記上位ビットを除いた残留信号との差分信号を前記第２のアナログ累積回路に与えて、第１の変換処理と第２の変換処理とを行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、を備えたＡＤ変換器であって、３）前記第２のアナログ累積回路が、前記第１の変換処理で前記第１のゲインであり、前記第２の変換処理で前記第１のゲインとは異なる前記第２のゲインであるとする。

また、本開示のＡＤ変換器が講じた他の手段は、１）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインを有した第１のアナログ累積回路と、ｃ）第１数値のビットデータを出力する第１ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とをそれぞれ１つ以上備えてループを形成し、前記アナログ入力信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）ａ）アナログ信号を与える入力端子と、ｂ）第３のゲインと第２のゲインを選択可能な第２のアナログ累積回路と、ｃ）第２数値のビットデータを出力する第２ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、前記入力端子に与える信号を無信号として、前記上位ビットを除いた残留信号との差分信号を前記第２のアナログ累積回路に与えて、第１の変換処理と第２の変換処理を行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、を備えたＡＤ変換器であって、３）前記第２のアナログ累積回路が、前記第１の変換処理で前記第３のゲインであり、前記第２の変換処理で前記第３のゲインとは異なる前記第２のゲインであるとする。

また、本開示のＡＤ変換器が講じた他の手段は、１）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインを有した第１のアナログ累積回路と、ｃ）第１数値のビットデータを出力する第１ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）ａ）前記入力端子と、ｂ）前記ＤＡ変換器と、ｃ）前記差分回路とを共有すると共に、ゲインの選択が可能な第２のアナログ累積回路と、ｄ）第２数値のビットデータを出力する第２ビットデータＡＤ変換器とを備えてループを形成し、前記アナログ信号から前記上位ビットを除いた残留信号を与えて、第１の変換処理と第２の変換処理を行って下位ビットの第２の変換結果を得る第２のＡＤ変換器と、を備え、３）前記第２のアナログ累積回路が、前記第１の変換処理において、第１のゲインで積分し、前記第２の変換処理において、前記第１のゲインとは異なる第２のゲインで積分する。

本開示におけるＡＤ変換器は、ミッシングコードの発生を抑制した、線形性の優れたＡＤ変換に有効である。

本開示のＡＤ変換器に係る実施形態１を示した図である。 （ａ）及び（ｂ）は本開示のＡＤ変換器に係る実施形態１の変換フローとビットの位置を示した図である。 （ａ）、（ｂ）及び（ｃ）は本開示のＡＤ変換器に係る実施形態１の各変換モードの構成を示した図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は本開示のＡＤ変換器に係る実施形態１の入力電圧と出力コードを示した図である。 本開示のＡＤ変換器に係る実施形態２を示した図である。 本開示のＡＤ変換器の変換に係る各工程を示した図である。 本開示のＡＤ変換器に係る実施形態３を示した回路図である。 本開示のＡＤ変換器に係る実施形態４を示した回路図である。 本開示のＡＤ変換器に係る実施形態５を示した図である。 本開示のＡＤ変換器に係る実施形態６を示した図である。 （ａ）及び（ｂ）は本開示のＡＤ変換器に係る実施形態６の変換フローとビットの位置を示した図である。 本開示のＡＤ変換器に係る実施形態６を具体的に示した図である。 本開示のＡＤ変換器に係る実施形態７を示した図である。 本開示のＡＤ変換器に係る実施形態８を示した図である。 本開示のＡＤ変換器に係る実施形態９を示した図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は従来の下位ビット用ＡＤ変換器の出力波形を示した図である。

以下、本開示の各実施形態を、図面を参照しながら説明する。

なお、本開示にあたって、詳細な説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

また、発明者らは、本開示を当業者が十分に理解することを助けるために、図面を添付し、また詳細な説明を提供する。しかし、図面や詳細な説明によって、特許請求の範囲に記載された主題を限定するものではない。

＜実施形態１＞
図１は、本開示のＡＤ変換器に係る実施形態１を示した図である。図１において、入力端子１に信号が与えられ、出力端子５，７，９に変換結果が出力される。これらの出力端子５，７，９は、別々の端子として記載されているが、１つの出力端子について、各処理の結果に対する時間の経過ごとの端子とすることもできる。

入力端子１のアナログ入力信号Ａｉｎは、デルタシグマＡＤ変換器２に与えられ、１ビットのデルタシグマＡＤ変換処理が行われる。デルタシグマＡＤ変換処理は、変換処理サイクルによって、量子化信号Ｄｏｕｔ１を出力する。量子化信号Ｄｏｕｔ１は、シフトレジスタ３に与えられ、シフト処理が施される。シフト処理された信号が、デジタル累積回路４に与えられ、デジタル積分された信号が、上位ビット信号ＤＳＢＩＴとして出力端子５に出力される。なお、上位ビットが２ビットに設定されたとき、デルタシグマＡＤ変換は、４サイクル行われる。

上位ビット信号ＤＳＢＩＴを得ると、デルタシグマＡＤ変換器２から、上位ビットのアナログ残差信号である残差信号Ｖｒｓｄ１を出力する。残差信号Ｖｒｓｄ１は、第１の巡回型ＡＤ変換器６に与えられ、１．５ビットの巡回型ＡＤ変換処理が行われる。第１の巡回型ＡＤ変換器６は、量子化信号Ｄｏｕｔ２を出力する。このとき、第１の巡回型ＡＤ変換器６には、増幅度１が設定される。量子化信号Ｄｏｕｔ２は、シフトレジスタ３に与えられ、シフト処理が施される。シフト処理された信号が、デジタル累積回路４に与えられ、出力端子７に、上位ビットと下位ビットのオーバーラップビット信号ＣＹＢＩＴ１を出力する。

次に、第１の巡回型ＡＤ変換器６から、オーバーラップビット信号ＣＹＢＩＴ１を取り出した残差信号Ｖｒｓｄ２が、第２の巡回型ＡＤ変換器８に与えられ、巡回型ＡＤ変換処理が行われる。このとき、第２の巡回型ＡＤ変換器８には、増幅度２が設定される。第２の巡回型ＡＤ変換処理は、１サイクルごとに量子化信号Ｄｏｕｔ３を出力する。量子化信号Ｄｏｕｔ３は、シフトレジスタ３に与えられ、シフト処理が施される。シフト処理された信号が、デジタル累積回路４に与えられ、出力端子９に下位ビット信号ＣＹＢＩＴ２を出力する。なお、下位ビットが４ビットに設定されたとき、第２の巡回型ＡＤ変換は、４サイクル行われる。

図２（ａ）は、実施形態１に係るＡＤ変換器の変換フローを示した図であり、図２（ｂ）は、実施形態１に係るデジタルデータのビットの位置（深さ）を示した図である。

図２（ａ）に示したように、本開示のＡＤ変換器は、３つの動作の状態（モード）を切り替えることで変換が行われる。第１のモードは、デルタシグマＡＤ変換を行うデルタシグマ変換モード２０であり、第２のモードは、１倍ゲインでの巡回型ＡＤ変換を行う１倍ゲイン巡回型変換モード２１であり、第３のモードは、２倍ゲインでの巡回型ＡＤ変換を行う２倍ゲイン巡回型変換モード２２である。

デルタシグマ変換モード２０において、図２（ｂ）に示したように、上位ビットの変換結果を得ることができる。上位ビットがＤＳＢＩＴビットである場合は、ビットの配列のＭＳＢ（most significant bit：最上位ビット）からＬＳＢに向かって、ＤＳＢＩＴ個の変換結果を配置する。

１倍ゲイン巡回型変換モード２１において、図２（ｂ）に示したように、１．５ビットの変換結果を得る。この結果には、２個のビット枠が与えられる。

また、２倍ゲイン巡回型変換モード２２において、図２（ｂ）に示したように、下位ビットＣＹＢＩＴの変換結果を得ることができる。

これら各モードの変換結果の出力デジタル信号は、加算工程２３で加算され、最終ＡＤ変換結果を得る。ただし、この加算は全ての変換モードが完了してから行う必要はない。

このようにして、１倍ゲイン巡回型変換モード２１で得た１．５ビットは、上位ビット信号ＤＳＢＩＴのＭＳＢからＬＳＢに向かって最下位に位置するビットと、２倍ゲイン巡回型変換モード２２から出力される下位ビット信号ＣＹＢＩＴの最上位に位置するビットと重なる変換結果となり、オーバーラップを実現している。

図３（ａ）は、デルタシグマ変換モードにおけるＡＤ変換器の構成を示したブロック図であり、図３（ｂ）は、１倍ゲイン巡回型変換モードにおけるＡＤ変換器の構成を示したブロック図であり、図３（ｃ）は、２倍ゲイン巡回型変換モードにおけるＡＤ変換器の構成を示したブロック図である。

《デルタシグマ変換モード》
図３（ａ）において、入力端子１からアナログ信号Ａｉｎが入力され、減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２によって、保持される。保持された信号は、増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、１倍ゲインのアナログ累積回路４１を構成している。

増幅器３３の出力信号は、Ｓｕｂ−ＡＤ変換器３４に与えられ、１ビットのＡＤ変換が行われ、２値のデジタル信号「＋１」又は「−１」を出力する。Ｓｕｂ−ＡＤ変換器３４の出力のデジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられて、参照電圧＋Ｖｒｅｆ及び−Ｖｒｅｆを用いた１ビットのＤＡ変換がされる。Ｓｕｂ−ＤＡ変換器３５の出力は、減算器３１の一方に与えられ、アナログ入力信号Ａｉｎとの差分を求めた差分信号が、減算器３１から出力される。

なお、１回目の入力時においては、Ｓｕｂ−ＤＡ変換器３５の出力は０にリセットされている。

このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ−ＡＤ変換器３４、Ｓｕｂ−ＤＡ変換器３５によって、デルタシグマ変換の閉ループが形成される。

次に、シフトレジスタ３６は、Ｓｕｂ−ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ−１）だけ、ＭＳＢからＬＳＢに向けてシフト（以下、「右シフト」と記す）する。ＤＳＢＩＴが２ビットであるとき、図２（ｂ）に示されたように、１ビットだけＬＳＢに向かって右シフトする。

デジタル累積回路３７は、シフトレジスタ３６の出力デジタル信号を累積する。なお、デジタル積分は、次々と入力される、例えば、１ビットのデジタルデータを累積して出力する。

デルタシグマ変換モード２０では、以上の動作を１サイクルとして、２のＤＳＢＩＴ乗のサイクルを繰り返して、出力端子１００に、上位ビットであるＤＳＢＩＴを得る。

《１倍ゲイン巡回型変換モード》
図３（ｂ）の１倍ゲイン巡回型変換モードにおいて、入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ−ＤＡ変換器３５の出力との差分を保持する。保持された信号は、増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、１倍ゲインのアナログ累積回路４１を構成している。Ｓｕｂ−ＡＤ変換器３９は、ゲイン１倍増幅器３３の出力アナログ信号に対して、１．５ビットのＡＤ変換を行う。更に、Ｓｕｂ−ＤＡ変換器３５は、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号に対して、１．５ビットのＤＡ変換を行う。

このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ−ＡＤ変換器３９、Ｓｕｂ−ＤＡ変換器３５によって、１倍ゲイン巡回型変換モードの閉ループが形成される。

シフトレジスタ３６は、図２（ｂ）に示したように、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号を（ＤＳＢＩＴ−１）だけ右シフトする。また、デジタル累積回路３７は、シフトレジスタ３６の出力デジタル信号をデジタル積分する。

このようにして、デルタシグマ変換と同じシフト量で累積するので、出力端子１００に、デルタシグマ変換の最下位ビットとオーバーラップする変換結果を得る。また、１．５ビットの結果を得ることによって、次に示す２倍ゲイン巡回型変換モードにおける初回のシフト量を、１倍ゲイン巡回型変換モードのシフト量（ＤＳＢＩＴ−１）よりも１だけ大きいＤＳＢＩＴとすることで、１倍ゲイン巡回型変換モードと２倍ゲイン巡回型変換モードとをオーバーラップすることができる。

《２倍ゲイン巡回型変換モード》
図３（ｃ）の２倍ゲイン巡回型変換モードにおいて、サンプルホールド回路３２は、ゲイン２倍の増幅器３３の出力とＳｕｂ−ＤＡ変換器３５の出力との差分を保持する。また、ゲイン２倍の増幅器３３は、サンプルホールド回路３２の出力アナログ信号を２倍する。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、２倍ゲインのアナログ累積回路４２を構成している。Ｓｕｂ−ＡＤ変換器３９は、ゲイン２倍の増幅器３３の出力アナログ信号に対して、１．５ビットのＡＤ変換を行う。

シフトレジスタ３６は、図２（ｂ）に示したように、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号を、（ＤＳＢＩＴ−１）に２倍ゲイン巡回型変換モードの現在のサイクル数を加算した数だけ右シフトする。

デジタル累積回路３７は、シフトレジスタ３６の出力デジタル信号をデジタル積分する。２倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ）サイクルを繰り返すことで、出力端子１００に、下位ビットであるＣＹＢＩＴを得る。

図４（ａ）は、２ビットのデルタシグマ変換を行ったときの上位ビットを示した図である。図４（ｂ）は、２ビットのデルタシグマ変換を行った後の積分器の残留電圧を示した図である。図４（ｃ）は、残留電圧に対して、サイクリック変換を行った結果のサイクリック変換出力コードを示した図である。図４（ｄ）は、２ビットのデルタシグマ変換と、オーバーラップを含む計５ビットの巡回型変換によって処理を行って、計６ビットのＡＤ変換を実施した時の入力電圧と出力コードとの関係を示している。本実施形態のオーバーラップを行うことで、従来の巡回型変換の端のコード（ＭＳＢ、ＬＳＢ）を使用せずに変換が可能となる。このため、図１６（ａ）〜図１６（ｄ）に示された従来のミッシングコードは、発生しなくなる。

＜実施形態２＞
図５は、本開示のＡＤ変換器に係る実施形態２を示した図である。図５において、制御（サイクル）カウンタ５１は、変換開始から、外部から与えられるクロック（不図示）のサイクル数をカウントする。コントローラ５２は、サイクルカウンタ５１のカウント出力に基づき、ＡＤ変換器の各構成の制御を行う。コントローラ５２によって、第１のモード、第２のモード及び第３のモードに切り替えられて変換が行われる。

《デルタシグマ変換モード》
スイッチ１５は、入力端子１に接続されており、入力端子１のアナログ入力信号Ａｉｎが減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２に与えられ、サンプルホールド回路３２によって保持される。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。

増幅器３３の出力信号は、スイッチ１７とスイッチ１８とを介して、１ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３４に与えられる。Ｓｕｂ−ＡＤ変換器３４は、２値のデジタル信号を出力する。２値信号は、「＋１」又は「−１」である。

スイッチ１９を介したＳｕｂ−ＡＤ変換器３４の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられ、Ｓｕｂ−ＤＡ変換器３５は、１ビットのＤＡ変換を行う。

このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ−ＡＤ変換器３４、Ｓｕｂ−ＤＡ変換器３５によって、閉ループを形成する。

なお、１回目の入力時においては、Ｓｕｂ−ＤＡ変換器３５の出力は０にリセットされている。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ−１）だけ右シフトする。

ＤＳＢＩＴが２ビットであるとき、図２（ｂ）に示したように、１ビットだけＬＳＢに向かって右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を積分する。

以上の動作を１サイクルとして、２のＤＳＢＩＴ乗のサイクルが繰り返され、これによって上位ビットであるＤＳＢＩＴを得る。

《１倍ゲイン巡回型変換モード》
スイッチ１５は、入力端子１０に接続される。入力端子１０の入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ−ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。

増幅器３３の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３９に与えられる。Ｓｕｂ−ＡＤ変換器３９から３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「−１」である。

Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられる。Ｓｕｂ−ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号を（ＤＳＢＩＴ−１）だけ右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号をデジタル積分する。

このようにして、デルタシグマ変換と同じシフト量で累積するので、出力端子１００に、デルタシグマ変換の最下位ビットとオーバーラップする変換結果を得る。また、１．５ビットの結果を得ることによって、１倍ゲイン巡回型変換モードと２倍ゲイン巡回型変換モードとをオーバーラップさせることができる。なお、２倍ゲイン巡回型変換モードにおける初回のシフト量は、１倍ゲイン巡回型変換モードのシフト量（ＤＳＢＩＴ−１）よりも１だけ大きいＤＳＢＩＴとなる。

《２倍ゲイン巡回型変換モード》
スイッチ１５は、入力端子１０に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３８の出力とＳｕｂ−ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３８に与えられ、ゲイン２で増幅される。なお、増幅器３８から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、２倍ゲインのアナログ累積回路を構成している。

増幅器３８の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３９に与えられる。Ｓｕｂ−ＡＤ変換器３９は、３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「−１」である。

Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられる。Ｓｕｂ−ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号を、（ＤＳＢＩＴ−１）に２倍ゲイン巡回型変換モードの現在のサイクル数を加算した数だけ右シフトする。

デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号をデジタル積分する。２倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ）サイクル繰り返されることで下位ビットであるＣＹＢＩＴを得る。

図６は、本開示のＡＤ変換器の変換に係る各工程を示した図である。本開示のＡＤ変換器は、第１のモード、第２のモード及び第３のモードで変換が行われる。

各モードは、例えば、図２（ａ）のモード２０〜２２に対応する。第１のモードはデルタシグマ変換モード２０に対応し、第２のモードは１倍ゲイン巡回型変換モード２１に対応し、第３のモードは２倍ゲイン巡回型変換モード２２に対応する。第１のモードは図３（ａ）によって開示され、第２のモードは図３（ｂ）によって開示され、第３のモードは図３（ｃ）によって開示されている。

また、第１のモード、第２のモード及び第３のモードは、例えば、図５におけるスイッチ１５〜スイッチ１９を切り替えることによって実現される。

以下、図６の各工程について、図５を用いて説明する。

《リセット工程》
変換開始は、リセット工程からスタートする。図６のリセット工程６０は、図５において、サイクルカウンタ５１、サンプルホールド回路３２、Ｓｕｂ−ＡＤ変換器３４、３９及びデジタル累積回路５７がリセットされることから開始する。

ｎ番目のクロックｎ（ｎは、自然数である）について、制御カウンタ５１の出力をＣＴ（ｎ）、サンプルホールド回路３２の出力をＡｉ（ｎ）、Ｓｕｂ−ＤＡ変換器３５の出力をＤＡｏｕｔ（ｎ）、デジタル累積回路５７の出力をＤｉ（ｎ）とすると、リセット時は、ｎの値が０であるので、
ＣＴ（０） ＝ ０
Ａｉ（０） ＝ ０
ＤＡｏｕｔ（０） ＝ ０
Ｄｉ（０） ＝ ０
である。

《第１のモード》
次に、第１のモード２０は、第１のカウント工程６１、第１の変換工程６２、第２の変換工程６３及び第１の判定工程６４によって構成される。

第１のカウント工程６１において、制御カウンタ５１が更新され、
ＣＴ（ｎ） ＝ ＣＴ（ｎ−１）＋１
である。

第１の変換工程６２において、入力信号Ａｉｎ及びＳｕｂ−ＤＡ変換器３５の出力をアナログ累積回路４０に入力すると、サンプルホールド回路３２の出力は、
Ａｉ（ｎ） ＝ Ａｉ（ｎ−１） ＋ ＩＮ（ｎ） ＋ ＤＡｏｕｔ（ｎ−１）
である。

次に、サンプルホールド回路３２の出力をＳｕｂ−ＡＤ変換器３４に入力すると、
ＡＤｏｕｔ（ｎ） ＝ ＋１ ｉｆ Ａｉ（ｎ） ＞ ０
−１ ｉｆ Ａｉ（ｎ） ≦ ０
である。

第２の変換工程６３において、Ｓｕｂ−ＡＤ変換器３４の出力をＤＳＢＩＴ右シフトし、デジタル累積回路５７に入力することで、
Ｄｉ（ｎ） ＝ Ｄｉ（ｎ−１） ＋ ＡＤｏｕｔ（ｎ）／２＾（ＤＳＢＩＴ−１）
である。ここで、２＾（ＤＳＢＩＴ−１）は、２の（ＤＳＢＩＴ−１）乗を意味する。

更に、Ｓｕｂ−ＡＤ変換器出力をＳｕｂ−ＤＡ変換器３５に入力して、
ＤＡｏｕｔ（ｎ） ＝ Ｖｒｅｆ／２ × ＡＤｏｕｔ（ｎ）
が得られる。

第１の判定工程６４において、制御カウンタ出力ＣＴ（ｎ）が、２のＤＳＢＩＴ乗の値であるか否か判定し、ＹＥＳなら、次のモードに進み、ＮＯならば、制御カウンタ５１を更新して、第１の変換工程６２、第２の変換工程６３及び第１の判定工程６４を繰り返す。

上位ビットが２ビットの場合は、各工程をそれぞれ４回繰り返す。

《第２のモード》
第２のモード２１は、第２のカウント工程１６１、第３の変換工程１６２、第４の変換工程１６３によって構成される。

第２のカウント工程１６１において、制御カウンタ５１が更新され、
ＣＴ（ｎ） ＝ ＣＴ（ｎ−１）＋１
である。

第３の変換工程１６２は、Ｓｕｂ−ＤＡ変換器３５の出力をサンプルホールド回路３２に入力して、
Ａｉ（ｎ） ＝ Ａｉ（ｎ−１） ＋ ＤＡｏｕｔ（ｎ−１）
である。更に、サンプルホールド回路３２の出力をＳｕｂ−ＡＤ変換器３９に入力して、
ＡＤｏｕｔ（ｎ） ＝ ＋１ ｉｆ Ａｉ（ｎ） ＞ Ｖｒｅｆ／４
−１ ｉｆ Ａｉ（ｎ） ≦ −Ｖｒｅｆ／４
０ ｅｌｓｅ
を得る。

第４の変換工程１６３は、Ｓｕｂ−ＡＤ変換器３９の出力をデジタル累積回路５７に入力して、
Ｄｉ（ｎ） ＝ Ｄｉ（ｎ−１） ＋ ＡＤｏｕｔ（ｎ）／２＾（ＤＳＢＩＴ−１）
を得る。また、Ｓｕｂ−ＡＤ変換器３９の出力を１．５ビットのＳｕｂ−ＤＡ変換器３５に入力して、
ＤＡｏｕｔ（ｎ） ＝ Ｖｒｅｆ／２ × ＡＤｏｕｔ（ｎ）
を得る。

《第３のモード》
第３のモード２２は、第３のカウント工程２６１、第５の変換工程２６２、第６の変換工程２６３及び第２の判定工程２６４によって構成される。

第３のカウント工程２６１において、制御カウンタ５１が更新され、
ＣＴ（ｎ） ＝ ＣＴ（ｎ−１） ＋ １
である。

第５の変換工程２６２において、Ｓｕｂ−ＤＡ変換器３５の出力をサンプルホールド回路３２に入力し、２倍することで、サンプルホールド回路３２の出力は、
Ａｉ（ｎ） ＝ ２×（Ａｉ（ｎ−１） ＋ ＤＡｏｕｔ（ｎ−１））
である。

次に、サンプルホールド回路３２の出力をＳｕｂ−ＡＤ変換器３９に入力して、
ＡＤｏｕｔ（ｎ） ＝ ＋１ ｉｆ Ａｉ（ｎ） ＞ Ｖｒｅｆ／４
−１ ｉｆ Ａｉ（ｎ） ≦ −Ｖｒｅｆ／４
０ ｅｌｓｅ
を得る。

第６の変換工程２６３において、Ｓｕｂ−ＡＤ変換器３９の出力をデジタル累積回路５７に入力して、
Ｄｉ（ｎ） ＝ Ｄｉ（ｎ−１）＋ＡＤｏｕｔ（ｎ）／２＾（ＤＳＢＩＴ−１＋α）
を得る。ここで、αは、第３のモード２２における繰り返し数である。また、Ｓｕｂ−ＡＤ変換器３９の出力を１．５ビットのＳｕｂ−ＤＡ変換器３５に入力して、
ＤＡｏｕｔ（ｎ） ＝ Ｖｒｅｆ／２ × ＡＤｏｕｔ（ｎ）
を得る。

第２の判定工程２６４において、制御カウンタ５１の出力が、
ＣＴ（ｎ） ＝ ２＾ＤＳＢＩＴ ＋ ＣＹＢＩＴ ＋ １
であるか否か判定し、ＹＥＳなら、変換を完了する。ＮＯならば、制御カウンタ５１を更新し、第５の変換工程２６２、第６の変換工程２６３及び第２の判定工程２６４を繰り返す。

下位ビットがＣＹＢＩＴビットの場合は、各工程を、それぞれＣＹＢＩＴ回繰り返す。

＜実施形態３＞
図７は、本開示のＡＤ変換器に係る実施形態３を示した回路図である。図７では、アナログ累積回路とゲイン２倍の増幅器が、増幅機能を備えたアナログ累積回路７１によって実現される。アナログ累積回路７１は、スイッチ２１３〜２１７と、容量素子３０４，３０５と、演算増幅器７７とによって構成される。図７のＡＤ変換器は、入力端子１と演算増幅器７７との間に、スイッチ２０１〜２０４と、容量素子３０１とを更に備える。

Ｓｕｂ−ＡＤ変換器７２は、スイッチ２１８〜２２７と、容量素子３０６〜３０９と、出力端子１２、１３に接続された比較器７８，７９とによって構成される。図７のＡＤ変換器は、スイッチ７３と、判定回路７４とを更に備える。

Ｓｕｂ−ＤＡ変換器７６は、スイッチ２０５〜２１２と、容量素子３０２，３０３とによって構成される。

なお、図７中の第１の基準電圧ＶＣＯＭは、第２の基準電圧ＶＲＥＦよりも低い電圧である。

また、容量素子３０４と容量素子３０５との容量値は等しい。

《デルタシグマ変換モード》
演算増幅器７７は、ゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。

出力端子１２の出力と出力端子１３の出力とは、判定回路７４に個々に与えられ、判定された結果に応じて、Ｓｕｂ−ＤＡ変換器７６の各スイッチを制御する。なお、デルタシグマ変換モードにおいて、出力端子１３の出力は、スイッチ７３によって、判定回路７４への経路が遮断される。

デルタシグマ変換モードにおいて、入力端子１から入力されたアナログ入力信号Ａｉｎは、スイッチ２０１とスイッチ２０３とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として容量素子３０１に充電される。次に、スイッチ２０１とスイッチ２０３とがオフとなり、スイッチ２０２とスイッチ２０４とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０１と容量素子３０４と容量素子３０５との間での充放電を利用して、演算増幅器７７によって積分される。ここで、演算増幅器７７の一方の入力端子が、第１の基準電圧ＶＣＯＭに接続されているので、他方の入力端子は、仮想接地される。一方、容量素子３０１の両端が第１の基準電圧ＶＣＯＭになるので、容量素子３０１の電荷は、容量素子３０５へ移動する。

Ｓｕｂ−ＡＤ変換器７２は、スイッチ２１９とスイッチ２２６とがオンとなることで、容量素子３０６の電荷がリセットされる。次に、スイッチ２１９とスイッチ２２６とがオフとなり、スイッチ２１８がオンとなることで、比較器７８の正入力電圧が演算増幅器７７の出力電圧と等しい電圧となる。この結果、比較器７８の負入力電圧である第１の基準電圧ＶＣＯＭを閾値として１ビットのＡＤ変換が行われる。

Ｓｕｂ−ＤＡ変換器７６は、判定回路７４によって以下のように制御される。

〔ＤＯＵＴ＿Ｌ：ロー〕
Ｓｕｂ−ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがローの時、スイッチ２０５とスイッチ２０７とがオンとなることで、第２の基準電圧ＶＲＥＦがＶＣＯＭを基準電圧として、容量素子３０２に充電される。次に、スイッチ２０６とスイッチ２０８とがオンとなることで、第２の基準電圧ＶＲＥＦと第１の基準電圧ＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、演算増幅器７７によって積分される。ここで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０２と容量素子３０４と容量素子３０５との間に充放電が行われる。

〔ＤＯＵＴ＿Ｌ：ハイ〕
Ｓｕｂ−ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。次に、スイッチ２１０とスイッチ２１２とがオンとなることで、第１の基準電圧ＶＣＯＭと第２の基準電圧ＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。ここで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０３と容量素子３０４と容量素子３０５との間に充放電が行われる。なお、Ｓｕｂ−ＡＤ変換器７２が動作しない１回目の入力時には、Ｓｕｂ−ＤＡ変換器７６は動作しない。

《１倍ゲイン巡回型変換モード》
１倍ゲイン巡回型変換モードにおいて、スイッチ２０１〜スイッチ２０４は動作せず、アナログ入力信号Ａｉｎは入力されない。

アナログ累積回路７１において、演算増幅器７７をゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。

Ｓｕｂ−ＡＤ変換器７２は、スイッチ２１９とスイッチ２２１とスイッチ２２６とがオンとなることで、容量素子３０６と容量素子３０７との電荷がリセットされる。次に、スイッチ２１９とスイッチ２２１とスイッチ２２６とがオフとなり、スイッチ２１８とスイッチ２２０とがオンとなることで、比較器７８の正入力電圧が決定される。ここで、演算増幅器７７の出力電圧と第２の基準電圧ＶＲＥＦとを基準として、容量素子３０６と容量素子３０７との間で電荷再配分が行われる。

例えば、演算増幅器７７の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７８の正入力電圧は、容量素子３０６の容量値をＣ６、容量素子３０７の容量値をＣ７とすると、ＶＣＯＭ＋（ＶＲＥＦ−ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となり、負入力電圧はＶＣＯＭとなる。これは、比較器７８の閾値が、ＶＣＯＭ−（ＶＲＥＦ−ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となっていることと等しい。

また、同時にスイッチ２２３とスイッチ２２５とスイッチ２２７とがオンとなることで、容量素子３０８の電荷がリセットされ、容量素子３０９にはＶＲＥＦとＶＣＯＭとの差電圧が充電される。次に、スイッチ２２３とスイッチ２２５とスイッチ２２７とがオフとなり、スイッチ２２２とスイッチ２２４とがオンとなることで、比較器７９の正入力電圧が決定される。ここで、演算増幅器７７の出力電圧と第１の基準電圧ＶＣＯＭとを基準として、容量素子３０８と容量素子３０９との間で電荷再配分が行われる。

例えば、演算増幅器７７の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７９の正入力電圧は、容量素子３０８の容量値をＣ８、容量素子３０９の容量値をＣ９とすると、ＶＣＯＭ−（ＶＲＥＦ−ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となり、負入力電圧はＶＣＯＭとなる。これは、比較器７９の閾値が、ＶＣＯＭ＋（ＶＲＥＦ−ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となっていることと等しい。

以上により、Ｓｕｂ−ＡＤ変換器７２では１．５ビットのＡＤ変換が行われる。

出力端子１２の出力と出力端子１３の出力とは、判定回路７４に個々に与えられ、判定された結果に応じて、Ｓｕｂ−ＤＡ変換器７６の各スイッチを制御する。

Ｓｕｂ−ＤＡ変換器７６は、判定回路７４によって以下のように制御される。

〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ロー〕
Ｓｕｂ−ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとの両方がローの時、スイッチ２０５とスイッチ２０７とがオンとなる。このことで、第２の基準電圧ＶＲＥＦが、ＶＣＯＭを基準として、容量素子３０２に充電される。

次に、スイッチ２０６とスイッチ２０８とがオンとなることで、第２の基準電ＶＲＥＦと第１の基準電圧ＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、ＶＣＯＭを基準として、容量素子３０２、容量素子３０４及び容量素子３０５の間での充放電を利用して、演算増幅器７７によって積分される。

〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ハイ〕
Ｓｕｂ−ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとの両方がハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。

次に、スイッチ２１０とスイッチ２１２とがオンとなることで、容量素子３０３の片方の端子電圧が、演算増幅器７７の仮想接地電圧ＶＣＯＭよりも高い電圧ＶＲＥＦとなる。このことで、容量素子３０４と容量素子３０５の電荷が、容量素子３０３に配分される。

〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ロー〕
出力端子１２のＤＯＵＴ＿Ｌがハイであり、出力端子１３のＤＯＵＴ＿Ｈがローのときには、Ｓｕｂ−ＤＡ変換器７６は動作しない。

〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ハイ〕
出力端子１２のＤＯＵＴ＿Ｌがローであり、出力端子１３のＤＯＵＴ＿Ｈがハイの組み合わせにおいて、判定回路７４の出力が出ることはない。

《２倍ゲイン巡回型変換モード》
２倍ゲイン巡回型変換モードにおいて、スイッチ２０１〜２０４は動作せず、アナログ入力信号Ａｉｎは入力されない。

アナログ累積回路７１は、スイッチ２１４とスイッチ２１６とがオンとなることで、ＶＣＯＭを基準として演算増幅器７７の出力電圧が容量素子３０４に充電される。次にスイッチ２１３とスイッチ２１５とがオンとなることで、演算増幅器７７の出力電圧が、演算増幅器７７によって累積される。なお、第１の基準電圧ＶＣＯＭを基準として、容量素子３０４と容量素子３０５の間での充放電が、累積に用いられる。ここで、容量素子３０４と容量素子３０５との容量値は等しいので、演算増幅器７７の出力電圧は２倍に増幅される。

２倍ゲイン巡回型変換モードにおいて、Ｓｕｂ−ＡＤ変換器７２とＳｕｂ−ＤＡ変換器７６とは、１倍ゲイン巡回型変換モードと同様に動作する。

ここで、容量素子３０１の値Ｃ１に対し、容量素子３０２，３０３の値Ｃ２、Ｃ３は１／２倍、容量素子３０４，３０５の値Ｃ４、Ｃ５は１倍の容量値で構成することが望ましい。また、容量素子３０６の値Ｃ６に対し、容量素子３０８の値Ｃ８は１倍で構成し、容量素子３０７の値Ｃ７，容量素子３０９の値Ｃ９は１／８倍の容量値で構成することが望ましい。

しかし、例えば入力レンジを２倍に広げる目的で、Ｃ１を上記の１／２倍の容量値として構成してもよい。また、例えば、ＶＲＥＦの２倍の値を積分器の出力レンジとして構成するために、容量素子３０２，３０３，３０７，３０９の値Ｃ２，Ｃ３，Ｃ７，Ｃ９を上記の２倍の容量値で構成してもよい。

＜実施形態４＞
図８は、本開示のＡＤ変換器に係る実施形態４を示した図である。図８に示すように、本ＡＤ変換器を差動化して用いることで、電源ノイズ等による影響を軽減することも可能である。

図８のＡＤ変換器では、正極性のアナログ入力信号Ａｉｎｐを受ける入力端子１がスイッチ２０１〜２０４と容量素子３０１との回路に接続される。また、負極性のアナログ入力信号Ａｉｎｎを受ける入力端子１１がスイッチ１２０１〜１２０４と容量素子１３０１との回路に接続される。

アナログ累積機能とゲイン２倍の増幅機能は、増幅機能を備えたアナログ累積回路８１によって実現される。アナログ累積回路８１は、演算増幅器７７の非反転入力端子と反転出力端子との間において、スイッチ２１３〜２１７と容量素子３０４，３０５と演算増幅器７７とによって構成される。また、演算増幅器７７の反転入力端子と非反転出力端子との間において、スイッチ１２１３〜１２１７と容量素子１３０４，１３０５と演算増幅器７７とによって構成される。

Ｓｕｂ−ＡＤ変換器８２は、スイッチ２１８〜２２７、容量素子３０６〜３０９、比較器７８の正入力端子、比較器７９の正入力端子によって、演算増幅器７７の反転入力端子出力を取り入れる。また、スイッチ１２１８〜１２２７、容量素子１３０６〜１３０９、比較器７８の負入力端子、比較器７９の負入力端子によって、演算増幅器７７の非反転入力端子出力を取り入れる。

更に、本ＡＤ変換器は、比較器７８，７９の出力信号を受けるシフトレジスタ５６と、スイッチ８３及び判定回路８４とを備える。

Ｓｕｂ−ＤＡ変換器８６は、スイッチ２０５〜２１２と、スイッチ１２０８、１２１２と、容量素子３０２，３０３とによって構成される。

なお、図８中の第１の基準電圧ＶＣＯＭは、第２の基準電圧ＶＲＥＦよりも低い電圧である。

また、容量素子３０４と容量素子３０５との容量値は等しく、容量素子１３０４と容量素子１３０５との容量値は等しい。

《デルタシグマ変換モード》
演算増幅器７７は、ゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。また、スイッチ１２１３，１２１６をオンに設定して、スイッチ１２１４，１２１５をオフに設定する。

出力端子１２の出力ＤＯＵＴ＿Ｌと出力端子１３の出力ＤＯＵＴ＿Ｈとは、判定回路８４に個々に与えられる。判定結果に応じて、Ｓｕｂ−ＤＡ変換器８６の各スイッチが制御される。なお、デルタシグマ変換モードにおいて、出力端子１３の出力は、スイッチ８３によって、判定回路８４への経路が遮断される。

デルタシグマ変換モードにおいて、入力端子１から入力されたアナログ入力信号Ａｉｎｐは、スイッチ２０１とスイッチ２０３とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として容量素子３０１に充電される。次に、スイッチ２０１とスイッチ２０３とがオフとなり、スイッチ２０２とスイッチ２０４とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０１と容量素子３０４と容量素子３０５との間での充放電によって、演算増幅器７７によって積分される。ここで、演算増幅器７７の差動入力端子は第１の基準電圧ＶＣＯＭに仮想接地されており、容量素子３０１の両端が第１の基準電圧ＶＣＯＭと等しくなるため、容量素子３０１の電荷は、容量素子３０５へ移動する。

同様に、入力端子１１から入力されたアナログ入力信号Ａｉｎｎは、スイッチ１２０１とスイッチ１２０３とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として容量素子１３０１に充電される。次に、スイッチ１２０１とスイッチ１２０３とがオフとなり、スイッチ１２０２とスイッチ１２０４とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として、容量素子１３０１と容量素子１３０４と容量素子１３０５との間での充放電によって、演算増幅器７７によって積分される。ここで、演算増幅器７７の差動入力端子は第１の基準電圧ＶＣＯＭに仮想接地されており、容量素子１３０１の両端が第１の基準電圧ＶＣＯＭと等しくなるため、容量素子１３０１の電荷は、容量素子１３０５へ移動する。

Ｓｕｂ−ＡＤ変換器８２は、スイッチ２１９とスイッチ１２１９とスイッチ２２６とスイッチ１２２６とがオンとなることで、容量素子３０６と容量素子１３０６との電荷がリセットされる。次に、スイッチ２１９とスイッチ１２１９とスイッチ２２６とスイッチ１２２６とがオフとなり、スイッチ２１８とスイッチ１２１８とがオンとなることで、比較器７８の正入力電圧が演算増幅器７７の正の出力電圧と等しい電圧となる。その結果、比較器７８の負入力電圧が演算増幅器７７の負の出力電圧と等しい電圧となり、１ビットのＡＤ変換が行われる。

Ｓｕｂ−ＤＡ変換器８６は、判定回路８４によって以下のように制御される。

〔ＤＯＵＴ＿Ｌ：ロー〕
Ｓｕｂ−ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがローの時、スイッチ２０５とスイッチ２０７とがオンとなることで、第２の基準電圧ＶＲＥＦが、ＶＣＯＭを基準電圧として、容量素子３０２に充電され、スイッチ２０９とスイッチ２１１とがオンとなることによって、容量素子３０３の電荷がリセットされる。次に、スイッチ２０６とスイッチ２０８とがオンとなることで、ＶＲＥＦとＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、演算増幅器７７によって積分される。同時に、スイッチ２１０とスイッチ１２０８とがオンとなることで、第１の基準電圧ＶＣＯＭと第２の基準電圧ＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。

〔ＤＯＵＴ＿Ｌ：ハイ〕
Ｓｕｂ−ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。また、スイッチ２０５とスイッチ２０７とがオンとなることによって、第２の基準電圧ＶＲＥＦが、第１の基準電圧ＶＣＯＭを基準として、容量素子３０２に充電される。次に、スイッチ２１０とスイッチ２１２とがオンとなることで、ＶＣＯＭとＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。同時に、スイッチ２０６とスイッチ１２１２とがオンすることで、ＶＲＥＦとＶＣＯＭとの差電圧によって、容量素子３０２に蓄積された正の電荷が、演算増幅器７７に蓄積される。

なお、Ｓｕｂ−ＡＤ変換器８２が動作しない１回目の入力時には、Ｓｕｂ−ＤＡ変換器８６は動作しない。

《１倍ゲイン巡回型変換モード》
１倍ゲイン巡回型変換モードにおいて、スイッチ２０１〜２０４は動作せず、アナログ入力信号Ａｉｎｐは入力されない。また、スイッチ１２０１〜１２０４は動作せず、アナログ入力信号Ａｉｎｎは入力されない。

アナログ累積回路８１において、演算増幅器７７をゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。また、スイッチ１２１３，１２１６をオンに設定して、スイッチ１２１４，１２１５をオフに設定する。

Ｓｕｂ−ＡＤ変換器８２は、スイッチ２１９，２２１，２２６がオンとなることで、容量素子３０６，３０７の電荷がリセットされ、スイッチ１２１９，１２２１，１２２６がオンとなることで、容量素子１３０６の電荷がリセットされ、容量素子１３０７にはＶＲＥＦとＶＣＯＭとの差電圧が充電される。次に、スイッチ２１９，２２１，２２６がオフとなり、スイッチ２１８，２２０がオンとなることで、比較器７８の正入力電圧が決定される。同時に、スイッチ１２１９，１２２１，１２２６がオフとなり、スイッチ１２１８，１２２０がオンとなることで、比較器７８の負入力電圧が決定される。

例えば、演算増幅器７７の正と負の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７８の正入力電圧は、ＶＣＯＭ＋（ＶＲＥＦ−ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となり、比較器７８の負入力電圧はＶＣＯＭ−（ＶＲＥＦ−ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となる。これは、比較器７８の閾値が、−２×（ＶＲＥＦ−ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となっていることと等しい。ここで、容量素子３０６，１３０６の容量値をＣ６、容量素子３０７，１３０７の容量値をＣ７とする。

また、同時にスイッチ２２３，２２５，２２７がオンとなることで、容量素子３０８の電荷がリセットされ、容量素子３０９にはＶＲＥＦとＶＣＯＭとの差電圧が充電される。また、スイッチ１２２３，１２２５，１２２７がオンとなることで、容量素子１３０８，１３０９の電荷がリセットされる。次に、スイッチ２２３，２２５，２２７がオフとなり、スイッチ２２２，２２４がオンとなることで、比較器７９の正入力電圧が決定される。同時に、スイッチ１２２３，１２２５，１２２７がオフとなり、スイッチ１２２２，１２２４がオンとなることで、比較器７９の負入力電圧が決定される。

例えば、演算増幅器７７の正と負の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７９の正入力電圧は、ＶＣＯＭ−（ＶＲＥＦ−ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となり、比較器７９の負入力電圧はＶＣＯＭ＋（ＶＲＥＦ−ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となる。これは、比較器７９の閾値が、２×（ＶＲＥＦ−ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となっていることと等しい。ここで、容量素子３０８，１３０８の容量値をＣ８、容量素子３０９，１３０９の容量値をＣ９とする。

以上により、Ｓｕｂ−ＡＤ変換器８２では１．５ビットのＡＤ変換が行われる。

Ｓｕｂ−ＤＡ変換器８６は、判定回路８４によって以下のように制御される。

〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ロー〕
Ｓｕｂ−ＤＡ変換器８６は、Ｓｕｂ−ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとが共にローの時、スイッチ２０５とスイッチ２０７とがオンとなることで、第２の基準電圧ＶＲＥＦが、ＶＣＯＭを基準電圧として、容量素子３０２に充電され、また、スイッチ２０９とスイッチ２１１とがオンとなることによって、容量素子３０３の電荷がリセットされる。次に、スイッチ２０６とスイッチ２０８とがオンとなることで、ＶＲＥＦとＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、演算増幅器７７によって積分される。同時に、スイッチ２１０とスイッチ１２０８とがオンとなることで、第１の基準電圧ＶＣＯＭと第２の基準電圧ＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。

〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ハイ〕
Ｓｕｂ−ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとが共にハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。また、スイッチ２０５とスイッチ２０７とがオンとなることによって、第２の基準電圧ＶＲＥＦが、第１の基準電圧ＶＣＯＭを基準として、容量素子３０２に充電される。次に、スイッチ２１０とスイッチ２１２とがオンとなることで、ＶＣＯＭとＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。同時に、スイッチ２０６とスイッチ１２１２とがオンすることで、ＶＲＥＦとＶＣＯＭとの差電圧によって、容量素子３０２に蓄積された正の電荷が、演算増幅器７７に蓄積される。

〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ロー〕
出力端子１２のＤＯＵＴ＿Ｌがハイであり、出力端子１３のＤＯＵＴ＿Ｈがローのときには、Ｓｕｂ−ＤＡ変換器８６は動作しない。

〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ハイ〕
出力端子１２のＤＯＵＴ＿Ｌがローであり、出力端子１３のＤＯＵＴ＿Ｈがハイの組み合わせにおいて、判定回路８４の出力が出ることはない。

《２倍ゲイン巡回型変換モード》
２倍ゲイン巡回型変換モードにおいて、スイッチ２０１〜２０４は動作せず、アナログ入力信号Ａｉｎｐは入力されない。また、スイッチ１２０１〜１２０４は動作せず、アナログ入力信号Ａｉｎｎは入力されない。

アナログ累積回路８１は、スイッチ２１４とスイッチ２１６とがオンとなることで、ＶＣＯＭを基準として演算増幅器７７の正の出力電圧が容量素子３０４に充電されるとともに、スイッチ１２１４とスイッチ１２１６とがオンとなることで、ＶＣＯＭを基準として演算増幅器７７の負の出力電圧が容量素子１３０４に充電される。次に、スイッチ２１３とスイッチ２１５とがオンとなることで、ＶＣＯＭを基準として容量素子３０４と容量素子３０５との間での充放電を利用して演算増幅器７７によって累積される。これとともに、スイッチ１２１３とスイッチ１２１５とがオンとなることで、ＶＣＯＭを基準として容量素子１３０４と容量素子１３０５との間での充放電を利用して、演算増幅器７７によって累積される。ここで、容量素子３０４，３０５，１３０４，１３０５の容量値は等しいので、演算増幅器７７の出力電圧は２倍に増幅される。

２倍ゲイン巡回型変換モードにおいて、Ｓｕｂ−ＡＤ変換器８２とＳｕｂ−ＤＡ変換器８６とは、１倍ゲイン巡回型変換モードと同様に動作する。

ここで、容量素子３０１，１３０１の値Ｃ１に対し、容量素子３０２，１３０２，３０３，１３０３の値Ｃ２、Ｃ３は１／２倍、容量素子３０４，１３０４，３０５，１３０５の値Ｃ４、Ｃ５は１倍の容量値で構成することが望ましい。また、容量素子３０６，１３０６の値Ｃ６に対し、容量素子３０８，１３０８の値Ｃ８は１倍で構成し、容量素子３０７，１３０７の値Ｃ７で構成し、容量素子３０９，１３０９の値Ｃ９は、１／８倍の容量値で構成することが望ましい。しかし、例えば、入力レンジを２倍に広げる目的で、Ｃ１を上記の１／２倍の容量値として構成してもよい。また、例えば、ＶＲＥＦの２倍の値を積分器の出力レンジとして構成するために、容量素子３０２，１３０２，３０３，１３０３，３０７，１３０７，３０９，１３０９のそれぞれの値Ｃ２，Ｃ３，Ｃ７，Ｃ９を上記の２倍の容量値で構成してもよい。

＜実施形態５＞
図９は、本開示のＡＤ変換器に係る実施形態５を示した図である。図９のＡＤ変換器において、サイクルカウンタ５１は、変換開始から、外部から与えられるクロックのサイクル数をカウントする。コントローラ５２は、サイクルカウンタ５１のカウント出力に基づき、ＡＤ変換器の各構成の制御を行う。コントローラ５２によって、第１のモード、第２のモード及び第３のモードに切り替えられて変換が行われる。

《デルタシグマ変換モード》
スイッチ１５は、入力端子１に接続されており、入力端子１から入力されたアナログ信号Ａｉｎが減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２によって、保持される。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。

増幅器３３の出力信号は、スイッチ１７とスイッチ１８とを介して、１ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３４に与えられる。Ｓｕｂ−ＡＤ変換器３４は、スイッチ１９を介して、２値のデジタル信号を出力する。２値信号は、「＋１」又は「−１」である。

スイッチ１９を介したＳｕｂ−ＡＤ変換器３４の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器５５に与えられ、Ｓｕｂ−ＤＡ変換器５５は、１ビットのＤＡ変換を行う。

このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ−ＡＤ変換器３４、Ｓｕｂ−ＤＡ変換器５５によって、閉ループを形成する。

なお、１回目の入力時においては、Ｓｕｂ−ＤＡ変換器５５の出力は０にリセットされている。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号に同期して、（ＤＳＢＩＴ−１）だけ右シフトする。ＤＳＢＩＴが２ビットであるとき、図２（ｂ）に示したように、１ビットだけＬＳＢに向かって右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を積分する。

以上の動作を１サイクルとして、２のＤＳＢＩＴ乗のサイクルが繰り返され、これによって上位ビットであるＤＳＢＩＴを得る。

《１倍ゲイン巡回型変換モード》
次に、スイッチ１５は、入力端子１０に接続される。入力端子１０の入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ−ＤＡ変換器５５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。

増幅器３３の出力信号は、スイッチ１７，１８を介して、２．５ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器５９に与えられる。Ｓｕｂ−ＡＤ変換器５９から５値のデジタル信号を出力する。５値信号は、「＋１」又は「＋０．５」又は「０」又は「−０．５」又は「−１」である。

Ｓｕｂ−ＡＤ変換器５９の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器５５に与えられる。Ｓｕｂ−ＤＡ変換器５５は、２．５ビットのＤＡ変換を行う。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器５９の出力デジタル信号を（ＤＳＢＩＴ−１）だけ右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を累積する。

以上の動作によって、デルタシグマ変換の最下位ビットとオーバーラップした変換結果が得られる。また、２．５ビットの結果を得ることで、次に示す４倍ゲイン巡回型変換モードの最上位ビットともオーバーラップした変換結果を得ることができる。

《４倍ゲイン巡回型変換モード》
次に、スイッチ１５は、入力端子１０に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ−ＤＡ変換器５５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器５８に与えられ、ゲイン４で増幅される。なお、増幅器５８から出力された信号は、減算器３１にフィードバックされることで、４倍ゲインのアナログ累積回路を構成している。

増幅器５８の出力信号は、スイッチ１７，１８を介して、２．５ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器５９に与えられる。Ｓｕｂ−ＡＤ変換器５９は、５値のデジタル信号を出力する。５値信号は、「＋１」又は「＋０．５」又は「０」又は「−０．５」又は「−１」である。

Ｓｕｂ−ＡＤ変換器５９の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器５５に与えられる。Ｓｕｂ−ＤＡ変換器５５は、２．５ビットのＤＡ変換を行う。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器５９の出力デジタル信号を、（ＤＳＢＩＴ−１）に４倍ゲイン巡回型変換モードの中で、現在のサイクル数の２倍を加算した数だけ右シフトする。

デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を累積する。４倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ／２）サイクル繰り返されることで下位ビットであるＣＹＢＩＴを得る。

＜実施形態６＞
図１０は、本開示のＡＤ変換器に係る実施形態６を示した図である。図１０において、入力端子１に信号が与えられ、出力端子５，７，９に変換結果が出力される。これらの出力端子５，７，９は、別々の端子として記載されているが、１つの出力端子について、各処理の結果に対する時間の経過ごとの端子とすることもできる。

入力端子１のアナログ入力信号Ａｉｎは、２次デルタシグマＡＤ変換器２に与えられ、１ビットのデルタシグマＡＤ変換処理が行われる。デルタシグマＡＤ変換処理は、変換処理サイクルによって、量子化信号Ｄｏｕｔ１を出力する。量子化信号Ｄｏｕｔ１は、シフトレジスタ３に与えられ、シフト処理を施して、デジタル累積回路４に与えられ、デジタル積分した信号を上位ビット信号ＤＳＢＩＴとして出力端子５に出力する。なお、上位ビットが３ビットに設定されたとき、デルタシグマＡＤ変換は、４サイクル行われる。

最後の量子化信号Ｄｏｕｔ１が確定した後、デジタル累積回路４は上位ビット信号ＤＳＢＩＴを出力し、２次デルタシグマＡＤ変換器２は上位ビットのアナログ残差信号である残差信号Ｖｒｓｄ１を出力する。残差信号Ｖｒｓｄ１は、第１の巡回型ＡＤ変換器６に与えられ、１．５ビットの巡回型ＡＤ変換処理が行われ、量子化信号Ｄｏｕｔ２を出力する。このとき、第１の巡回型ＡＤ変換器６には、増幅度０．５が設定される。量子化信号Ｄｏｕｔ２は、シフトレジスタ３に与えられて、シフト処理が施され、シフト処理が施された信号が、デジタル累積回路４に与えられて、出力端子７に、上位ビットと下位ビットのオーバーラップビット信号ＣＹＢＩＴ１を出力する。

次に、第１の巡回型ＡＤ変換器６から、量子化信号Ｄｏｕｔ２を取り出した残差信号Ｖｒｓｄ２が、第２の巡回型ＡＤ変換器８に与えられ、巡回型ＡＤ変換処理が行われる。このとき、第２の巡回型ＡＤ変換器８には、増幅度２が設定される。第２の巡回型ＡＤ変換処理は、１サイクルごとに量子化信号Ｄｏｕｔ３を出力する。量子化信号Ｄｏｕｔ３は、シフトレジスタ３に与えられて、シフト処理が施され、シフト処理が施された信号が、デジタル累積回路４に与えられて、出力端子９に下位ビット信号ＣＹＢＩＴ２を出力する。なお、下位ビットが、４ビットに設定されたとき、第２の巡回型ＡＤ変換は、５サイクル行われる。

図１１（ａ）は、実施形態６に係るＡＤ変換器の変換フローを示した図であり、図１１（ｂ）は、実施形態６に係るデジタルデータのビットの位置（深さ）を示した図である。

図１１（ａ）に示したように、本開示のＡＤ変換器は、３つの動作の状態（モード）を切り替えることで変換が行われる。第１のモードは、２次デルタシグマＡＤ変換を行う２次デルタシグマ変換モード２０であり、第２のモードは、０．５倍ゲインでの巡回型ＡＤ変換を行う０．５倍ゲイン巡回型変換モード２１であり、第３のモードは、２倍ゲインでの巡回型ＡＤ変換を行う２倍ゲイン巡回型変換モード２２である。

２次デルタシグマ変換モード２０において、図１１（ｂ）に示したように、上位ビットの変換結果を得ることができる。上位ビットがＤＳＢＩＴビットである場合は、ビットの配列のＭＳＢからＬＳＢに向かって、ＤＳＢＩＴ個の変換結果を配置する。

０．５倍ゲイン巡回型変換モード２１において、図１１（ｂ）に示したように、１．５ビットの変換結果を得る。この結果には、２個のビット枠が与えられる。

また、２倍ゲイン巡回型変換モード２２において、図１１（ｂ）に示したように、下位ビット（ＣＹＢＩＴ＋１）の変換結果を得ることができる。

これら各モードの変換結果の出力デジタル信号は、加算工程２３で加算され、最終ＡＤ変換結果を得る。ただし、この加算は全ての変換モードが完了してから行う必要はない。

このようにして、０．５倍ゲイン巡回型変換モード２１で得た１．５ビットは、上位ビット信号ＤＳＢＩＴのＭＳＢからＬＳＢに向かって最下位に位置するビットと２ビット重なる変換結果となり、また、２倍ゲイン巡回型変換モード２２から出力される下位ビット信号（ＣＹＢＩＴ＋１）の最上位に位置するビットと１ビット重なる変換結果となる。つまり、オーバーラップを実現している。

図１２は、本開示のＡＤ変換器に係る実施形態６を示した図である。図１２において、制御（サイクル）カウンタ５１は、変換開始から、外部から与えられるクロック（不図示）のサイクル数をカウントする。コントローラ５２は、サイクルカウンタ５１のカウント出力に基づき、ＡＤ変換器の各構成の制御を行う。コントローラ５２によって、第１のモード、第２のモード及び第３のモードに切り替えられて変換が行われる。

《２次デルタシグマ変換モード》
入力端子１のアナログ入力信号Ａｉｎが減算器３１ａに与えられる。減算器３１ａの出力信号は、サンプルホールド回路３２ａに与えられ、サンプルホールド回路３２ａによって保持される。保持された信号は、増幅器３３ａに与えられ、ゲイン１で増幅される。なお、増幅器３３ａから出力された信号は、減算器３１ａにフィードバックされることで、１段目の１倍ゲインのアナログ累積回路４０ａを構成している。

１段目のアナログ累積回路４０ａの出力は、スイッチ１５を介して２段目のアナログ累積回路４０に入力される。入力された信号は減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２に与えられ、サンプルホールド回路３２によって保持される。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、２段目の１倍ゲインのアナログ累積回路４０を構成している。

２段目のアナログ累積回路４０の出力信号は、スイッチ１７とスイッチ１８とを介して、１ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３４に与えられる。Ｓｕｂ−ＡＤ変換器３４は、スイッチ１９を介して、２値のデジタル信号を出力する。２値信号は、「＋１」又は「−１」である。

スイッチ１９を介したＳｕｂ−ＡＤ変換器３４の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられ、Ｓｕｂ−ＤＡ変換器３５は、１ビットのＤＡ変換を行う。Ｓｕｂ−ＤＡ変換器３５の出力は、１段目のアナログ累積回路４０ａにそのままフィードバックされるとともに、２段目のアナログ累積回路４０にて１倍ゲインの増幅器４６を介してフィードバックされる。

このようにして、減算器３１ａ，３１、サンプルホールド回路３２ａ，３２、増幅器３３ａ，３３、Ｓｕｂ−ＡＤ変換器３４、Ｓｕｂ−ＤＡ変換器３５によって、閉ループを形成する。

なお、１回目の入力時においては、Ｓｕｂ−ＤＡ変換器３５の出力は０にリセットされている。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ−１）だけ右シフトする。ＤＳＢＩＴが３ビットであるとき、２だけＬＳＢに向かって右シフトする。また、スイッチ４４とスイッチ４５とを介して直列に接続された２つのデジタル累積回路５７ａ，５７によって、シフトレジスタ５６の出力デジタル信号は２次積分される。

以上の動作を１サイクルとして、ＤＳＢＩＴが３ビットであれば４サイクル繰り返され、これによって上位ビットであるＤＳＢＩＴを得る。

《０．５倍ゲイン巡回型変換モード》
スイッチ１５は、入力端子１０に接続され、１段目のアナログ累積回路４０ａは不要となる。入力端子１０の入力信号は、ゼロであるので、２段目のサンプルホールド回路３２は、増幅器３３の出力とＳｕｂ−ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器４３に与えられ、ゲイン０．５で増幅される。なお、増幅器４３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、０．５倍ゲインのアナログ累積回路を構成している。

増幅器４３の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３９に与えられる。Ｓｕｂ−ＡＤ変換器３９から３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「−１」である。

Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられる。Ｓｕｂ−ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。Ｓｕｂ−ＤＡ変換器３５の出力は、スイッチ４８及びスイッチ４９により２倍増幅器４７に接続され、減算器３１にフィードバックされる。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号を（ＤＳＢＩＴ−２）だけ右シフトする。また、デジタル累積回路５７は、スイッチ４４及びスイッチ４５により１段に設定され、シフトレジスタ５６の出力デジタル信号をデジタル積分する。

以上の動作によって、２次デルタシグマ変換の最下位ビットと２ビットオーバーラップした変換結果が得られる。また、１．５ビットの結果を得ることによって、次に示す２倍ゲイン巡回型変換モードの最上位ビットともオーバーラップした変換結果を得ることができる。

《２倍ゲイン巡回型変換モード》
スイッチ１５は、入力端子１０に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ−ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３８に与えられ、ゲイン２で増幅される。なお、増幅器３８から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、２倍ゲインのアナログ累積回路を構成している。

増幅器３８の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３９に与えられる。Ｓｕｂ−ＡＤ変換器３９は、３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「−１」である。

Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５に与えられる。Ｓｕｂ−ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。スイッチ４８及びスイッチ４９は、２倍増幅器４７に接続されている。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３９の出力デジタル信号を、（ＤＳＢＩＴ−２）に２倍ゲイン巡回型変換モードの現在のサイクル数を加算した数だけ右シフトする。

デジタル累積回路５７は、スイッチ４４及びスイッチ４５により１段に設定され、シフトレジスタ５６の出力デジタル信号をデジタル積分する。

２倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ＋１）サイクル繰り返されることで下位ビットであるＣＹＢＩＴを得る。

なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、２次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、他の方式の２次デルタシグマ変換や、更に高次のデルタシグマ変換、カスケード型デルタシグマ変換等に応用することが可能である。

＜実施形態７＞
図１３は、本開示のＡＤ変換器に係る実施形態７を示した図である。実施形態７は、実施形態６の構成中のアナログ累積回路を実用的に示したものである。

《２次デルタシグマ変換モード》
１段目のアナログ累積回路４０ａにおいて、アナログ入力信号Ａｉｎの入力端子１と減算器３１ａとの間にゲインａの増幅器１３４１を挿入する。また、１．５ビットのＳｕｂ−ＡＤ変換器３５と減算器３１ａとの間に、ゲインａの増幅器１３４２を挿入する。

２段目のアナログ累積回路４０において、スイッチ１５と減算器３１との間にゲインｂの増幅器１３４３を挿入し、１．５ビットのＳｕｂ−ＡＤ変換器３５と減算器３１との間にゲインａ×ｂの増幅器４６を挿入する。

増幅器のゲインａ、ｂは、アナログ累積回路４０ａ、アナログ累積回路４０の最大出力値が回路のダイナミックレンジを超えないように設定する。このことで、アナログ累積回路４０ａ，４０の出力が飽和することによる特性劣化を防ぐことが可能となる。

《ｃ倍ゲイン巡回型変換モード》
スイッチ１５は、入力端子１０に接続される。増幅器４３のゲインがｃ倍の時、１．５ビットのＳｕｂ−ＤＡ変換器３５と減算器３１との間の増幅器４７はａ×ｂ／ｃ倍のゲインに設定する。

以上の構成によって、２次デルタシグマ変換の最下位ビットと１＋ｌｏｇ_２（１／ｃ）ビットオーバーラップした変換結果が得られる。

《２倍ゲイン巡回型変換モード》
スイッチ１６及びスイッチ１７は増幅器３８に、スイッチ４８及びスイッチ４９は増幅器４７にそれぞれ接続されている。

なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、２次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、他の方式の２次デルタシグマ変換等に応用することが可能である。

＜実施形態８＞
図１４は、本開示のＡＤ変換器に係る実施形態８を示した図である。ここでは、第１及び第２の巡回型変換モードについての説明は省略し、２次（１＋１）カスケード型デルタシグマ変換モードのみについて説明する。

１段目のアナログ累積回路４０ａの出力は、１ビットのＡＤ変換を行うＳｕｂ−ＡＤ変換器３４ａに与えられる。Ｓｕｂ−ＡＤ変換器３４ａの出力デジタル信号は、Ｓｕｂ−ＤＡ変換器３５ａに与えられ、Ｓｕｂ−ＤＡ変換器３５ａは、１ビットのＤＡ変換を行う。また、１段目のアナログ累積回路４０ａの出力とＳｕｂ−ＤＡ変換器３５ａの出力との差分電圧は、スイッチ１５を介して２段目のアナログ累積回路４０に入力される。

２段目のアナログ累積回路４０も、１段目のアナログ累積回路４０ａから独立して閉ループを構成している。２段目のアナログ累積回路４０では、ゲイン１の増幅器３３と、ゲイン１の増幅器４３と、ゲイン２の増幅器３８とが切り替えられる。

シフトレジスタ５６は、Ｓｕｂ−ＡＤ変換器３４ａ，３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ−１）だけ右シフトする。ＤＳＢＩＴが３ビットであるとき、２だけＬＳＢに向かって右シフトする。また、スイッチ４４とスイッチ４５とを介して直列に接続された２つのデジタル累積回路５７ａ，５７によって、１段目の出力デジタル信号は２次積分され、２段目の出力デジタル信号は１次積分される。

なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、２次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、他の構成のカスケード型デルタシグマ変換等に応用することが可能である。

＜実施形態９＞
図１５は、本開示のＡＤ変換器に係る実施形態９を示した図である。ここでは、第１及び第２の巡回型変換モードについての説明は省略し、３次デルタシグマ変換モードのみについて説明する。

図１５の構成は、図１２に示した実施形態６の１段目のアナログ累積回路４０ａと２段目のアナログ累積回路４０との間にもう１段のアナログ累積回路４０ｂを追加した構成である。３１ｂは減算器、３２ｂはサンプルホールド回路、３３ｂはゲイン１の増幅器である。シフトレジスタ５６の出力デジタル信号は、３段のデジタル累積回路５７ａ，５７ｂ，５７により３次積分される。

なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、３次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、更に高次のデルタシグマ変換等に応用することが可能である。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

なお、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略等を行うことができる。

本開示に係るＡＤ変換器は、従来の方式と比べて回路面積や消費電流、変換時間の増加を招くことなく、線形性を良化させることができ、例えばセンサ信号の検知を高速かつ高精度に行うことができる。

１ 入力端子
２ デルタシグマＡＤ変換器
３ シフトレジスタ
４ デジタル累積回路
５ 出力端子
６ 第１の巡回型ＡＤ変換器
７ 出力端子
８ 第２の巡回型ＡＤ変換器
９ 出力端子
１０，１１ 入力端子
１２，１３ 出力端子
１５〜１９ スイッチ
２０ デルタシグマ変換モード
２１ １倍ゲイン巡回型変換モード
２２ ２倍ゲイン巡回型変換モード
２３ 加算工程
３１，３１ａ，３１ｂ 減算器
３２，３２ａ，３２ｂ サンプルホールド回路
３３，３３ａ，３３ｂ 増幅器
３４，３４ａ Ｓｕｂ−ＡＤ変換器
３５，３５ａ Ｓｕｂ−ＤＡ変換器
３６ シフトレジスタ
３７ デジタル累積回路
３８ 増幅器
３９ Ｓｕｂ−ＡＤ変換器
４０，４０ａ，４０ｂ アナログ累積回路
４１ １倍ゲインのアナログ累積回路
４２ ２倍ゲインのアナログ累積回路
４３，４６，４７ 増幅器
４４，４５，４８，４９ スイッチ
５１ サイクルカウンタ
５２ コントローラ
５５ Ｓｕｂ−ＤＡ変換器
５６ シフトレジスタ
５７，５７ａ，５７ｂ デジタル累積回路
５８ 増幅器
５９ Ｓｕｂ−ＡＤ変換器
６０ リセット工程
６１ 第１のカウント工程
６２ 第１の変換工程
６３ 第２の変換工程
６４ 第１の判定工程
７１ アナログ累積回路
７２ Ｓｕｂ−ＡＤ変換器
７３ スイッチ
７４ 判定回路
７６ Ｓｕｂ−ＤＡ変換器
７７ 演算増幅器
７８，７９ 比較器
８１ アナログ累積回路
８２ Ｓｕｂ−ＡＤ変換器
８３ スイッチ
８４ 判定回路
８６ Ｓｕｂ−ＤＡ変換器
１００ 出力端子
１０３ デジタルカウンタ
１６１ 第２のカウント工程
１６２ 第３の変換工程
１６３ 第４の変換工程
２０１〜２２７ スイッチ
３０１〜３０９ 容量素子
２６１ 第３のカウント工程
２６２ 第５の変換工程
２６３ 第６の変換工程
２６４ 第２の判定工程
１２０１〜１２０４ スイッチ
１２０８ 容量素子
１２１２〜１２２７ スイッチ
１３０１ 容量素子
１３０４〜１３０９ 容量素子
１３４１〜１３４３ 増幅器

Claims (15)

1. アナログ累積回路、ＡＤ変換器及びＤＡ変換器を備えたＡＤ変換器であって、アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、
   アナログ累積回路、ＡＤ変換器及びＤＡ変換器を備えたＡＤ変換器であって、前記上位ビットを除いた残留信号を与えて、第１の変換処理と第２の変換処理を行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、
   前記第１の変換結果と前記第２の変換結果を演算して、前記アナログ信号のＡＤ変換値を出力する演算部と、を備え、
   前記第１の変換処理における前記アナログ累積回路のゲインと、前記第２の変換処理における前記アナログ累積回路のゲインとを異ならせたことを特徴とするＡＤ変換器。
2. 請求項１記載のＡＤ変換器において、
   前記第１の変換処理は、前記残留信号を与えた初回の変換処理であり、前記第２の変換処理は、前記初回の変換処理の後における少なくとも１つの新たな変換処理であることを特徴とするＡＤ変換器。
3. 請求項２記載のＡＤ変換器において、
   前記第１の変換処理において、前記アナログ累積回路のゲインが１であり、前記第２の変換処理において、前記アナログ累積回路のゲインが２であることを特徴とするＡＤ変換器。
4. 請求項３記載のＡＤ変換器において、
   前記第１のＡＤ変換器を構成する前記アナログ累積回路は、１次のデルタシグマ変調器であることを特徴とするＡＤ変換器。
5. 請求項２記載のＡＤ変換器において、
   前記第１の変換処理において、前記アナログ累積回路のゲインが２^―ｋ（ｋ＝０，１，２，…）であり、前記第２の変換処理において、前記アナログ累積回路のゲインが２であることを特徴とするＡＤ変換器。
6. 請求項５記載のＡＤ変換器において、
   前記第１のＡＤ変換器を構成する前記アナログ累積回路は、高次のデルタシグマ変調器であることを特徴とするＡＤ変換器。
7. 請求項６記載のＡＤ変換器において、
   前記第１のＡＤ変換器を構成する前記アナログ累積回路は、カスケード型のデルタシグマ変調器であることを特徴とするＡＤ変換器。
8. 請求項１記載のＡＤ変換器において、
   前記アナログ累積回路は、
   入力端子に信号を与えて出力端子から信号を出力する演算増幅器と、
   前記演算増幅器の前記入力端子と前記出力端子との間に接続した第１の容量と、
   前記演算増幅器の前記入力端子と前記出力端子との間に接続した第２の容量と、
   前記第２の容量の第１端子と前記演算増幅器の前記入力端子もしくは固定電圧端子とを選択して接続する第１のスイッチ回路と、
   前記第２の容量の第２端子と前記演算増幅器の前記出力端子もしくは前記固定電圧端子とを選択して接続する第２のスイッチ回路とを備えたことを特徴とするＡＤ変換器。
9. 請求項１記載のＡＤ変換器において、
   前記アナログ累積回路は、
   第１入力端子及び第２入力端子を備え、前記第１入力端子に信号を与え、前記第２入力端子に固定電圧を与えて、出力端子から信号を出力する演算増幅器と、
   前記第１入力端子と前記出力端子間に各々並列に接続した第１の容量、第２の容量及び第１のスイッチと、
   前記第２の容量の第１端子と前記演算増幅器の前記第１入力端子間にあって、両端子間を導通・遮断する第２のスイッチと、
   前記第２の容量の前記第１端子と固定電圧端子間にあって、両端子間を導通・遮断する第３のスイッチと、
   前記第２の容量の第２端子と前記演算増幅器の前記出力端子間にあって、両端子間を導通・遮断する第４のスイッチと、
   前記第２の容量の前記第２端子と前記固定電圧端子間にあって、両端子間を導通・遮断する第５のスイッチとを備えることを特徴とするＡＤ変換器。
10. 請求項９記載のＡＤ変換器において、
    前記演算増幅器の前記第１入力端子及び前記第２入力端子間に信号を与え、
    前記第２入力端子と前記出力端子間に各々並列に接続した第３の容量、第４の容量及び第５のスイッチと、
    前記第４の容量の第１端子と前記演算増幅器の前記第２入力端子間にあって、両端子間を導通・遮断する第６のスイッチと、
    前記第４の容量の前記第２端子と固定電圧端子間にあって、両端子間を導通・遮断する第７のスイッチと、
    前記第４の容量の第２端子と前記演算増幅器の前記出力端子間にあって、両端子間を導通・遮断する第８のスイッチと、
    前記第４の容量の前記第２端子と前記固定電圧端子間にあって、両端子間を導通・遮断する第９のスイッチとを備えることを特徴とするＡＤ変換器。
11. 請求項１記載のＡＤ変換器において、
    前記第２のＡＤ変換器は、巡回型ＡＤ変換器であることを特徴とするＡＤ変換器。
12. 請求項１記載のＡＤ変換器において、
    前記第１のＡＤ変換器及び前記第２のＡＤ変換器の出力信号を与えて、各々の出力デジタルデータを累積処理して出力するデジタル回路を更に有することを特徴とするＡＤ変換器。
13. 請求項４記載のＡＤ変換器において、
    前記第１の積分型ＡＤ変換器の出力デジタルデータは等しい重みでデジタル積分され、前記第２のＡＤ変換器の初回出力デジタルデータは、前記第１の積分型ＡＤ変換器の前記出力デジタルデータと等しい重みでデジタル積分され、次に、１回ごとに重みを半分にしてデジタル積分することを特徴とするＡＤ変換器。
14. 請求項５記載のＡＤ変換器において、
    前記第１の変換処理における前記アナログ累積回路の第３のゲインをｍとして、前記第２のＡＤ変換器の初回出力デジタルデータは、前記第１のＡＤ変換器の前記出力デジタルデータの最も小さい重みの１／ｍ倍と等しい重みでデジタル積分され、次に、１回ごとに重みを半分にしてデジタル積分されることを特徴とするＡＤ変換器。
15. 請求項１２記載のＡＤ変換器において、
    前記デジタル回路は、シフトレジスタ及びデジタル累積回路を備えたことを特徴とするＡＤ変換器。

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