JP2002532937A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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Abstract
(57)【要約】
本発明は、複数の積分回路、１つの１ビットアナログ／デジタル変換器および１つの１ビットデジタル／アナログ変換器を有するアナログ／デジタル変換器に関する。複数の積分回路は直列接続されており、１ビットデジタル／アナログ変換器は、直列の最後の積分回路に後置接続されている。１ビットアナログ／デジタル変換器の出力信号は、１ビットデジタル／アナログ変換器に伝送され、１ビットデジタル／アナログ変換器の出力信号は、各アナログ積分回路の入力信号から減算される。複数の入力信号が、マルチプレクサを介して直列接続されたアナログ積分回路の第１のアナログ積分回路に伝送される。各アナログ積分回路は、複数の入力信号に相応する複数のキャパシタンスを有しており、この複数のキャパシタンスは、そのつどアナログ積分回路の出力側と入力側との間に接続可能である。１ビットデジタル／アナログ変換器の出力信号は、複数の入力信号の数に応じて遅延される。
Description
【０００１】 本発明は請求項１の上位概念によるアナログ／デジタル変換器に関する。
【０００２】 シグマ‐デルタ方式に従って動作するアナログ／デジタル変換器は、何倍かで
オーバサンプリングされた入力信号から１ビットのデータストリームを形成する
。１次のシグマ‐デルタ式アナログ／デジタル変換器は、フィードバック構造を
有しており、このフィードバック構造において、デジタル出力信号は、デジタル
／アナログ変換器を介して加算器に負帰還結合される。加算器は、オーバサンプ
リングされたアナログ入力信号から負帰還結合されたアナログ信号を取り除き、
差分信号をアナログ積分回路によって積分し、このアナログ積分回路の出力信号
を１ビットアナログ／デジタル変換器を介してデジタル出力信号に変換する。ｎ
次のシグマ‐デルタ式アナログ／デジタル変換器は、ｎ個の直列接続されたアナ
ログ積分回路を有しており、フィードバック信号はこのｎ個の積分回路のそれぞ
れの入力側に供給される。 “The Design of Sigma-Delta Modulation Analog-to-Digital Converters”,
B.E.Boser,B.A.Wooley,IEEE Journal of Solid-State Circuits,vol.SC-23,pp.1
298-1308,December 1998では、シグマ‐デルタ式Ａ／Ｄ変換の原理が説明されて
おり、図１０には、微分アナログ信号をデジタル出力信号に変換する２次のシグ
マ‐デルタ式Ａ／Ｄ変換器の回路図が示されている。 “A 14-Bit 80-kHz Sigma-Delta A/D Converter: Modelling,Design and Perf
ormance Evaluation”,S.R.Norsworthy,I.G.Post,H.S.Fetterman,IEEE Journal
of Solid-State Circuits,vol.SC-24,pp.256-266,April,1989では、図６におい
て同様に２次のシグマ‐デルタ式Ａ／Ｄ変換器が示されている。 シグマ‐デルタ式変換器は、フィードバックおよび内部状態メモリを有してお
り、変換エラーを少なくするため定常状態に達しなければならないので、時分割
多重で変換器に供給される複数の入力信号の処理には問題がある。 US 5,627,536明細書から、時分割多重で供給される複数の信号を変換するため
のシグマ‐デルタ式アナログ／デジタル変換器が公知である。それぞれのアナロ
グサンプル値が変換される前に、変換器の内部状態メモリはリセットされなけれ
ばならず、変換器はサンプル値それぞれの変換のために新たに定常状態に達しな
ければならない。これは、シグマ‐デルタ式アナログ／デジタル変換器の変換速
度を低減させてしまうという点で不利である。 それゆえ本発明の基礎となっている技術的課題は、時分割多重で供給される複
数の入力信号を処理することのできるシグマ‐デルタ式アナログ／デジタル変換
器を提供し、変換速度がシグマ‐デルタ式アナログ／デジタル変換器のセトリン
グ時間において低減しないようにすることにある。 この課題は、請求項１の特徴を有するシグマ‐デルタ式アナログ／デジタル変
換器により解決される。シグマ‐デルタ式アナログ／デジタル変換器の有利な実
施形態は、それぞれの従属請求項から明らかである。 アナログ／デジタル変換器は、複数の積分回路と、１つの１ビットアナログ／
デジタル変換器と、１つの１ビットデジタル／アナログ変換器とを有している。
この複数のアナログ積分回路は直列接続されており、直列の最後のアナログ積分
回路には１ビットアナログ／デジタル変換器が後置接続されている。この１ビッ
トアナログ／デジタル変換器の出力信号は、１ビットデジタル／アナログ変換器
に供給され、この１ビットデジタル／アナログ変換器の出力信号は、各アナログ
積分回路の入力信号から減算される。直列接続されたアナログ積分回路の第１の
アナログ積分回路には、マルチプレクサを介して複数の入力信号が供給され、そ
れぞれのアナログ積分回路は、複数の入力信号に相応する複数のキャパシタンス
を有している。ここで、複数のキャパシタンスのうちのそれぞれのキャパシタン
スは、それぞれのアナログ積分回路においてオペアンプの出力側と入力側との間
に接続することができるので、帰還キャパシタンスが形成される。１ビットデジ
タル／アナログ変換器の出力信号は、複数の入力信号に応じて遅延される。有利
には、それぞれのアナログ積分回路の複数のキャパシタンスは状態メモリを形成
する。それぞれのアナログ積分回路において、複数の入力信号のうちのそれぞれ
の入力信号には、複数のキャパシタンスのうちの１つのキャパシタンスが割当て
られている。アナログ／デジタル変換器は、微分入力信号向けに構成することも
できる。この場合には、複数の微分入力信号のうちのそれぞれの微分入力信号に
２つのキャパシタンスが割当てられ、それゆえそれぞれのアナログ積分回路は、
全部で前記複数の微分入力信号の数の２倍のキャパシタンスを有する。本発明の
別の利点は、複数の入力信号を処理するための回路技術のコストの低減である。
というのも、複数の入力信号に相応する複数のシグマ‐デルタ式アナログ／デジ
タル変換器の代わりに、それぞれのケースにおいて、各アナログ積分回路には、
複数の入力信号に相応する複数のキャパシタンスが設けられるだけだからである
。有利には、これによりシグマ‐デルタ式アナログ／デジタル変換器をチップ上
に集積する際のチップ面積が節約される。
オーバサンプリングされた入力信号から１ビットのデータストリームを形成する
。１次のシグマ‐デルタ式アナログ／デジタル変換器は、フィードバック構造を
有しており、このフィードバック構造において、デジタル出力信号は、デジタル
／アナログ変換器を介して加算器に負帰還結合される。加算器は、オーバサンプ
リングされたアナログ入力信号から負帰還結合されたアナログ信号を取り除き、
差分信号をアナログ積分回路によって積分し、このアナログ積分回路の出力信号
を１ビットアナログ／デジタル変換器を介してデジタル出力信号に変換する。ｎ
次のシグマ‐デルタ式アナログ／デジタル変換器は、ｎ個の直列接続されたアナ
ログ積分回路を有しており、フィードバック信号はこのｎ個の積分回路のそれぞ
れの入力側に供給される。 “The Design of Sigma-Delta Modulation Analog-to-Digital Converters”,
B.E.Boser,B.A.Wooley,IEEE Journal of Solid-State Circuits,vol.SC-23,pp.1
298-1308,December 1998では、シグマ‐デルタ式Ａ／Ｄ変換の原理が説明されて
おり、図１０には、微分アナログ信号をデジタル出力信号に変換する２次のシグ
マ‐デルタ式Ａ／Ｄ変換器の回路図が示されている。 “A 14-Bit 80-kHz Sigma-Delta A/D Converter: Modelling,Design and Perf
ormance Evaluation”,S.R.Norsworthy,I.G.Post,H.S.Fetterman,IEEE Journal
of Solid-State Circuits,vol.SC-24,pp.256-266,April,1989では、図６におい
て同様に２次のシグマ‐デルタ式Ａ／Ｄ変換器が示されている。 シグマ‐デルタ式変換器は、フィードバックおよび内部状態メモリを有してお
り、変換エラーを少なくするため定常状態に達しなければならないので、時分割
多重で変換器に供給される複数の入力信号の処理には問題がある。 US 5,627,536明細書から、時分割多重で供給される複数の信号を変換するため
のシグマ‐デルタ式アナログ／デジタル変換器が公知である。それぞれのアナロ
グサンプル値が変換される前に、変換器の内部状態メモリはリセットされなけれ
ばならず、変換器はサンプル値それぞれの変換のために新たに定常状態に達しな
ければならない。これは、シグマ‐デルタ式アナログ／デジタル変換器の変換速
度を低減させてしまうという点で不利である。 それゆえ本発明の基礎となっている技術的課題は、時分割多重で供給される複
数の入力信号を処理することのできるシグマ‐デルタ式アナログ／デジタル変換
器を提供し、変換速度がシグマ‐デルタ式アナログ／デジタル変換器のセトリン
グ時間において低減しないようにすることにある。 この課題は、請求項１の特徴を有するシグマ‐デルタ式アナログ／デジタル変
換器により解決される。シグマ‐デルタ式アナログ／デジタル変換器の有利な実
施形態は、それぞれの従属請求項から明らかである。 アナログ／デジタル変換器は、複数の積分回路と、１つの１ビットアナログ／
デジタル変換器と、１つの１ビットデジタル／アナログ変換器とを有している。
この複数のアナログ積分回路は直列接続されており、直列の最後のアナログ積分
回路には１ビットアナログ／デジタル変換器が後置接続されている。この１ビッ
トアナログ／デジタル変換器の出力信号は、１ビットデジタル／アナログ変換器
に供給され、この１ビットデジタル／アナログ変換器の出力信号は、各アナログ
積分回路の入力信号から減算される。直列接続されたアナログ積分回路の第１の
アナログ積分回路には、マルチプレクサを介して複数の入力信号が供給され、そ
れぞれのアナログ積分回路は、複数の入力信号に相応する複数のキャパシタンス
を有している。ここで、複数のキャパシタンスのうちのそれぞれのキャパシタン
スは、それぞれのアナログ積分回路においてオペアンプの出力側と入力側との間
に接続することができるので、帰還キャパシタンスが形成される。１ビットデジ
タル／アナログ変換器の出力信号は、複数の入力信号に応じて遅延される。有利
には、それぞれのアナログ積分回路の複数のキャパシタンスは状態メモリを形成
する。それぞれのアナログ積分回路において、複数の入力信号のうちのそれぞれ
の入力信号には、複数のキャパシタンスのうちの１つのキャパシタンスが割当て
られている。アナログ／デジタル変換器は、微分入力信号向けに構成することも
できる。この場合には、複数の微分入力信号のうちのそれぞれの微分入力信号に
２つのキャパシタンスが割当てられ、それゆえそれぞれのアナログ積分回路は、
全部で前記複数の微分入力信号の数の２倍のキャパシタンスを有する。本発明の
別の利点は、複数の入力信号を処理するための回路技術のコストの低減である。
というのも、複数の入力信号に相応する複数のシグマ‐デルタ式アナログ／デジ
タル変換器の代わりに、それぞれのケースにおいて、各アナログ積分回路には、
複数の入力信号に相応する複数のキャパシタンスが設けられるだけだからである
。有利には、これによりシグマ‐デルタ式アナログ／デジタル変換器をチップ上
に集積する際のチップ面積が節約される。
【０００３】 別の特に有利な実施形態では、１ビットデジタル／アナログ変換器の出力信号
は、シフトレジスタにより遅延され、このシフトレジスタは、複数のアナログ積
分回路に相応する複数の出力側を有している。複数の出力側のそれぞれは、複数
のアナログ積分回路のうちの１つのアナログ積分回路の入力側につながっている
。それゆえ、アナログ積分回路には１ビットデジタル／アナログ変換器の正しい
出力信号が供給される。 １つの特に有利な実施形態では、クロック信号がシフトレジスタをクロック制
御し、このクロック信号はこれと並列して複数のサンプリングスイッチもクロッ
ク制御する。それぞれのアナログ積分回路には、サンプリングスイッチが前置接
続されており、各アナログ積分回路では、クロック信号によって、複数のキャパ
シタンスのうちの１つのキャパシタンスが、オペアンプの出力側と入力側との間
に接続される。このクロック信号は、これによって複数の入力信号の変換の経過
を制御する。
は、シフトレジスタにより遅延され、このシフトレジスタは、複数のアナログ積
分回路に相応する複数の出力側を有している。複数の出力側のそれぞれは、複数
のアナログ積分回路のうちの１つのアナログ積分回路の入力側につながっている
。それゆえ、アナログ積分回路には１ビットデジタル／アナログ変換器の正しい
出力信号が供給される。 １つの特に有利な実施形態では、クロック信号がシフトレジスタをクロック制
御し、このクロック信号はこれと並列して複数のサンプリングスイッチもクロッ
ク制御する。それぞれのアナログ積分回路には、サンプリングスイッチが前置接
続されており、各アナログ積分回路では、クロック信号によって、複数のキャパ
シタンスのうちの１つのキャパシタンスが、オペアンプの出力側と入力側との間
に接続される。このクロック信号は、これによって複数の入力信号の変換の経過
を制御する。
【０００４】 別の特に有利な実施形態では、シフトレジスタの複数の出力側のそれぞれは、
クロック信号の１クロック周期分だけ互いに遅延されている。これによって、シ
フトレジスタの各出力側では、複数の異なった入力信号に属する信号が出力され
る。 シフトレジスタの複数の出力側のうちの第１の出力側は、シフトレジスタの１
つの特に有利な実施形態では、入力信号の数より１つだけ少ないクロック周期分
だけ遅延されており、シフトレジスタの複数の出力側のうちの別のそれぞれの出
力側は、それぞれさらに１クロック周期分だけ遅延されている。 １つの特に有利な実施形態では、各アナログ積分回路内の複数のキャパシタン
スは、それぞれ同じ容量値を有する。有利には、集積回路においては、容量の絶
対値とは異なり、比は比較的正確に設定することができ、容量値が同じ場合には
、それぞれの入力信号に対する積分期間も同じである。１つの有利な実施形態で
は、それぞれのアナログ積分回路の利得係数は、オペアンプの入力側に前置接続
されたキャパシタンスと複数のキャパシタンスのうちの１つのキャパシタンスと
の比によって規定される。 １つの特に有利な実施形態では、それぞれのアナログ積分回路の利得係数は、
０．５である。 １つの有利な実施形態では、第１のアナログ積分回路の複数のキャパシタンス
の容量値は、別のアナログ積分回路の複数のキャパシタンスの容量値よりも大き
い。 本発明のその他の利点、特徴および適用可能性は、図を参照した後続の実施例
の説明から明らかである。 図１は、本発明による、３つのアナログ入力信号の変換のためのシグマ‐デル
タ式Ａ／Ｄ変換器の実施例を示している。 図１には、シグマ‐デルタ式アナログ／デジタル変換器が示されており、この
シグマ‐デルタ式アナログ／デジタル変換器は、スイッチド・キャパシタ技術に
より形成されている。 マルチプレクサＭＵＸには、第１のアナログ入力信号Ｉｎ０、第２のアナログ
入力信号Ｉｎ１および第３のアナログ入力信号Ｉｎ２が供給される。この３つの
入力信号は、シグマ‐デルタ式アナログ／デジタル変換器が動作するサンプリン
グ周波数の少なくとも半分のサンプリング周波数に帯域制限されていなければな
らない。マルチプレクサＭＵＸの３つの入力信号Ｉｎ０，Ｉｎ１およびＩｎ２は
、クロック信号Ｔによって周期的にマルチプレクサＭＵＸの出力側に接続される
。これによりマルチプレクサＭＵＸの出力側では、クロック信号Ｔの周期に相応
する持続時間を有するタイムスロットを有し、かつ第１のアナログ入力信号Ｉｎ
０、第２のアナログ入力信号Ｉｎ１および第３のアナログ入力信号Ｉｎ２から形
成された信号が出力される。 マルチプレクサＭＵＸの出力信号は、第１のサンプリングスイッチＳ７および
第３のサンプリングスイッチＳ８によってサンプリングされる。第１のサンプリ
ングスイッチＳ７と第３のサンプリングスイッチＳ８の間には、第１のコンデン
サＣＳ０が接続されている。この第１のコンデンサＣＳ０は、第１のサンプリン
グスイッチＳ７および第３のサンプリングスイッチＳ８が閉じているときに、マ
ルチプレクサＭＵＸの出力信号によって充電される。第１のサンプリングスイッ
チＳ７と第３のサンプリングスイッチＳ８の両方とも、クロック信号Ｔにより制
御される。 第１のアナログ積分回路３の出力側で出力される信号は、第２のサンプリング
スイッチＳ９および第４のサンプリングスイッチＳ１０を介してサンプリングさ
れる。第２のサンプリングスイッチＳ９と第４のサンプリングスイッチＳ１０の
間には、第２のコンデンサＣＳ１が接続されている。この第２のコンデンサＣＳ
１は、第２のサンプリングスイッチＳ９および第４のサンプリングスイッチＳ１
０が閉じているときに、第１のアナログ積分回路３の出力信号によって充電され
る。第２のサンプリングスイッチＳ９と第４のサンプリングスイッチＳ１０の両
方とも、クロック信号Ｔにより制御される。 第２のアナログ積分回路４の出力信号は、１ビットアナログ／デジタル変換器
１に供給される。この１ビットアナログ／デジタル変換器は、供給されたサンプ
リング信号を１ビットのデータストリームに変換する。通常は、１ビットアナロ
グ／デジタル変換器は、１つの簡単なコンパレータ回路から成っている。 上記１ビットデータストリームはシフトレジスタ２に供給される。このシフト
レジスタ２は、複数の入力信号の数に相応するクロック周期分だけ１ビットデー
タストリームを遅延させる。シフトレジスタは、第１のレジスタ２０，第２のレ
ジスタ２１および第３のレジスタ２２を有し、これらレジスタはクロック信号Ｔ
により制御される。第１のレジスタ２０は、１ビットアナログ／デジタル変換器
１からの１ビットデータストリームを受け取る。第１のレジスタ２０には、第２
のレジスタ２１が後置接続されている。第１のレジスタ２０および第２のレジス
タ２１によって、１ビットデータストリームはクロック信号Ｔの２クロック分だ
け遅延される。第２のレジスタ２１の出力側は、シフトレジスタ２の第１の出力
側２３を形成している。第２のレジスタ２１には、その第１の出力側２３に並列
して第３のレジスタ２２が後置接続されており、この第３レジスタ２２の出力側
は再びシフトレジスタ２の第２の出力側２４を形成している。 シフトレジスタ２の第１の出力側２３は、第１の切換スイッチ５に接続されて
いる。シフトレジスタ２の第２の出力側２４は、第２の切換スイッチ６に接続さ
れている。 第１の切換スイッチ５は、第３のスイッチＳ１３を有しており、第３のスイッ
チＳ１３は、第１の切換スイッチ５の出力側を第１の基準電圧Ｖｒｅｆ＋または
第２の基準電圧Ｖｒｅｆ−に接続する。 第２の切換スイッチ６は、第２のスイッチＳ１２を有しており、第２のスイッ
チＳ１２は、第２の切換スイッチ６の出力側を第１の基準電圧Ｖｒｅｆ＋または
第２の基準電圧Ｖｒｅｆ−に接続する。 第１の切換スイッチ５および第２の切換スイッチ６は、それぞれ１ビットアナ
ログ／デジタル変換器を形成している。第１の切換スイッチ５は、クロック信号
Ｔの２クロック分だけ遅延された１ビットアナログ／デジタル変換器１の１ビッ
トデータストリームにより制御される。第２の切換スイッチ６は、クロック信号
Ｔの３クロック分だけ遅延された１ビットアナログ／デジタル変換器１の１ビッ
トデータストリームにより制御される。 第１の切換スイッチ５の出力側で出力された信号は、第１のアナログ積分回路
３の入力側に供給される。第２の切換スイッチ６の出力側における出力信号は、
第２のアナログ積分回路４に供給される。 第１のアナログ積分回路３は、第１のオペアンプＯＰ１を有している。この第
１のオペアンプＯＰ１の反転入力側には、第４のスイッチＳ１４が前置接続され
ており、この第４のスイッチＳ１４が第１のアナログ積分回路３の入力側を形成
している。第１のオペアンプＯＰ１の非反転入力側は基準電位ＶＳＳに接続され
ている。第１のオペアンプＯＰ１の出力側は第１のアナログ積分回路の出力側を
形成している。この第１のオペアンプＯＰ１の出力側は、第３のスイッチＳ１と
３つのキャパシタンスＣ１，Ｃ２およびＣ３のうちの１つを介して第１のオペア
ンプＯＰ１の非反転入力側に接続可能である。マルチプレクサである第３のスイ
ッチＳ１は、第１のオペアンプＯＰ１の出力側と第１のオペアンプＯＰ１の非反
転入力側との間にある３つのキャパシタンスＣ１，Ｃ２またはＣ３のうちの１つ
を接続し、クロック信号Ｔにより制御される。これにより３つのキャパシタンス
のうちの１つは、それぞれオペアンプの帰還キャパシタンスとして接続可能であ
る。 第２のアナログ積分回路４は、第２のオペアンプＯＰ２を有している。この第
２のオペアンプＯＰ２の反転入力側には、第１のスイッチＳ１１が前置接続され
ており、この第１のスイッチＳ１１が第２のアナログ積分回路４の入力側を形成
している。第２のオペアンプＯＰ２の非反転入力側は、基準電位ＶＳＳに接続さ
れている。第２のオペアンプＯＰ２の出力側は第２のアナログ積分回路４の出力
側を形成している。この第２のオペアンプＯＰ２の出力側は、第４のスイッチＳ
２と３つのキャパシタンスＣ４，Ｃ５およびＣ６のうちの１つを介して第２のオ
ペアンプＯＰ２の非反転入力側に接続可能である。マルチプレクサである第４の
スイッチＳ２は、第２のオペアンプＯＰ２の出力側と第２のオペアンプＯＰ２の
非反転入力側との間にある３つのキャパシタンスＣ４，Ｃ５またはＣ６のうちの
１つを接続し、クロック信号Ｔにより制御される。これにより３つのキャパシタ
ンスのうちの１つは、それぞれオペアンプの帰還キャパシタンスとして接続可能
である。 第１のアナログ積分回路３の３つのキャパシタンスＣ１〜Ｃ３、または第２の
アナログ積分回路４の３つのキャパシタンスＣ４〜Ｃ６をできるだけ小さく保た
なければならないが、これは、オペアンプＯＰ１またはＯＰ２の出力電流、ひい
ては立ち上がり時間を最小化するためである。第２のアナログ積分回路４の３つ
のキャパシタンスＣ４〜Ｃ６は、第１のアナログ積分回路３の３つのキャパシタ
ンスＣ１〜Ｃ３よりも小さくすることができる。というのも、第１のアナログ積
分回路３において生じる（熱）雑音は、第１のアナログ積分回路３の１次の整形
機能によって低減されるからである。 この場合には、３つのアナログ入力信号Ｉｎ０，Ｉｎ１およびＩｎ２のそれぞ
れには、第１のアナログ積分回路３の３つのキャパシタンスＣ１，Ｃ２およびＣ
３のうちの１つ、または第２のアナログ積分回路４の３つのキャパシタンスＣ４
，Ｃ５およびＣ６のうちの１つが割当てられる。キャパシタンスＣ１〜Ｃ３、ま
たはＣ４〜Ｃ６は、アナログ積分回路の積分すべき入力信号のための状態メモリ
を形成している。 シグマ‐デルタ式アナログ／デジタル変換器は、パイプライン原理に従って動
作する。次の表は、クロック信号Ｔの異なった周期１から７の間の、第１のアナ
ログ積分回路３および第２のアナログ積分回路４の状況と第１のレジスタ２０、
第２のレジスタ２１および第３のレジスタ２２の状況を明らかにしている（下付
の添字はクロック周期を表しており、このクロック周期において、アナログ入力
信号はマルチプレクサＭＵＸの出力側にある）。
クロック信号の１クロック周期分だけ互いに遅延されている。これによって、シ
フトレジスタの各出力側では、複数の異なった入力信号に属する信号が出力され
る。 シフトレジスタの複数の出力側のうちの第１の出力側は、シフトレジスタの１
つの特に有利な実施形態では、入力信号の数より１つだけ少ないクロック周期分
だけ遅延されており、シフトレジスタの複数の出力側のうちの別のそれぞれの出
力側は、それぞれさらに１クロック周期分だけ遅延されている。 １つの特に有利な実施形態では、各アナログ積分回路内の複数のキャパシタン
スは、それぞれ同じ容量値を有する。有利には、集積回路においては、容量の絶
対値とは異なり、比は比較的正確に設定することができ、容量値が同じ場合には
、それぞれの入力信号に対する積分期間も同じである。１つの有利な実施形態で
は、それぞれのアナログ積分回路の利得係数は、オペアンプの入力側に前置接続
されたキャパシタンスと複数のキャパシタンスのうちの１つのキャパシタンスと
の比によって規定される。 １つの特に有利な実施形態では、それぞれのアナログ積分回路の利得係数は、
０．５である。 １つの有利な実施形態では、第１のアナログ積分回路の複数のキャパシタンス
の容量値は、別のアナログ積分回路の複数のキャパシタンスの容量値よりも大き
い。 本発明のその他の利点、特徴および適用可能性は、図を参照した後続の実施例
の説明から明らかである。 図１は、本発明による、３つのアナログ入力信号の変換のためのシグマ‐デル
タ式Ａ／Ｄ変換器の実施例を示している。 図１には、シグマ‐デルタ式アナログ／デジタル変換器が示されており、この
シグマ‐デルタ式アナログ／デジタル変換器は、スイッチド・キャパシタ技術に
より形成されている。 マルチプレクサＭＵＸには、第１のアナログ入力信号Ｉｎ０、第２のアナログ
入力信号Ｉｎ１および第３のアナログ入力信号Ｉｎ２が供給される。この３つの
入力信号は、シグマ‐デルタ式アナログ／デジタル変換器が動作するサンプリン
グ周波数の少なくとも半分のサンプリング周波数に帯域制限されていなければな
らない。マルチプレクサＭＵＸの３つの入力信号Ｉｎ０，Ｉｎ１およびＩｎ２は
、クロック信号Ｔによって周期的にマルチプレクサＭＵＸの出力側に接続される
。これによりマルチプレクサＭＵＸの出力側では、クロック信号Ｔの周期に相応
する持続時間を有するタイムスロットを有し、かつ第１のアナログ入力信号Ｉｎ
０、第２のアナログ入力信号Ｉｎ１および第３のアナログ入力信号Ｉｎ２から形
成された信号が出力される。 マルチプレクサＭＵＸの出力信号は、第１のサンプリングスイッチＳ７および
第３のサンプリングスイッチＳ８によってサンプリングされる。第１のサンプリ
ングスイッチＳ７と第３のサンプリングスイッチＳ８の間には、第１のコンデン
サＣＳ０が接続されている。この第１のコンデンサＣＳ０は、第１のサンプリン
グスイッチＳ７および第３のサンプリングスイッチＳ８が閉じているときに、マ
ルチプレクサＭＵＸの出力信号によって充電される。第１のサンプリングスイッ
チＳ７と第３のサンプリングスイッチＳ８の両方とも、クロック信号Ｔにより制
御される。 第１のアナログ積分回路３の出力側で出力される信号は、第２のサンプリング
スイッチＳ９および第４のサンプリングスイッチＳ１０を介してサンプリングさ
れる。第２のサンプリングスイッチＳ９と第４のサンプリングスイッチＳ１０の
間には、第２のコンデンサＣＳ１が接続されている。この第２のコンデンサＣＳ
１は、第２のサンプリングスイッチＳ９および第４のサンプリングスイッチＳ１
０が閉じているときに、第１のアナログ積分回路３の出力信号によって充電され
る。第２のサンプリングスイッチＳ９と第４のサンプリングスイッチＳ１０の両
方とも、クロック信号Ｔにより制御される。 第２のアナログ積分回路４の出力信号は、１ビットアナログ／デジタル変換器
１に供給される。この１ビットアナログ／デジタル変換器は、供給されたサンプ
リング信号を１ビットのデータストリームに変換する。通常は、１ビットアナロ
グ／デジタル変換器は、１つの簡単なコンパレータ回路から成っている。 上記１ビットデータストリームはシフトレジスタ２に供給される。このシフト
レジスタ２は、複数の入力信号の数に相応するクロック周期分だけ１ビットデー
タストリームを遅延させる。シフトレジスタは、第１のレジスタ２０，第２のレ
ジスタ２１および第３のレジスタ２２を有し、これらレジスタはクロック信号Ｔ
により制御される。第１のレジスタ２０は、１ビットアナログ／デジタル変換器
１からの１ビットデータストリームを受け取る。第１のレジスタ２０には、第２
のレジスタ２１が後置接続されている。第１のレジスタ２０および第２のレジス
タ２１によって、１ビットデータストリームはクロック信号Ｔの２クロック分だ
け遅延される。第２のレジスタ２１の出力側は、シフトレジスタ２の第１の出力
側２３を形成している。第２のレジスタ２１には、その第１の出力側２３に並列
して第３のレジスタ２２が後置接続されており、この第３レジスタ２２の出力側
は再びシフトレジスタ２の第２の出力側２４を形成している。 シフトレジスタ２の第１の出力側２３は、第１の切換スイッチ５に接続されて
いる。シフトレジスタ２の第２の出力側２４は、第２の切換スイッチ６に接続さ
れている。 第１の切換スイッチ５は、第３のスイッチＳ１３を有しており、第３のスイッ
チＳ１３は、第１の切換スイッチ５の出力側を第１の基準電圧Ｖｒｅｆ＋または
第２の基準電圧Ｖｒｅｆ−に接続する。 第２の切換スイッチ６は、第２のスイッチＳ１２を有しており、第２のスイッ
チＳ１２は、第２の切換スイッチ６の出力側を第１の基準電圧Ｖｒｅｆ＋または
第２の基準電圧Ｖｒｅｆ−に接続する。 第１の切換スイッチ５および第２の切換スイッチ６は、それぞれ１ビットアナ
ログ／デジタル変換器を形成している。第１の切換スイッチ５は、クロック信号
Ｔの２クロック分だけ遅延された１ビットアナログ／デジタル変換器１の１ビッ
トデータストリームにより制御される。第２の切換スイッチ６は、クロック信号
Ｔの３クロック分だけ遅延された１ビットアナログ／デジタル変換器１の１ビッ
トデータストリームにより制御される。 第１の切換スイッチ５の出力側で出力された信号は、第１のアナログ積分回路
３の入力側に供給される。第２の切換スイッチ６の出力側における出力信号は、
第２のアナログ積分回路４に供給される。 第１のアナログ積分回路３は、第１のオペアンプＯＰ１を有している。この第
１のオペアンプＯＰ１の反転入力側には、第４のスイッチＳ１４が前置接続され
ており、この第４のスイッチＳ１４が第１のアナログ積分回路３の入力側を形成
している。第１のオペアンプＯＰ１の非反転入力側は基準電位ＶＳＳに接続され
ている。第１のオペアンプＯＰ１の出力側は第１のアナログ積分回路の出力側を
形成している。この第１のオペアンプＯＰ１の出力側は、第３のスイッチＳ１と
３つのキャパシタンスＣ１，Ｃ２およびＣ３のうちの１つを介して第１のオペア
ンプＯＰ１の非反転入力側に接続可能である。マルチプレクサである第３のスイ
ッチＳ１は、第１のオペアンプＯＰ１の出力側と第１のオペアンプＯＰ１の非反
転入力側との間にある３つのキャパシタンスＣ１，Ｃ２またはＣ３のうちの１つ
を接続し、クロック信号Ｔにより制御される。これにより３つのキャパシタンス
のうちの１つは、それぞれオペアンプの帰還キャパシタンスとして接続可能であ
る。 第２のアナログ積分回路４は、第２のオペアンプＯＰ２を有している。この第
２のオペアンプＯＰ２の反転入力側には、第１のスイッチＳ１１が前置接続され
ており、この第１のスイッチＳ１１が第２のアナログ積分回路４の入力側を形成
している。第２のオペアンプＯＰ２の非反転入力側は、基準電位ＶＳＳに接続さ
れている。第２のオペアンプＯＰ２の出力側は第２のアナログ積分回路４の出力
側を形成している。この第２のオペアンプＯＰ２の出力側は、第４のスイッチＳ
２と３つのキャパシタンスＣ４，Ｃ５およびＣ６のうちの１つを介して第２のオ
ペアンプＯＰ２の非反転入力側に接続可能である。マルチプレクサである第４の
スイッチＳ２は、第２のオペアンプＯＰ２の出力側と第２のオペアンプＯＰ２の
非反転入力側との間にある３つのキャパシタンスＣ４，Ｃ５またはＣ６のうちの
１つを接続し、クロック信号Ｔにより制御される。これにより３つのキャパシタ
ンスのうちの１つは、それぞれオペアンプの帰還キャパシタンスとして接続可能
である。 第１のアナログ積分回路３の３つのキャパシタンスＣ１〜Ｃ３、または第２の
アナログ積分回路４の３つのキャパシタンスＣ４〜Ｃ６をできるだけ小さく保た
なければならないが、これは、オペアンプＯＰ１またはＯＰ２の出力電流、ひい
ては立ち上がり時間を最小化するためである。第２のアナログ積分回路４の３つ
のキャパシタンスＣ４〜Ｃ６は、第１のアナログ積分回路３の３つのキャパシタ
ンスＣ１〜Ｃ３よりも小さくすることができる。というのも、第１のアナログ積
分回路３において生じる（熱）雑音は、第１のアナログ積分回路３の１次の整形
機能によって低減されるからである。 この場合には、３つのアナログ入力信号Ｉｎ０，Ｉｎ１およびＩｎ２のそれぞ
れには、第１のアナログ積分回路３の３つのキャパシタンスＣ１，Ｃ２およびＣ
３のうちの１つ、または第２のアナログ積分回路４の３つのキャパシタンスＣ４
，Ｃ５およびＣ６のうちの１つが割当てられる。キャパシタンスＣ１〜Ｃ３、ま
たはＣ４〜Ｃ６は、アナログ積分回路の積分すべき入力信号のための状態メモリ
を形成している。 シグマ‐デルタ式アナログ／デジタル変換器は、パイプライン原理に従って動
作する。次の表は、クロック信号Ｔの異なった周期１から７の間の、第１のアナ
ログ積分回路３および第２のアナログ積分回路４の状況と第１のレジスタ２０、
第２のレジスタ２１および第３のレジスタ２２の状況を明らかにしている（下付
の添字はクロック周期を表しており、このクロック周期において、アナログ入力
信号はマルチプレクサＭＵＸの出力側にある）。
【表１】 クロック周期４までに、シグマ‐デルタ式アナログ／デジタル変換器は定常状態
に達しなければならない。というのも、第２のアナログ積分回路４および第１か
ら第３のレジスタ２０から２２に記憶されている値は、３つのアナログ入力信号
Ｉｎ０からＩｎ２とは関係のない初期値だからである。第５クロック周期からは
、シグマ‐デルタ式アナログ／デジタル変換器は、アナログ入力信号Ｉｎ０から
Ｉｎ２のサンプル値で「満たされる」。表から分かるように、第１のアナログ積
分回路３の入力側にフィードバックされる第２のレジスタ２１の出力は、マルチ
プレクサＭＵＸを介して同様に第１のアナログ積分回路３の入力側にフィードバ
ックされるアナログ入力信号を有している。同じことが第２のアナログ積分回路
４にも当てはまる。第１および第２のアナログ積分回路に対して定められる値は
、もちろんそれぞれの値に対する状態メモリを形成するキャパシタンスに関係し
ている。クロック信号Ｔによって、そのつど適切な状態メモリまたはそのつど適
切なキャパシタンスが、アナログ積分回路内のオペアンプに接続される。 個々のコンポーネントの遅延時間、積分時定数などのような様々なパラメータ
に基づいて、クロック信号Ｔは、そのつど制御すべきコンポーネントに適合され
る。例えば、クロック信号のクロック線上の信号遅延時間に基づいて、個々のク
ロック周期がオーバーラップせず、これによって変換エラーが生じないよう注意
しなければならない。別の例は、考慮すべきアナログ積分回路の積分期間である
。この場合には、１つの値の積分は、次の値が積分される前に終了しなければな
らない。この場合にはさらに、シフトレジスタによる遅延を、例えばクロック信
号の半周期分の遅延により延ばす必要がある。 シグマ‐デルタ式アナログ／デジタル変換器の最も重要なコンポーネントは、
アナログ積分回路内に保持されているオペアンプであり、このオペアンプは、セ
トリング時間および立ち上がり時間に関して非常に慎重に選択されなければなら
ない。この場合、オペアンプが短いセトリング時間を有していることは重要では
なく、むしろオペアンプは、セトリング時間の間、線形的に動作しなければなら
ない。立ち上がり時間は、この場合には、セトリング時間を制限するものではな
い。
に達しなければならない。というのも、第２のアナログ積分回路４および第１か
ら第３のレジスタ２０から２２に記憶されている値は、３つのアナログ入力信号
Ｉｎ０からＩｎ２とは関係のない初期値だからである。第５クロック周期からは
、シグマ‐デルタ式アナログ／デジタル変換器は、アナログ入力信号Ｉｎ０から
Ｉｎ２のサンプル値で「満たされる」。表から分かるように、第１のアナログ積
分回路３の入力側にフィードバックされる第２のレジスタ２１の出力は、マルチ
プレクサＭＵＸを介して同様に第１のアナログ積分回路３の入力側にフィードバ
ックされるアナログ入力信号を有している。同じことが第２のアナログ積分回路
４にも当てはまる。第１および第２のアナログ積分回路に対して定められる値は
、もちろんそれぞれの値に対する状態メモリを形成するキャパシタンスに関係し
ている。クロック信号Ｔによって、そのつど適切な状態メモリまたはそのつど適
切なキャパシタンスが、アナログ積分回路内のオペアンプに接続される。 個々のコンポーネントの遅延時間、積分時定数などのような様々なパラメータ
に基づいて、クロック信号Ｔは、そのつど制御すべきコンポーネントに適合され
る。例えば、クロック信号のクロック線上の信号遅延時間に基づいて、個々のク
ロック周期がオーバーラップせず、これによって変換エラーが生じないよう注意
しなければならない。別の例は、考慮すべきアナログ積分回路の積分期間である
。この場合には、１つの値の積分は、次の値が積分される前に終了しなければな
らない。この場合にはさらに、シフトレジスタによる遅延を、例えばクロック信
号の半周期分の遅延により延ばす必要がある。 シグマ‐デルタ式アナログ／デジタル変換器の最も重要なコンポーネントは、
アナログ積分回路内に保持されているオペアンプであり、このオペアンプは、セ
トリング時間および立ち上がり時間に関して非常に慎重に選択されなければなら
ない。この場合、オペアンプが短いセトリング時間を有していることは重要では
なく、むしろオペアンプは、セトリング時間の間、線形的に動作しなければなら
ない。立ち上がり時間は、この場合には、セトリング時間を制限するものではな
い。
【図１】 本発明による、２つのアナログ入力信号の変換のためのシグマ‐デルタ式Ａ／
Ｄ変換器の実施例を示す。
Ｄ変換器の実施例を示す。
１ １ビットアナログ／デジタル変換器 ２ シフトレジスタ ２０〜２２ １ビットレジスタ ３ 第１のアナログ積分回路 ４ 第２のアナログ積分回路 ５ 第１の切換スイッチ ６ 第２の切換スイッチ Ｉｎ０ 第１の入力信号 Ｉｎ１ 第２の入力信号 Ｉｎ２ 第３の入力信号 ＭＵＸ マルチプレクサ Ｔ クロック信号 Ｓ１ 第３の切換スイッチ Ｓ２ 第４の切換スイッチ Ｓ７ 第１のサンプリングスイッチ Ｓ８ 第３のサンプリングスイッチ Ｓ９ 第２のサンプリングスイッチ Ｓ１０ 第４のサンプリングスイッチ Ｓ１１ 第１のスイッチ Ｓ１２ 第２のスイッチ Ｓ１３ 第３のスイッチ Ｓ１４ 第４のスイッチ ＣＳ０ 第１のコンデンサ ＣＳ１ 第２のコンデンサ Ｃ１〜Ｃ３ 第１のアナログ積分回路の帰還キャパシタンス Ｃ１〜Ｃ３ 第２のアナログ積分回路の帰還キャパシタンス ＯＰ１ 第１のオペアンプ ＯＰ２ 第２のオペアンプ ＶＳＳ 基準電位 Ｖｒｅｆ＋ 第１の基準電圧 Ｖｒｅｆ− 第２の基準電圧
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１０月９日（２０００．１０．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】 本発明はアナログ／デジタル変換器に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】 EP-A-0 762 656明細書は、シグマ‐デルタ原理に従って動作し、複数の入力信
号を時分割多重で処理することのできるアナログ／デジタル変換器を開示してい
る。この変換器は、１つの１ビットアナログ／デジタル変換器、１つの１ビット
デジタル／アナログ変換器およびただ１つの積分回路を有している。複数の入力
信号は、マルチプレクサを介して積分回路に供給される。アナログ積分回路は、
複数の入力信号の数に相応する複数のキャパシタンスを含んでいる。これらのキ
ャパシタンスは、オペアンプの入力側と出力側との間に間接的に接続される。１
ビットデジタル／アナログ変換器の出力信号は、積分回路の入力側に遅延してフ
ィードバックされる。１周期分の遅延は、回路の２つの入力信号に相応している
。 シグマ‐デルタ方式に従って動作するアナログ／デジタル変換器は、何倍かで
オーバサンプリングされた入力信号から１ビットのデータストリームを形成する
。１次のシグマ‐デルタ式アナログ／デジタル変換器は、フィードバック構造を
有しており、このフィードバック構造において、デジタル出力信号は、デジタル
／アナログ変換器を介して加算器に負帰還結合される。加算器は、オーバサンプ
リングされたアナログ入力信号から負帰還結合されたアナログ信号を取り除き、
差分信号をアナログ積分回路によって積分し、このアナログ積分回路の出力信号
を１ビットアナログ／デジタル変換器を介してデジタル出力信号に変換する。ｎ
次のシグマ‐デルタ式アナログ／デジタル変換器は、ｎ個の直列接続されたアナ
ログ積分回路を有しており、フィードバック信号はこのｎ個の積分回路のそれぞ
れの入力側に供給される。 “The Design of Sigma-Delta Modulation Analog-to-Digital Converters”,
B.E.Boser,B.A.Wooley,IEEE Journal of Solid-State Circuits,vol.SC-23,pp.1
298-1308,December 1998では、シグマ‐デルタ式Ａ／Ｄ変換の原理が説明されて
おり、図１０には、微分アナログ信号をデジタル出力信号に変換する２次のシグ
マ‐デルタ式Ａ／Ｄ変換器の回路図が示されている。 “A 14-Bit 80-kHz Sigma-Delta A/D Converter: Modelling,Design and Perf
ormance Evaluation”,S.R.Norsworthy,I.G.Post,H.S.Fetterman,IEEE Journal
of Solid-State Circuits,vol.SC-24,pp.256-266,April,1989では、図６におい
て同様に２次のシグマ‐デルタ式Ａ／Ｄ変換器が示されている。 シグマ‐デルタ式変換器は、フィードバックおよび内部状態メモリを有してお
り、変換エラーを少なくするため定常状態に達しなければならないので、時分割
多重で変換器に供給される複数の入力信号の処理には問題がある。 US 5,627,536明細書から、時分割多重で供給される複数の信号を変換するため
のシグマ‐デルタ式アナログ／デジタル変換器が公知である。それぞれのアナロ
グサンプル値が変換される前に、変換器の内部状態メモリはリセットされなけれ
ばならず、変換器はサンプル値それぞれの変換のために新たに定常状態に達しな
ければならない。これは、シグマ‐デルタ式アナログ／デジタル変換器の変換速
度を低減させてしまうという点で不利である。 それゆえ本発明の基礎となっている技術的課題は、時分割多重で供給される複
数の入力信号を処理することのできるシグマ‐デルタ式アナログ／デジタル変換
器を提供し、変換速度がシグマ‐デルタ式アナログ／デジタル変換器のセトリン
グ時間において低減しないようにすることにある。 この課題は、請求項１の特徴を有するシグマ‐デルタ式アナログ／デジタル変
換器により解決される。シグマ‐デルタ式アナログ／デジタル変換器の有利な実
施形態は、それぞれの従属請求項から明らかである。 アナログ／デジタル変換器は、複数の積分回路と、１つの１ビットアナログ／
デジタル変換器と、１つの１ビットデジタル／アナログ変換器とを有している。
この複数のアナログ積分回路は直列接続されており、直列の最後のアナログ積分
回路には１ビットアナログ／デジタル変換器が後置接続されている。この１ビッ
トアナログ／デジタル変換器の出力信号は、１ビットデジタル／アナログ変換器
に供給され、この１ビットデジタル／アナログ変換器の出力信号は、各アナログ
積分回路の入力信号から減算される。直列接続されたアナログ積分回路の第１の
アナログ積分回路には、マルチプレクサを介して複数の入力信号が供給され、そ
れぞれのアナログ積分回路は、複数の入力信号に相応する複数のキャパシタンス
を有している。ここで、複数のキャパシタンスのうちのそれぞれのキャパシタン
スは、それぞれのアナログ積分回路においてオペアンプの出力側と入力側との間
に接続することができるので、帰還キャパシタンスが形成される。１ビットデジ
タル／アナログ変換器の出力信号は、複数の入力信号に応じて遅延される。有利
には、それぞれのアナログ積分回路の複数のキャパシタンスは状態メモリを形成
する。それぞれのアナログ積分回路において、複数の入力信号のうちのそれぞれ
の入力信号には、複数のキャパシタンスのうちの１つのキャパシタンスが割当て
られている。アナログ／デジタル変換器は、微分入力信号向けに構成することも
できる。この場合には、複数の微分入力信号のうちのそれぞれの微分入力信号に
２つのキャパシタンスが割当てられ、それゆえそれぞれのアナログ積分回路は、
全部で前記複数の微分入力信号の数の２倍のキャパシタンスを有する。本発明の
別の利点は、複数の入力信号を処理するための回路技術のコストの低減である。
というのも、複数の入力信号に相応する複数のシグマ‐デルタ式アナログ／デジ
タル変換器の代わりに、それぞれのケースにおいて、各アナログ積分回路には、
複数の入力信号に相応する複数のキャパシタンスが設けられるだけだからである
。有利には、これによりシグマ‐デルタ式アナログ／デジタル変換器をチップ上
に集積する際のチップ面積が節約される。
号を時分割多重で処理することのできるアナログ／デジタル変換器を開示してい
る。この変換器は、１つの１ビットアナログ／デジタル変換器、１つの１ビット
デジタル／アナログ変換器およびただ１つの積分回路を有している。複数の入力
信号は、マルチプレクサを介して積分回路に供給される。アナログ積分回路は、
複数の入力信号の数に相応する複数のキャパシタンスを含んでいる。これらのキ
ャパシタンスは、オペアンプの入力側と出力側との間に間接的に接続される。１
ビットデジタル／アナログ変換器の出力信号は、積分回路の入力側に遅延してフ
ィードバックされる。１周期分の遅延は、回路の２つの入力信号に相応している
。 シグマ‐デルタ方式に従って動作するアナログ／デジタル変換器は、何倍かで
オーバサンプリングされた入力信号から１ビットのデータストリームを形成する
。１次のシグマ‐デルタ式アナログ／デジタル変換器は、フィードバック構造を
有しており、このフィードバック構造において、デジタル出力信号は、デジタル
／アナログ変換器を介して加算器に負帰還結合される。加算器は、オーバサンプ
リングされたアナログ入力信号から負帰還結合されたアナログ信号を取り除き、
差分信号をアナログ積分回路によって積分し、このアナログ積分回路の出力信号
を１ビットアナログ／デジタル変換器を介してデジタル出力信号に変換する。ｎ
次のシグマ‐デルタ式アナログ／デジタル変換器は、ｎ個の直列接続されたアナ
ログ積分回路を有しており、フィードバック信号はこのｎ個の積分回路のそれぞ
れの入力側に供給される。 “The Design of Sigma-Delta Modulation Analog-to-Digital Converters”,
B.E.Boser,B.A.Wooley,IEEE Journal of Solid-State Circuits,vol.SC-23,pp.1
298-1308,December 1998では、シグマ‐デルタ式Ａ／Ｄ変換の原理が説明されて
おり、図１０には、微分アナログ信号をデジタル出力信号に変換する２次のシグ
マ‐デルタ式Ａ／Ｄ変換器の回路図が示されている。 “A 14-Bit 80-kHz Sigma-Delta A/D Converter: Modelling,Design and Perf
ormance Evaluation”,S.R.Norsworthy,I.G.Post,H.S.Fetterman,IEEE Journal
of Solid-State Circuits,vol.SC-24,pp.256-266,April,1989では、図６におい
て同様に２次のシグマ‐デルタ式Ａ／Ｄ変換器が示されている。 シグマ‐デルタ式変換器は、フィードバックおよび内部状態メモリを有してお
り、変換エラーを少なくするため定常状態に達しなければならないので、時分割
多重で変換器に供給される複数の入力信号の処理には問題がある。 US 5,627,536明細書から、時分割多重で供給される複数の信号を変換するため
のシグマ‐デルタ式アナログ／デジタル変換器が公知である。それぞれのアナロ
グサンプル値が変換される前に、変換器の内部状態メモリはリセットされなけれ
ばならず、変換器はサンプル値それぞれの変換のために新たに定常状態に達しな
ければならない。これは、シグマ‐デルタ式アナログ／デジタル変換器の変換速
度を低減させてしまうという点で不利である。 それゆえ本発明の基礎となっている技術的課題は、時分割多重で供給される複
数の入力信号を処理することのできるシグマ‐デルタ式アナログ／デジタル変換
器を提供し、変換速度がシグマ‐デルタ式アナログ／デジタル変換器のセトリン
グ時間において低減しないようにすることにある。 この課題は、請求項１の特徴を有するシグマ‐デルタ式アナログ／デジタル変
換器により解決される。シグマ‐デルタ式アナログ／デジタル変換器の有利な実
施形態は、それぞれの従属請求項から明らかである。 アナログ／デジタル変換器は、複数の積分回路と、１つの１ビットアナログ／
デジタル変換器と、１つの１ビットデジタル／アナログ変換器とを有している。
この複数のアナログ積分回路は直列接続されており、直列の最後のアナログ積分
回路には１ビットアナログ／デジタル変換器が後置接続されている。この１ビッ
トアナログ／デジタル変換器の出力信号は、１ビットデジタル／アナログ変換器
に供給され、この１ビットデジタル／アナログ変換器の出力信号は、各アナログ
積分回路の入力信号から減算される。直列接続されたアナログ積分回路の第１の
アナログ積分回路には、マルチプレクサを介して複数の入力信号が供給され、そ
れぞれのアナログ積分回路は、複数の入力信号に相応する複数のキャパシタンス
を有している。ここで、複数のキャパシタンスのうちのそれぞれのキャパシタン
スは、それぞれのアナログ積分回路においてオペアンプの出力側と入力側との間
に接続することができるので、帰還キャパシタンスが形成される。１ビットデジ
タル／アナログ変換器の出力信号は、複数の入力信号に応じて遅延される。有利
には、それぞれのアナログ積分回路の複数のキャパシタンスは状態メモリを形成
する。それぞれのアナログ積分回路において、複数の入力信号のうちのそれぞれ
の入力信号には、複数のキャパシタンスのうちの１つのキャパシタンスが割当て
られている。アナログ／デジタル変換器は、微分入力信号向けに構成することも
できる。この場合には、複数の微分入力信号のうちのそれぞれの微分入力信号に
２つのキャパシタンスが割当てられ、それゆえそれぞれのアナログ積分回路は、
全部で前記複数の微分入力信号の数の２倍のキャパシタンスを有する。本発明の
別の利点は、複数の入力信号を処理するための回路技術のコストの低減である。
というのも、複数の入力信号に相応する複数のシグマ‐デルタ式アナログ／デジ
タル変換器の代わりに、それぞれのケースにおいて、各アナログ積分回路には、
複数の入力信号に相応する複数のキャパシタンスが設けられるだけだからである
。有利には、これによりシグマ‐デルタ式アナログ／デジタル変換器をチップ上
に集積する際のチップ面積が節約される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】 本発明によれば、１ビットデジタル／アナログ変換器の出力信号は、シフトレ
ジスタにより遅延され、このシフトレジスタは、複数のアナログ積分回路に相応
する複数の出力側を有している。複数の出力側のそれぞれは、複数のアナログ積
分回路のうちの１つのアナログ積分回路の入力側につながっている。それゆえ、
アナログ積分回路には１ビットデジタル／アナログ変換器の正しい出力信号が供
給される。 本発明によれば、クロック信号がシフトレジスタをクロック制御し、このクロ
ック信号はこれと並列して複数のサンプリングスイッチもクロック制御する。そ
れぞれのアナログ積分回路には、サンプリングスイッチが前置接続されており、
各アナログ積分回路では、クロック信号によって、複数のキャパシタンスのうち
の１つのキャパシタンスが、オペアンプの出力側と入力側との間に接続される。
このクロック信号は、これによって複数の入力信号の変換の経過を制御する。
ジスタにより遅延され、このシフトレジスタは、複数のアナログ積分回路に相応
する複数の出力側を有している。複数の出力側のそれぞれは、複数のアナログ積
分回路のうちの１つのアナログ積分回路の入力側につながっている。それゆえ、
アナログ積分回路には１ビットデジタル／アナログ変換器の正しい出力信号が供
給される。 本発明によれば、クロック信号がシフトレジスタをクロック制御し、このクロ
ック信号はこれと並列して複数のサンプリングスイッチもクロック制御する。そ
れぞれのアナログ積分回路には、サンプリングスイッチが前置接続されており、
各アナログ積分回路では、クロック信号によって、複数のキャパシタンスのうち
の１つのキャパシタンスが、オペアンプの出力側と入力側との間に接続される。
このクロック信号は、これによって複数の入力信号の変換の経過を制御する。
Claims (9)
- 【請求項１】 複数のアナログ積分回路（３，４）ならびに１ビットアナロ
グ／デジタル変換器（１）および１ビットデジタル／アナログ変換器（５，６）
を有するアナログ／デジタル変換器であって、 前記複数のアナログ積分回路（３，４）は直列接続されており、直列の最後の
アナログ積分回路には、前記１ビットアナログ／デジタル変換器（１）が後置接
続されており、 前記１ビットアナログ／デジタル変換器（１）の出力信号は、前記１ビットデ
ジタル／アナログ変換器（５，６）に供給され、前記１ビットデジタル／アナロ
グ変換器（５，６）の出力信号は、前記アナログ積分回路（３，４）のそれぞれ
の入力信号から減算され、 前記直列接続されたアナログ積分回路（３，４）の第１のアナログ積分回路（
３）には、マルチプレクサ（ＭＵＸ）を介して複数の入力信号（Ｉｎ０，Ｉｎ１
，Ｉｎ２）が供給される形式のアナログ／デジタル変換器において、 前記アナログ積分回路（３，４）のそれぞれは、前記複数の入力信号（Ｉｎ０
，Ｉｎ１，Ｉｎ２）の数に相応する複数のキャパシタンス（Ｃ１〜Ｃ３，Ｃ４〜
Ｃ６）を有しており、 前記アナログ積分回路（３，４）のそれぞれにおいては、前記複数のキャパシ
タンスのうちのそれぞれ１つのキャパシタンスが、オペアンプ（ＯＰ１，ＯＰ２
）の出力側と入力側との間で接続可能であり、 前記１ビットデジタル／アナログ変換器の出力信号は、前記複数の入力信号の
数に応じて遅延される、ことを特徴とするアナログ／デジタル変換器。 - 【請求項２】 前記１ビットデジタル／アナログ変換器の出力信号は、シフ
トレジスタ（２）によって遅延され、 前記シフトレジスタ（２）は、前記複数のアナログ積分回路（３，４）に相応
する複数の出力側（２３，３４）を有している、請求項１記載のアナログ／デジ
タル変換器。 - 【請求項３】 前記シフトレジスタ（２）は、クロック信号（Ｔ）によりク
ロック制御され、 前記クロック信号（Ｔ）は、前記アナログ積分回路（３，４）に前置接続され
ている複数のサンプリングスイッチ（Ｓ７，Ｓ８，Ｓ９，Ｓ１０）を並列してク
ロック制御し、 前記クロック信号（Ｔ）によって、前記アナログ積分回路（３，４）のそれぞ
れにおいて、前記複数のキャパシタンス（Ｃ１〜Ｃ３，Ｃ４〜Ｃ６）のうちのそ
れぞれ１つのキャパシタンスが、前記オペアンプ（ＯＰ１，ＯＰ２）の出力側と
入力側との間に接続される、請求項２記載のアナログ／デジタル変換器。 - 【請求項４】 前記シフトレジスタ（２）の複数の出力側（２３，２４）の
それぞれは、前記クロック信号（Ｔ）の１クロック周期分だけ互いに遅延されて
いる、請求項３記載のアナログ／デジタル変換器。 - 【請求項５】 前記シフトレジスタ（２）の複数の出力側（２３，２４）の
うちの第１の出力側（２３）は、入力信号（Ｉｎ０，Ｉｎ１，Ｉｎ２）の数より
１つだけ少ないクロック周期分だけ遅延されており、 前記シフトレジスタ（２）の複数の出力側（２３，２４）のうちの第２の出力
側（２４）は、さらに１クロック周期分だけ遅延されている、請求項４記載のア
ナログ／デジタル変換器。 - 【請求項６】 前記複数のキャパシタンス（Ｃ１〜Ｃ３，Ｃ４〜Ｃ６）のそ
れぞれは、前記アナログ積分回路（３，４）のそれぞれにおいて、同じ容量値を
有する、請求項１から５のいずれか１項記載のアナログ／デジタル変換器。 - 【請求項７】 前記アナログ積分回路（３，４）のそれぞれの利得係数は、
前記オペアンプ（ＯＰ１，ＯＰ２）の入力側に前置接続されているコンデンサ（
ＣＳ０，ＣＳ１）と前記複数のキャパシタンス（Ｃ１〜Ｃ３，Ｃ４〜Ｃ６）のう
ちの１つのキャパシタンスとの比により定められる、請求項１から６のいずれか
１項記載のアナログ／デジタル変換器。 - 【請求項８】 前記アナログ積分回路（３，４）のそれぞれの利得係数は、
０．５である、請求項７記載のアナログ／デジタル変換器。 - 【請求項９】 前記第１のアナログ積分回路（３）の複数のキャパシタンス
（Ｃ１〜Ｃ３）の容量値は、別のアナログ積分回路（４）の複数のキャパシタン
ス（Ｃ４〜Ｃ６）の容量値よりも大きい、請求項１から８のいずれか１項記載の
アナログ／デジタル変換器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19857042 | 1998-12-10 | ||
| DE19857042.2 | 1998-12-10 | ||
| PCT/DE1999/003927 WO2000035096A2 (de) | 1998-12-10 | 1999-12-08 | Analog-digital-umsetzer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002532937A true JP2002532937A (ja) | 2002-10-02 |
Family
ID=7890648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000587448A Withdrawn JP2002532937A (ja) | 1998-12-10 | 1999-12-08 | アナログ／デジタル変換器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6340945B1 (ja) |
| EP (1) | EP1138120B1 (ja) |
| JP (1) | JP2002532937A (ja) |
| KR (1) | KR20010082331A (ja) |
| CN (1) | CN1127217C (ja) |
| DE (1) | DE59901977D1 (ja) |
| WO (1) | WO2000035096A2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038637A1 (ja) * | 2004-10-05 | 2006-04-13 | Rohm Co., Ltd. | Ｄａｃとｓｃｆを有する電子回路及び半導体装置 |
| JP2011259191A (ja) * | 2010-06-09 | 2011-12-22 | Asahi Kasei Electronics Co Ltd | Δς変調器 |
| WO2014141350A1 (ja) * | 2013-03-12 | 2014-09-18 | パナソニック株式会社 | Ａｄ変換器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883923B2 (ja) | 2002-07-26 | 2007-02-21 | シャープ株式会社 | 相関器 |
| US7319423B2 (en) * | 2002-07-31 | 2008-01-15 | Quantum Semiconductor Llc | Multi-mode ADC and its application to CMOS image sensors |
| US7518540B2 (en) * | 2002-07-31 | 2009-04-14 | Quantum Semiconductor Llc | Multi-mode ADC and its application to CMOS image sensors |
| AU2003255371A1 (en) * | 2002-07-31 | 2004-02-23 | Carlos J. R. P. Augusto | Asynchronous serial analog-to-digital converter methodology having dynamic adjustment of the bandwith |
| US7142142B2 (en) * | 2004-02-25 | 2006-11-28 | Nelicor Puritan Bennett, Inc. | Multi-bit ADC with sigma-delta modulation |
| DE102004009611B4 (de) * | 2004-02-27 | 2010-01-14 | Infineon Technologies Ag | Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler |
| CN100365938C (zh) * | 2004-03-11 | 2008-01-30 | 中国电子科技集团公司第二十四研究所 | 12位折叠插入结构a/d转换器 |
| ATE449463T1 (de) * | 2005-04-15 | 2009-12-15 | Semtech Internat Ag | Elektronische schaltung zur analog/digital- umsetzung eines analogen einlasssignals |
| US7221191B2 (en) * | 2005-05-23 | 2007-05-22 | Analog Devices, Inc. | Signal samplers with enhanced dynamic range |
| US7884746B2 (en) * | 2008-04-11 | 2011-02-08 | Texas Instruments Incorporated | Noise limitation of a signal dependent multibit digital to analog signal conversion |
| US8466821B2 (en) * | 2010-01-20 | 2013-06-18 | Panasonic Corporation | Delta sigma ADC |
| US20230136534A1 (en) * | 2021-11-01 | 2023-05-04 | Electronics And Telecommunications Research Institute | Dynamic high-resolution analog to digital converter and operating method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0169535B1 (en) * | 1984-07-23 | 1992-06-10 | Nec Corporation | Analog to digital converter |
| US5248971A (en) * | 1992-05-19 | 1993-09-28 | Mandl William J | Method and apparatus for multiplexed oversampled analog to digital modulation |
| JPH088465B2 (ja) * | 1992-11-20 | 1996-01-29 | 日本電気株式会社 | スイッチトキャパシタ回路 |
| US5627536A (en) | 1994-12-27 | 1997-05-06 | Advanced Micro Devices, Inc. | Multiplexed delta-sigma modulator |
| US5949360A (en) * | 1995-09-06 | 1999-09-07 | Yamaha Corporation | Analog/digital converter utilizing time-shared integrating circuitry |
| JP3512292B2 (ja) * | 1996-01-30 | 2004-03-29 | 忠弘 大見 | 半導体装置及びこれを用いた算術演算システム、画像処理システム、音声信号処理システム、パターン認識システム、信号処理システム、並列データ処理システム、ビデオ信号処理システム |
-
1999
- 1999-12-08 EP EP99967870A patent/EP1138120B1/de not_active Expired - Lifetime
- 1999-12-08 DE DE59901977T patent/DE59901977D1/de not_active Expired - Lifetime
- 1999-12-08 WO PCT/DE1999/003927 patent/WO2000035096A2/de not_active Application Discontinuation
- 1999-12-08 JP JP2000587448A patent/JP2002532937A/ja not_active Withdrawn
- 1999-12-08 KR KR1020017007216A patent/KR20010082331A/ko not_active Application Discontinuation
- 1999-12-08 CN CN99814210A patent/CN1127217C/zh not_active Expired - Fee Related
-
2001
- 2001-06-08 US US09/875,971 patent/US6340945B1/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038637A1 (ja) * | 2004-10-05 | 2006-04-13 | Rohm Co., Ltd. | Ｄａｃとｓｃｆを有する電子回路及び半導体装置 |
| JP2011259191A (ja) * | 2010-06-09 | 2011-12-22 | Asahi Kasei Electronics Co Ltd | Δς変調器 |
| WO2014141350A1 (ja) * | 2013-03-12 | 2014-09-18 | パナソニック株式会社 | Ａｄ変換器 |
| US9276603B2 (en) | 2013-03-12 | 2016-03-01 | Panasonic Intellectual Property Management Co., Ltd. | AD converter |
| JPWO2014141350A1 (ja) * | 2013-03-12 | 2017-02-16 | パナソニックＩｐマネジメント株式会社 | Ａｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000035096A2 (de) | 2000-06-15 |
| US6340945B1 (en) | 2002-01-22 |
| WO2000035096A3 (de) | 2000-10-19 |
| EP1138120B1 (de) | 2002-07-03 |
| CN1127217C (zh) | 2003-11-05 |
| DE59901977D1 (de) | 2002-08-08 |
| EP1138120A2 (de) | 2001-10-04 |
| CN1329776A (zh) | 2002-01-02 |
| KR20010082331A (ko) | 2001-08-29 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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