CN100365938C

CN100365938C - 12位折叠插入结构a/d转换器

Info

Publication number: CN100365938C
Application number: CNB2004100065924A
Authority: CN
Inventors: 舒辉然; 范麟; 张加斌; 李儒章; 徐世六; 刘英清; 胡刚毅; 杨伟; 肖坤光; 严顺炳; 陈光炳; 蒋和全; 余晋川
Original assignee: CETC 24 Research Institute
Current assignee: CETC 24 Research Institute
Priority date: 2004-03-11
Filing date: 2004-03-11
Publication date: 2008-01-30
Anticipated expiration: 2024-03-11
Also published as: CN1561001A

Abstract

本发明涉及一种12位折叠插入结构A/D转换器，其特征在于内部的高六位A/D和低七位A/D均为折叠插入结构，采用两步转换的方法构成一个高速12位A/D转换器。内部的时序电路产生九相时钟，控制整个12位A/D正常工作；差分输入的模拟信号inP和inN分别经过采样开关和第一个跟踪保持放大器TH1，由TH1的输出同时进入高六位A/D(ADC6)和第二跟踪保持放大器TH2；模拟信号进入ADC6后，产生6位数码，进入D-触发器组和六位D/A转换器(DAC6)，同时通过DAC6产生一个模拟信号与TH2出来的输入模拟信号相减，形成残差；经残差放大器放大32倍后，进入低七位A/D，并得到一个7位数码；低7位数码进入D-触发器组，与上一个进入D-触发器组的高6位数码同步，并通过校正电路进行数字校正后，经三态电路输出12位数码。

Description

12位折叠插入结构A/D转换器

本发明涉及一种A/D转换器电路，特别涉及一种将模拟信号转换为数字信号的一种12位折叠插入结构A/D转换器。

现有高速A/D转换器的典型结构一是全并行(flash)结构，二是多级流水线(pipeline)结构；全并行结构的速度和精度及位数很大程度上受限于比较器，通常只能作到8位；多级流水线结构可以达到12位，也是一种较理想的电路结构，转换器的基本单元是每级1.5位的全并行结构。

本发明涉及一种12位折叠插入结构A/D转换器，可与12位多级流水线结构的A/D转换器貔美；就提高速度而言，折叠插入结构A/D更有潜力。

近几年来，在国外有关于六位、八位的flash结构的A/D转换器的报道，但没有采用折叠插入结构的A/D来构成12位A/D转换器的相关报道和产品问世；国内没有第二家做与本发明相同的工作。

鉴于上述因素，本发明的目的是：解决flash结构A/D能达到高速但难于实现精度和逐次比较结构与∑-Δ结构的A/D能实现高精度但在10位以上速度难于突破1MHz的矛盾，采用折叠插入结构A/D转换器的原理，构成高速高位12位A/D转换器。

为实现上述目的，本发明的12位折叠插入结构A/D转换器，是将模拟信号转换为数字信号，包括：

级连连接的两个跟踪/保持放大器，对输入的差分形式的模拟信号依次进行跟踪/保持处理，其第一个跟踪/保持放大器的输入端分别通过一个采样开关电路接差分形式的模拟信号输入端，输出端接第二个跟踪/保持放大器输入端；和

两个采用折叠插入结构的A/D转换单元，一个是高六位A/D转换单元，将来自所述的第一个跟踪/保持放大器输出端的模拟信号转换为高六位数码，另一个是低七位A/D转换单元，产生低七位数码；和

一个六位D/A转换单元，将来自高六位A/D转换单元输出端的高六位数码转换为对应的模拟信号，并与来自所述的第二个跟踪/保持放大器输入和输出端的模拟信号进行减法处理，产生模拟残差信号；和

一个残差放大器，将来自六位D/A转换单元的模拟残差信号放大后，向所述的低七位A/D转换单元输入端输入所述的残差信号；和

一个数字校正电路，采用同时进位法构成，与所述的两个A/D转换单元输出端之间分别接有时钟延迟电路，将经分别延迟处理后的所述高六位数码和低七位数码进行校正，产生精确的12位数码，通过与其连接的三态缓冲器输出；和

一个时钟产生电路，产生九相时钟，控制所述的整个12位折叠插入A/D转换器正常工作。

所述的两个折叠插入结构A/D转换单元结构相似，包括：

一个前置放大器组，将来自所述第一个跟踪/保持放大器和残差放大器输出端分别产生高六位和低七位相应的全部过零点；和

两个折叠放大器组，将来自前置放大器组的信号依次进行第一次折叠处理和第二次折叠处理；和

一个“粗位”放大器组，产生高三位即“粗位”的过零点；和两个锁存器组，其中一个与“粗位”放大器组连接，产生“粗位”数码，另一个连接第二次折叠处理的折叠放大器组的输出，产生低三位即“精位”数码；和

一个“粗位”与“精位”之间的对齐校正电路，连接在“粗位”与“精位”锁存器之后，实现“粗位”与“精位”之间的对齐校正。

所述的对齐校正电路包括：

两个RS触发器组，分别对来自所述“粗位”和“精位”锁存器组的“粗位”和“精位”数码信号整形；和与其连接的

两个指针码产生电路，分别将“粗位”和“精位”的温度计码转换为相应的指针码；和与“粗位”指针码产生电路相连的

一个“粗位”中的最低位特征信息产生电路；和与其输出连接的

两组三输入“粗位”数码切换电路；和

一个对齐校正控制电路，其输入来自“粗位”的最低位特征信息产生电路的输出和“精位”RS触发器组的I、Q端；和

两个编码电路，分别将对齐校正后的“粗位”和“精位”数码编译为二进制码。

所述的折叠放大器组具有三对输入端一对输出端，使两次折叠均为三折。

所述的六位D/A转换单元包括：

两个结构相似的电路，以适应内部的差分结构的需要。

所述的残差放大器包括五个级连的放大器，以满足高频应用的要求；

所述的各种放大器都有相应的直流偏置电路，高六位和低七位A/D转换单元、六位D/A转换单元接有基准电路，为其提供基准电压，高六位和低七位A/D转换单元与数字校正电路之间的延迟电路分别为4个级连的六位触发器和一个七位D-触发器组。

附图简要说明

附图1是本发明的12位折叠插入结构A/D转换器电路方框图；

附图2是本发明的6位A/D转换器方框图；

附图3是本发明的7位A/D转换器方框图；

附图4是本发明的折叠放大器单元符号图；

附图5“粗位”与“精位”对齐校正电路图。

以下将参照说明书附图，详细描述本发明的实施例。

图1是本发明一实施例的高速12位A/D转换器电路方框图，图1中的“ADC6”是高六位A/D转换器，“ADC7”是低七位A/D转换器，均为折叠插入结构，具有flash的速度而大大减少了元器件的数量；高六位A/D转换单元采用三位“粗位”，即六位的高三位加三位“精位”，即六位的低三位构成；低七位A/D转换单元，采用七位的高三位，即“粗位”加七位的低四位，即精位构成。图1中的“TH1”是第一个跟踪保持放大器，由inP、inN端输入的外部待转换的模拟信号以差分信号的形式分别通过一个采样开关电路samp进入“TH1”，“TH1”的输出连接到高六位A/D和第二个跟踪保持放大器“TH2”的输入，高六位A/D对输入模拟信号转换，产生高六位数码。

图1中“DAC6N”和“DAC6P”是六位D/A的两部分，以适应内部的差分结构，并和“TH2”一起构成减法电路，即将“TH2”输入和输出端输入的模拟输入电压和D/A转换单元所转换的与高六位数码所对应的模拟量相减得到残差信号，经残差放大器“ral-5n”放大32倍后进入“ADC7”，低七位A/D是对放大后的残差进行转换产生低七位数码。

图1中的“D-C”是数字校正电路，在“D-C”和“ADC6”之间有四个级连的六位D-触发器组，将来自“ADC6”的高六位数码延迟四个时钟周期；在“D-C”和“ADC7”之间有一个级连的七位D-触发器组，将来自“ADC7”的低七位数码延迟一个时钟周期；高六位数码和低七位数码经数字校正电路校正后，得到对应于模拟输入信号的12位数码，经三态缓冲器3-S输出。

在图1中“ADC6”和“ADC7”之间是减法电路和残差放大器，有如下的连接关系：“DAC6N”的输出端连接第一级残差放大器“ral-5n”的负端输入，“DAC6P”的输出端连接正端输入；“DAC6N”和“DAC6P”的输入来自“ADC6”的数码信号和“TH2”输入端和输出端的模拟信号；“TH2”输入和输出负端连接“DAC6N”，“TH2”输入和输出正端连“DAC6P”。“ADC6”输出的数码信号分为两部分，一部分是高三位即“粗位”，高三位的三个负端输出接”DAC6N”，高三位的三个正端输出接”DAC6P”；另一部分是低三位即“精位”，低三位的三个正端输出和三个负端输出同时接“DAC6N”和“DAC6P”；“ral-5n”中第五级放大器输出接“ADC7”。

整个12位折叠插入A/D转换器的各电路在时钟产生电路CLK产生的九相时钟控制下正常工作。

图2是本发明的6位A/D转换器电路方框图，图中的“flash”框图是“粗三位”的放大器组，“pre_op_”是“精位”的前置放大器，这两部分有相同的模拟输入VinP、VinN，不同的参考电压输入；以六位A/D为例，为了减少器件数量，折叠后还要插入一位，在前端只有五位，对应32个过零点，即对应32个电压小刻度，“精位”的前置放大器的参考电压输入VrN、VrP就是32个电压小刻度中的每个小刻度；“粗位”的放大器的参考电压输入就是32个电压刻度中的8个大刻度，每个大刻度等于四个个小刻度，由此可见，“粗位”的全并行(flash)结构与通常的全并行结构不同，对元器件要求降低，因此频率更高；图2中的“fold1-6b”是第一次折叠放大器组的方框图，“fold2-6b”是第二次折叠放大器组的方框图，可在“fold2-6b”中插入一位，也可在“fold1-6b”中插入一位；图2中的“latch_6bfold”是“精位”的锁存组的方框图，“latch_6bflash”是“粗位”的锁存组的方框图，“6bdigital”是“粗位”和“精位”的对齐校正电路框图。另外，图中的各种放大器直流偏置电压，由直流偏置产生电路提供。

图3是本发明的7位A/D转换器电路方框图，输入端AinP和AinN与图1中的残差放大器输出相接。与图2相比，方框图的个数和连接方式相同，工作原理相同，不同的是“精位”对应的前置放大器组，第一次折叠放大器组，第二次折叠放大器组，锁存器组和后面连接的数字校正电路所对应的位数都是四位，而不是三位。图3中的数字校正电路不需要供D/A的引出端。

图4是本发明的折叠放大器单元符号图，因图2和图3所示的折叠插入结构的A/D都采用两次折叠，每次三折，因此必须采用图4所示的折叠放大器，有三对输入，一对输出。

图5是“粗位”与“精位”对齐校正电路图，图5中两个RS触发器组RS_EF和与其分别连接的两个指针码产生电路1_of_8bt及1_of_8bn，分别将来自锁存器的“粗位”与“精位”的数码信号经触发器整形后，变成相对应的指针码；图5中的“msb-2bit”是“粗位”的最低位的特征信息产生电路，图5中的“mux_control”是对齐校正的控制电路，它是根据“粗位”的最低位和“精位”最高位及次高位之间存在固有的变化规律而设计的专用电路，其输入来自“msb-2bit”的一个输出和“精位”数码的I、Q两端。“msb-control”的输出作为两个“粗位”数码切换器“3_input_mux”和“3_input_muxt”的输入，控制“粗位”数码与“精位”数码对齐校正，最后采用两个编码器“3b_Encode”将“粗位”数码和“精位”数码编译成二进制码。

本发明的12位A/D转换器采用0.5μm的标准CMOS工艺加工的电路芯片，转换速度已达到50MSPS。

本领域普通技术人员通过阅读本说明书，可以对本申请所提出的技术方案进行各种各样的修改、变化和替换，而基于本发明的这些修改、变化和替换将不脱离本发明的权利要求所要求保护的范围。

Claims

1.一种12位折叠插入结构A/D转换器，将模拟信号转换为数字信号，其特征在于包括：

2.如权利要求1所述的A/D转换器，其特征在于，所述的两个折叠插入结构A/D转换单元结构相似，包括：

3.如权利要求2所述的折叠插入结构A/D转换器，其特征在于，所述的对齐校正电路包括：

两个指针码产生电路，分别将“粗位”和“精位”的温度计码转换为相应的指针码；和与“粗位”指针码产生电路相连的一个“粗位”中的最低位特征信息产生电路；和与其输出连接的

两组三输入“粗位”数码切换电路；和

4.如权利要求2所述的A/D转换器，其特征在于，所述的折叠放大器组具有三对输入端一对输出端，使两次折叠均为三折。

5.如权利要求1所述的A/D转换器，其特征在于，所述的六位D/A转换单元包括：

两个结构相似的电路，以适应内部的差分结构的需要。

6.如权利要求1所述的A/D转换器，其特征在于，所述的残差放大器包括五个级连的放大器，以满足高频应用的要求；

7.如权利要求1所述的A/D转换器，其特征在于，所述的各种放大器都有相应的直流偏置电路，高六位和低七位A/D转换单元、六位D/A转换单元接有基准电路，为其提供基准电压，高六位和低七位A/D转换单元与数字校正电路之间的延迟电路分别为4个级连的六位触发器和一个七位D-触发器组。