CN106341133A - 一种双通道时间交错异步流水线快闪型模数转换器 - Google Patents

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Abstract

本发明提供一种双通道时间交错异步流水线快闪型模数转换器，包括：第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC。该ADC采用双通道时间交错的异步流水线快闪型结构，每条通道的异步流水线快闪型结构采用多条异步采样通路以及低功耗的多相时钟发生器，免去了高功耗且限制带宽的残差放大器，适用于高速、低功耗和中等分辨率的应用。

Description

一种双通道时间交错异步流水线快闪型模数转换器
技术领域
本发明涉及集成电路模数转换器(ADC)芯片，具体涉及一种高速低功耗的双通道时间交错异步流水线快闪型模数转换器。
背景技术
在诸如超宽带(UWB)和下一代60GHz射频系统等的高数据率串行链接和数据通信中，高速度、低功耗、中等分辨率的模数转换器(Analog-to-Digital Converters，ADC)具有广泛的应用。其最主要的挑战是，如何在达到所需几个GS/s高采样率的同时保持更低的功耗。
常规流水线型ADC由于需工作在GHz带宽，每个流水线结构均包含大功耗的残差放大器以及采样保持电路。常规快闪型ADC的结构虽然具有高速的转换特性，但由于采用了大量的高速比较器，因而功耗更高。在快闪型ADC中，其采样频率主要受比较器延迟的限制。虽然随着CMOS工艺的进步比较器延迟已经变得很小，然而快闪型ADC比较器的数目、功耗、面积和输入电容等会随着分辨率以指数上升。为了解决这一问题，K.Ohhata等提出了分级比较(Sub-ranging)的快闪型和流水线型ADC(K.Ohhata,et al.,"Design of a 770-MHz,70-mW,8-bit Subranging ADC Using Reference Voltage Precharging Architecture,"IEEE Journal of Solid-State Circuits,vol.44,no.11,pp.2881-2990,Nov.2009；A.Verma and B.Razavi,"A10-Bit 500-MS/s 55-mW CMOS ADC,"IEEE Journal of Solid-State Circuits,vol.44,pp.3039-3050,Nov.2009)。在分级比较快闪型ADC中，通过在两个比较周期内执行转换，可减少比较器的数量；在流水线ADC中，快闪型转换操作被分为了更多的步骤。
在分级比较ADC转换中，第一级粗快闪型ADC首先判定最重要的位，之后数模转换器(Digital-to-Analog Converter,DAC)将得到的粗数字代码转换成等值的模拟量，并从输入模拟信号中减去DAC的输出，得到的残差信号通过运算放大器放大到满量程，然后该残差信号在快闪型ADC的第二级被转换。当该数据送到第二级时，另一个采样的数据被送入第一级，引入延迟。在流水线型ADC中，这一过程可重复多次以达到所需的分辨率。然而，即使分级比较可极大地减少比较器的数量，但是仍需要精确的级间处理。残差放大器通常需要高增益和带宽给接下来的快闪型ADC提供残差信号。在高速应用中，需要GS/s的采样率，这使得运算放大器的设计变得非常具有挑战性，运放的功耗会大幅增加。
发明内容
本发明目的在于提供一种不需要任何残差运算放大器的双通道时间交错异步流水线快闪型ADC，可在高速转化过程中实现低功耗。
为达上述目的，本发明提出一种高速低功耗的双通道时间交错异步流水线快闪型模数转换器，包括：第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC，第一跟踪保持电路、第二跟踪保持电路的输入分别连接至第一缓冲器、第二缓冲器，第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC的输入分别连接至第一跟踪保持电路、第二跟踪保持电路的输出，拟转换的输入电压分成两路进入第一缓冲器和第二缓冲器，第一跟踪保持电路、第二跟踪保持电路分别被周期相同相位相反的主时钟控制。
所述第一单通道的6位异步流水线快闪ADC和第二单通道的6位异步流水线快闪ADC的结构相同，均包括：串联电阻网络、第一级的2-bit数字量化、第二级的2-bit数字量化、第三级的2-bit数字量化和6-bit译码器，串联电阻网络连接参考电压，实现参考电压分压，分压后作为上述三级2-bit数字量化的参考电压输入，第一级的2-bit数字量化输出通过2-bit译码器、4-1多路选择器与第二级的2-bit数字量化输出通过4-bit译码器、16-1多路选择器，并与第三级的2-bit数字量化输出通过6-bit译码器，上述三级2-bit数字量化每个均包含三组采样保持量化电路，每组采样保持量化电路包括三个采样保持模块和一个比较器，三个采样保持模块受到六相时钟发生器产生的非交叠时钟信号控制，对拟转化的输入电压进行采样保持，并输入高速比较器，实现2-bit的量化信号输出。
与现有技术相比，本发明具有如下有益效果：
该ADC采用双通道时间交错的异步流水线快闪型结构，每条通道的异步流水线快闪型结构采用多条异步采样通路以及低功耗的多相时钟发生器，免去了高功耗且限制带宽的残差放大器，适用于高速、低功耗和中等分辨率的应用。
附图说明
图1是双通道时间交错的异步流水线快闪型ADC结构。
图2为图1中的六位异步流水线快闪型ADC架构。
图3为图1中的六位异步流水线快闪型ADC时序图。
图4(a)为六相时钟发生器。
图4(b)为六相时钟发生器的仿真时钟信号。
图5为双通道时间交错的异步流水线快闪型ADC仿真结果。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
图1为双通道时间交错的异步流水线快闪型ADC结构，通过多路复用并行ADC技术，时间交错可以很好地增加有效的转换率。双通道时间交错的异步流水线快闪型ADC结构如图1所示，结构包括第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC，第一跟踪保持电路、第二跟踪保持电路的输入分别连接至第一缓冲器、第二缓冲器，第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC的输入分别连接至第一跟踪保持电路、第二跟踪保持电路的输出，拟转换的输入电压分成两路进入第一缓冲器和第二缓冲器，第一跟踪保持电路、第二跟踪保持电路分别被周期相同相位相反的主时钟控制。
第一单通道的6位异步流水线快闪ADC和第二单通道的6位异步流水线快闪ADC的结构相同，具体参考图2。单通道的6位异步流水线快闪ADC结构包含连接参考电压REFN与REFP的串联电阻网络，可实现参考电压分压，这些电压将作为三个2-bit数字量化级的参考电压输入。上述三级2-bit数字量化每个包含三组采样保持量化电路，每组采样保持量化电路包括三个采样保持模块和一个比较器，三个采样保持模块受到六相时钟发生器产生的非交叠时钟信号控制，对拟转化的输入电压进行采样保持，并进一步输入高速比较器，最终实现2-bit的量化信号输出。第一级的2-bit数字量化输出通过2-bit译码器与4-1多路选择器，进一步与第二级的2-bit数字量化输出通过4-bit译码器与16-1多路选择器，并最终与第三级的2-bit数字量化输出通过6-bit译码器，实现该通道的6位模数转换功能。
图3为图1中的六位异步流水线快闪型ADC的时序和时钟控制，其细节工作时序描述如下：
步骤1：在三个不同通道SH1、SH2和SH3上以流水线功能采样输入信号，每个通道上的信号保持3个主时钟周期。在Ph1a期间，SH1通道上9个采样电容采样输入信号Vin[n]。在Ph2a内，第一阶段与Vin[n]一致量化两个最高位。
步骤2：第一阶段输出的编码决定了第二阶段在一个时钟周期(主时钟)延迟后的通过2位译码器和D锁存器实现的参考电压。多路选择器从第二阶段比较器中的串联电阻选择参考电压。在Ph1b期间，SH2采样通道采样新的输入信号Vin[n+1]。在Ph2b内，第二阶段在SH1采样通道上量化Vin[n]的下两位。同时，第一阶段在SH2通道上量化Vin[n+1]的前两位。
步骤3：在Ph1c期间，最后阶段SH1通道上，存储在DAC D寄存器中的4位编码决定了与Vin[n]相比较的参考电平。同时，在第一阶段SH3采样通道上采样新的输入信号Vin[n+2]。最终，在Ph2c内第三阶段量化与Vin[n]一致的最后两位。SH2和SH3采样通道上执行同样的采样转换过程。下一个时钟周期，SH1采样通道上采样新数据(Vin[n+3])。每个主时钟周期后，6位编码将通过二进制编码转换器输出。
同样地，所提出的异步流水线快闪型ADC采用多路采样通道的闪存量化器实现了三个流水线阶段，消除了放大器并减少了比较器数量，因此，这个架构可以获得低功耗和高速度。
图4(a)和4(b)为六相时钟发生器及其仿真时钟信号。为了在多路采样通道上实现异步流水线闪存，采用低功率六相时钟发生器。首先复位信号清除所有单元起初的电源。连接六个单元形成一个正反馈环，作为一个延迟锁相环，每相都有一个真正的延迟，结果产生六相时钟信号扫描。
所提出的六相时钟工作原理如下：单一的高脉冲信号(RST)开始加入六个动态延迟单元的环路。由于环路结构中连接了六个单元，重置后，下个输入时钟到来时，第一个单元输入(D)一个高电压。然后，高频脉冲信号(Ph1a)将被发送到第二阶段，与输入时钟同步。同时，第一阶段通过一个连接输入和输出的NMOS晶体管(M15)设置一个低电压。结果，每个单元的输出重置前一个单元的输出，即产生了六相时钟。基于时钟发生器的分频器这种类型的独特优势是每个时钟周期仅有一个单元转换，从而显著地减少了功耗。
与传统的流水线结构不同，使用3个采样通道(SH1、SH2、SH3)和6相时钟。所提出ADC有三个流水线阶段，每个阶段有三个比较器形成2位快闪量化器。对于流水线过程，在一个全局时钟周期期间，每个阶段需要采样量化一次和两个6相时钟。通过6个不同相的时钟控制在每个阶段使用的9个被动采样保持电路和量化器，如图3所示。同样地，每个阶段每3个比较器在不同采样通道上将量化2位分辨率。因此，通过异步时序控制，3个采样通道共享一个比较器。与传统的流水线ADC相同，每个阶段工作在快闪模式，三个阶段工作在流水线模式。注意，通过不同的2相时钟控制每个采样保持电路，在任何主时钟周期内，只有唯一一个通道采样输入信号，但是，三个通道在相应阶段都量化一次。结果，通过使用6相时钟控制和多路采样，异步流水线快闪ADC移除了残值放大器并且仅用9个比较器获得了6位分辨率。注意到，由于在3个全局时钟周期内完成了数据转换，该ADC的速度比逐次逼近寄存器模数转换器(SAR-ADC)快2倍。
为了证实时间交叉对所提出具有高采样率的ADC的实用性，通道1以400ps周期的CLK采样输入信号，通道2以相同周期但相位相反的CLKB采样输入信号，如图5所示。在时间交叉模式下的双通道工作，采样率是双倍。双通道采样相位是反相的。ADC通道1、2的主时钟分别是CLK和CLKB。采样时间错误更加小，更易校正。
综上所述，本发明的双通道时间交错异步流水线快闪型ADC不需要任何残差放大器。该ADC采用双通道时间交错的异步流水线快闪型结构，每条通道的异步流水线快闪型结构采用多条异步采样通路以及低功耗的多相时钟发生器，免去了高功耗且限制带宽的残差放大器，适用于高速、低功耗和中等分辨率的应用。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (2)

1.一种双通道时间交错异步流水线快闪型模数转换器，其特征在于，包括：第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC，第一跟踪保持电路、第二跟踪保持电路的输入分别连接至第一缓冲器、第二缓冲器，第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC的输入分别连接至第一跟踪保持电路、第二跟踪保持电路的输出，拟转换的输入电压分成两路进入第一缓冲器和第二缓冲器，第一跟踪保持电路、第二跟踪保持电路分别被周期相同相位相反的主时钟控制。
2.根据权利要求1的双通道时间交错异步流水线快闪型模数转换器，其特征在于，所述第一单通道的6位异步流水线快闪ADC和第二单通道的6位异步流水线快闪ADC的结构相同，均包括：串联电阻网络、第一级的2-bit数字量化、第二级的2-bit数字量化、第三级的2-bit数字量化和6-bit译码器，串联电阻网络连接参考电压，实现参考电压分压，分压后作为上述三级2-bit数字量化的参考电压输入，第一级的2-bit数字量化输出通过2-bit译码器、4-1多路选择器与第二级的2-bit数字量化输出一起通过4-bit译码器、16-1多路选择器，并与第三级的2-bit数字量化输出通过6-bit译码器，上述三级2-bit数字量化每个均包含三组采样保持量化电路，每组采样保持量化电路包括三个采样保持模块和一个比较器，三个采样保持模块受到六相时钟发生器产生的非交叠时钟信号控制，对拟转化的输入电压进行采样保持，并输入高速比较器，实现2-bit的量化信号输出。
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