CN110995268B

CN110995268B - 多阶逐次逼近型n bit模数转换器

Info

Publication number: CN110995268B
Application number: CN201911349818.3A
Authority: CN
Inventors: 郭建平; 陆颢瓒
Original assignee: Sun Yat Sen University
Current assignee: Sun Yat Sen University
Priority date: 2019-12-24
Filing date: 2019-12-24
Publication date: 2023-06-20
Anticipated expiration: 2039-12-24
Also published as: CN110995268A

Abstract

本发明提供一种多阶逐次逼近型n bit模数转换器，该模数转换器包括采样保持电路、时钟管理电路、输出控制电路、电源电路、电压基准和i阶SAR型sub‑ADC，采样保持电路对输入待测模拟信号进行采样后直接进入所有的sub‑ADC；每一阶sub‑ADC包括比较器，双输出电压型DAC和逻辑控制电路，控制逻辑电路控制双输出电压型DAC产生不同的电压再经比较器与输入待测模拟信号电压进行比较实现模数转换，同时控制逻辑电路将转换而来的数字信号输出以及开启下一阶sub‑ADC的工作。本发明在转换速度不变的基础上，降低了单个DAC和逻辑控制电路的复杂性，减小了电路规模。

Description

多阶逐次逼近型n bit模数转换器

技术领域

本发明涉及集成电路领域，尤其是涉及一种多阶逐次逼近型n bit模数转换器。

背景技术

模数转换器是一种常用的模拟集成电路，用于将模拟信号转换为数字信号，由于大多数传感器、通信系统收集并转换出的信号均为模拟信号，因此模数转换器大规模应用于电子、通信、光学等领域。大规模数字系统也无法离开模数转换器，以数字滤波器为例，数字滤波器需要利用高速模数转换器将模拟信号转换为数字信号再根据时间进行数字滤波。由此可见模数转换器在未来也有着非常广泛的应用。

现有模数转换器架构中，逐次逼近型模数转换器是一种功耗低、面积小、分辨率高、经济型较好的架构，但是这种架构的采样效率非常低，由于这种架构的ADC速度由内部的DAC速度决定，一般来讲需要DAC跑完整个分辨率所定义的周期才能采样一次，因此分辨率越高，采样速率越低。为提高采样速率，人们优化了DAC编码的方式，通过Binary-Search(二分查找法)方法，利用二分方式提高速度(Bekal A,Mathyarasa B,Goswami M,etal.Six-bit,reusable comparator stage-based asynchronous binary-search SAR ADCusing smart switching network[J].IET Circuits,Devices&Systems,2018,12(1):124-131.)，以16bit为例，原有的计数方式下，需要216个DAC周期，但在二分查找法下只需要16次DAC周期。不过逐次逼近型模数转换器对DAC的要求较高，特别是分辨率越高，DAC输出的准确率就下降，且规模增大，同时二分查找法对逻辑控制电路要求也非常高，设计难度较大。

发明内容

本发明的目的在于：针对现有技术存在的问题，提供一种多阶逐次逼近型n bit模数转换器，该模数转换器将原有的逐次逼近型模数转换器分为多个规模较小的逐次逼近型模数转换器，称为sub-ADC(Analog to Digital Converter)，在转换速度不变的基础上，降低了单个DAC和逻辑控制电路的复杂性，减小了电路规模。待测模拟信号经采样保持电路处理后同时进入所有的sub-ADC，每一阶sub-ADC包括一个比较器，一个规模较小的DAC(Digital to Analog Converter)和一个规模较小的逻辑控制电路，DAC除了产生用于比较的电压外还向下一阶sub-ADC提供参考电压，指导下一阶sub-ADC的比较范围，通过逐阶缩小参考电压的范围得到分辨率更高数值。由于每一阶的sub-ADC的分辨率较小，因此每一阶sub-ADC的电路规模相比传统的逐次逼近型ADC要小得多，即便在多阶条件下整体依旧比逐次逼近型小。

本发明的发明目的通过以下技术方案来实现：

一种多阶逐次逼近型n bit模数转换器，该模数转换器包括采样保持电路、时钟管理电路、输出控制电路、电源电路和电压基准，该模数转换器包括i阶SAR型sub-ADC，采样保持电路对输入待测模拟信号进行采样后直接进入所有的sub-ADC；每一阶sub-ADC包括比较器，双输出电压型DAC和逻辑控制电路，控制逻辑电路控制双输出电压型DAC产生不同的电压再经比较器与输入待测模拟信号电压进行比较实现模数转换，同时控制逻辑电路将转换而来的数字信号输出以及开启下一阶sub-ADC的工作。

进一步的，该模数转换器所有sub-ADC的分辨率之和为n。

进一步的，该sub-ADC包含的接口有上一阶输入SL、下一阶输出SR、数字信号输出Data Out、时钟信号输入CLK、模拟信号输入Ain、参考电压输入Ref+/Ref-和DAC输出Out+/Out-，其中上一阶输入SL、下一阶输出SR、数字信号输出Data Out、时钟信号输入CLK由逻辑控制电路引出，模拟信号输入Ain由比较器引出，参考电压输入Ref+/Ref-和DAC输出Out+/Out-由数模转换器引出。

进一步的，该sub-ADC中逻辑控制电路有上一阶输入SL、下一阶输出SR、数字信号输出Data Out、比较器输入COMPin、时钟信号输入CLK、提供DAC信号输出DACout共6个接口，设第k阶sub-ADC的分辨率为Kk bit，则数字信号输出Dataout和提供DAC信号输出DACout均为Kk bit总线。

进一步的，所述sub-ADC中逻辑控制电路在采样周期内工作时，提供DAC信号输出DACout以二分法输出控制信号，确定输入待测模拟信号所在区间后，数模转换器输出端Out-代表的量化值就由数字信号输出Data Out送到输出控制电路，同时下一阶输出SR输出本阶量化阶数的信号，输送到下一阶sub-ADC的上一阶输入SL，下一阶sub-ADC开始工作，各阶sub-ADC以此顺序完成所有分辨率的量化过程。

进一步的，所述双输出电压型DAC有Ref+/Ref-、Out+/Out-、Din 5个接口，Din接口与逻辑控制电路的提供DAC信号输出DACout以总线形式相连，Ref+/Ref-接口提供本阶sub-ADC的参考电压，Out+/Out-接口输出一对相邻一个量化单位的电压，其中Out+与比较器相连，比较器将Out+输出的电压与模拟信号输入Ain输入的待测模拟信号电压进行比较，比较结果输入逻辑控制电路的比较器输入COMPin接口。

进一步的，所述双输出电压型DAC包括译码器、分压电阻Rn、双刀单掷开关SWn、精密放大器，其中n＝1～p；各阶参考电压由分压电阻网络产生，设第k阶sub-ADC的分辨率为Kk bit，则需要p＝2^Kk个等值的分压电阻和p＝2^Kk个双刀单掷开关；电阻分压网络两端为输入上下限参考电压，由Ref+/Ref-输入；输入数字信号经译码器译码后控制各双刀单掷开关的闭合，双刀单掷开关的一侧为其对应的分压电阻的两端，另一侧为公用输出端，所有的双刀单掷开关的输出上端为同一电路节点，所有双刀单掷开关的下端为同一电路节点，同时两个节点的信号经两个增益为1的精密放大器隔离后输出。

与现有技术相比，本发明具有以下优点：

1.输入待测模拟信号直接输入各阶sub-ADC中，没有任何模拟运算操作，避免了有模拟运算带来的误差。

2.sub-ADC本身是改进自逐次逼近架构，因此单阶sub-ADC只有一个电压比较器，整体比较器数量少，功率低。

3.各阶sub-ADC的分辨率较小，因此逻辑控制电路和DAC规模远比传统的逐次逼近型模数转换器小得多，由于这部分电路规模随分辨率呈指数形式上升，而本发明的电路规模由各阶sub-ADC相加而成，高分辨率下系统整体规模也比传统的逐次逼近型模数转换器小。

4.各阶sub-ADC的分辨率较小，因此DAC的制作难度更低，同时如果出现了少数几个模块的DAC出现较大的误差可以屏蔽这些sub-ADC，降低分辨率出厂，提高整体产出率，降低次品产生的损失。

5.由于阶数和各阶sub-ADC的分辨率没有限制，只要各阶sub-ADC的分辨率之和为目标n bit即可，因此在设计时具有很强的灵活性。

附图说明

图1为本发明的系统结构图；

图2为sub-ADC电路图；

图3为DAC电路图；

标识说明：S/H为采样保持电路，CM为时钟管理电路，Rn(n＝1～p)为DAC分压电阻，SWn(n＝1～p)为双刀单掷电子开关。同时为了简洁起见，所有多位数字传输线均用较粗的总线标识，具体bit数在图中有所表示。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。

实施例

参阅图1本发明的多阶逐次逼近型n bit模数转换器由i阶SAR型sub-ADC，采样保持电路，时钟管理电路，输出控制电路，电源电路，电压基准组成。

参阅图1本发明的多阶逐次逼近型n bit模数转换器，其输入待测模拟信号经采样保持电路采样后直接进入所有的sub-ADC。

所述多阶逐次逼近型n bit模数转换器，其sub-ADC的阶数越低，输出数字信号的位权越高，量化越粗；阶数越低，输出数字信号的位权越低，量化越细，模数转换器的总输出由各阶sub-ADC的输出经输出控制电路按照阶数升序拼合而成。

参阅图1本发明的多阶逐次逼近型n bit模数转换器，其各阶sub-ADC的分辨率不一定相同，阶数也没有限制，只需要所有sub-ADC的分辨率之和为n bit即可，因此可以根据速度、精度、电路规模的需求进行灵活配置。以16bit为例，可以设计为4阶(每阶4bit)，5阶(各阶分辨率可为3bit,3bit,3bit,3bit,4bit等)，8阶(每阶2bit)。

参阅图1本发明的多阶逐次逼近型n bit模数转换器，其中采样保持电路S/H、时钟管理电路CM、输出控制电路，以及没有画出的电源电路、电压基准的设计和研究已经相当完善，在此不再赘述。

参阅图2本发明的多阶逐次逼近型n bit模数转换器，所述sub-ADC为改进式SAR型ADC，由一个比较器(Comparator)，一个数模转换器(DACn)，一个逻辑控制电路(Logic n)组成，包含的接口有SL(上一阶输入)，SR(下一阶输出)，Data Out(数字信号输出)，CLK(时钟信号输入)，Ain(模拟信号输入)，Ref+/Ref-(参考电压输入)，Out+/Out-(DAC输出)，其中SL,SR,Data Out,CLK由逻辑控制电路引出，Ain由比较器引出，Ref+/Ref-,Out+/Out-由数模转换器引出，另有电源接口和地接口。

参阅图2本发明的多阶逐次逼近型n bit模数转换器，所述sub-ADC中逻辑控制电路有SL(上一阶输入)，SR(下一阶输出)，Dataout(数字信号输出)，COMPin(比较器输入)，CLKin(时钟输入)，DACout(提供DAC信号输出)6个接口，设第k阶sub-ADC的分辨率为Kkbit，则Dataout和DACout均为Kk bit总线。

参阅图2本发明的多阶逐次逼近型n bit模数转换器，所述sub-ADC中逻辑控制电路在采样周期内工作时，DACout以二分法输出控制信号，确定输入待测模拟信号所在区间后数模转换器输出端Out-代表的量化值就由Data Out送到输出控制电路，同时SR输出本阶量化阶数的信号，输送到下一阶sub-ADC的SL，下一阶sub-ADC开始工作，各阶sub-ADC以此顺序完成所有分辨率的量化过程。

参阅图2本发明的多阶逐次逼近型n bit模数转换器，所述sub-ADC中数模转换器为双输出电压型DAC，有Ref+/Ref-,Out+/Out-,Din 5个接口，Din与逻辑控制电路的DACout以总线形式相连，Ref+/Ref-负责提供本阶sub-ADC的参考电压，可由电压基准提供(第1阶)，也可由上一阶sub-ADC中的模数转换器提供(第2阶及后续阶)，Out+/Out-则输出一对相邻一个量化单位的电压，其中Out+与比较器相连，比较器将Out+输出的电压与Ain输入的待测模拟信号电压进行比较，比较结果输入逻辑控制电路的COMPin接口。

参阅图3本发明的多阶逐次逼近型n bit模数转换器，所述sub-ADC中数模转换器由译码器，分压电阻Rn(n＝1～p)，双刀单掷开关SWn(n＝1～p)，精密放大器组成。各阶参考电压由分压电阻网络产生，设第k阶sub-ADC的分辨率为Kk bit，则需要p＝2Kk个等值的分压电阻和p＝2Kk个双刀单掷开关。电阻分压网络两端为输入上下限参考电压，由Ref+/Ref-输入。输入数字信号经译码器译码后控制各双刀单掷开关的闭合，双刀单掷开关的一侧为其对应的分压电阻的两端，另一侧为公用输出端，所有的双刀单掷开关的输出上端为同一电路节点，所有双刀单掷开关的下端为同一电路节点，同时两个节点的信号经两个增益为1的精密放大器隔离后输出。有关精密放大器和译码器的电路设计已经相当完善，在此不再赘述。

综上所述：多阶逐次逼近型n bit模数转换器，具有采样速度快、分辨率高、电路规模小、设计灵活度高的优点，通过逐阶缩小参考电压范围的方式测量输入模拟量，以实现精细量化、缩小电路规模、提高采样速度的要求。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，应当指出的是，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种多阶逐次逼近型n bit模数转换器，该模数转换器包括采样保持电路、时钟管理电路、输出控制电路、电源电路和电压基准，其特征在于，该模数转换器包括i阶SAR型sub-ADC，采样保持电路对输入待测模拟信号进行采样后直接进入所有的sub-ADC；每一阶sub-ADC包括比较器，双输出电压型DAC和逻辑控制电路，控制逻辑电路控制双输出电压型DAC产生不同的电压再经比较器与输入待测模拟信号电压进行比较实现模数转换，同时控制逻辑电路将转换而来的数字信号输出以及开启下一阶sub-ADC的工作；该sub-ADC包含的接口有上一阶输入SL、下一阶输出SR、数字信号输出Data Out、时钟信号输入CLK、模拟信号输入Ain、参考电压输入Ref+/Ref-和DAC输出Out+/Out-，其中上一阶输入SL、下一阶输出SR、数字信号输出Data Out、时钟信号输入CLK由逻辑控制电路引出，模拟信号输入Ain由比较器引出，参考电压输入Ref+/Ref-和DAC输出Out+/Out-由数模转换器引出；该sub-ADC中逻辑控制电路有上一阶输入SL、下一阶输出SR、数字信号输出Data Out、比较器输入COMPin、时钟信号输入CLK、提供DAC信号输出DACout共6个接口，设第k阶sub-ADC的分辨率为Kk bit，则数字信号输出Dataout和提供DAC信号输出DACout均为Kk bit总线；所述sub-ADC中逻辑控制电路在采样周期内工作时，提供DAC信号输出DACout以二分法输出控制信号，确定输入待测模拟信号所在区间后，数模转换器输出端Out-代表的量化值就由数字信号输出DataOut送到输出控制电路，同时下一阶输出SR输出本阶量化阶数的信号，输送到下一阶sub-ADC的上一阶输入SL，下一阶sub-ADC开始工作，各阶sub-ADC以此顺序完成所有分辨率的量化过程。

2.根据权利要求1所述的一种多阶逐次逼近型n bit模数转换器，其特征在于，该模数转换器所有sub-ADC的分辨率之和为n。

3.根据权利要求1所述的一种多阶逐次逼近型n bit模数转换器，其特征在于，所述双输出电压型DAC有Ref+/Ref-、Out+/Out-、 Din 5个接口，Din接口与逻辑控制电路的提供DAC信号输出DACout以总线形式相连，Ref+/Ref-接口提供本阶sub-ADC的参考电压，Out+/Out-接口输出一对相邻一个量化单位的电压，其中Out+与比较器相连，比较器将Out+输出的电压与模拟信号输入Ain输入的待测模拟信号电压进行比较，比较结果输入逻辑控制电路的比较器输入COMPin接口。

4.根据权利要求3所述的一种多阶逐次逼近型n bit模数转换器，其特征在于，所述双输出电压型DAC包括译码器、分压电阻Rn、双刀单掷开关SWn、精密放大器，其中n=1~p；各阶参考电压由分压电阻网络产生，设第k阶sub-ADC的分辨率为Kk bit，则需要p=2^Kk个等值的分压电阻和p=2^Kk个双刀单掷开关；电阻分压网络两端为输入上下限参考电压，由Ref+/Ref-输入；输入数字信号经译码器译码后控制各双刀单掷开关的闭合，双刀单掷开关的一侧为其对应的分压电阻的两端，另一侧为公用输出端，所有的双刀单掷开关的输出上端为同一电路节点，所有双刀单掷开关的下端为同一电路节点，同时两个节点的信号经两个增益为1的精密放大器隔离后输出。