CN104348485A - 模数转换器和将模拟信号转换为数字信号的方法 - Google Patents

模数转换器和将模拟信号转换为数字信号的方法 Download PDF

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Abstract

本发明涉及电路技术领域，公开一种模数转换器及其方法。该模数转换器包括采样/保持单元、数模转换器、比较单元、以及控制单元。该采样/保持单元采样第一模拟信号。该控制单元包括补偿单元。该补偿单元接收指示信号，并在该指示信号指示该比较结果不能被确定时，补偿现行位和该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元接着输出补偿的现行位和该现行位所有较低有效位和该现行位的较高有效位。该模数转换器能够在两个输入信号彼此非常接近时，快速做出比较结果。

Description

模数转换器和将模拟信号转换为数字信号的方法
技术领域
本发明涉及电路，特别涉及但不限于模数转换器和将模拟信号转换为数字信号的方法。
背景技术
通常，模数转换器（analog-to-digital converter，ADC）包括比较器。该比较器用于比较两个输入信号，然后产生指示两个输入信号哪个比较大的数字信号（高电平或低电平）。在正常的比较下，该比较器的比较时间应该在预定的时间限制内。如果两个输入信号彼此非常接近，在预定的时间限制内很难确定出一个比较结果，从而导致一个非常长的比较时间。
发明内容
本发明的目的在于提供一种模数转换器和一种将模拟信号转换为数字信号的方法，能够在两个输入信号彼此非常接近时，快速做出比较结果。
在一实施例中，模数转换器（ADC）包括采样/保持（sample/hold，S/H）单元、数模转换器（digital-to-analog converter，DAC）、比较单元、以及控制单元。该采样/保持单元被配置成采样第一模拟信号。该数模转换器与该控制单元通信连接并被配置成转换反馈信号为第二模拟信号。该比较单元与上述采样/保持单元和数模转换器通信连接，并被配置成比较采样的第一模拟信号和上述第二模拟信号，并产生指示信号。该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果能否被确定。该控制单元还包括与上述比较单元通信连接的补偿单元，该补偿单元被配置成在上述指示信号指示比较结果不能被确定时，相应于上述比较结果补偿现行位及该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元进一步输出补偿的现行位和该现行位的所有较低有效位以及该现行位的较高有效位。其中，上述控制单元还包括与上述比较单元通信连接的逐次逼近寄存器（successive approximation register，SAR）。该SAR被配置成接收来自比较单元的比较结果，储存该比较结果，根据该比较结果产生反馈信号，并且在上述指示信号指示比较结果能够被确定时反馈该反馈信号给上述数模转换器。
优选地，该逐次逼近寄存器包括N个位寄存器，并且上述模数转换器还包括N个串连接的第一D型触发器（D-type flip flops，DFF）。每个第一DFF的D端口接收指示信号。每个第一DFF的Q端口与上述逐次逼近寄存器的相对应的位寄存器连接。每个第一DFF的Q负（Q negative，QN）端口与上述补偿单元连接。
优选地，每个上述位寄存器还包括第二DFF、第一与门、延迟单元、第一缓冲器以及第二缓冲器。其中，在每个位寄存器中，该第二DFF的D端口接收与其相对应的比较结果。该第二DFF的时钟端口与相对应的第一DFF的Q端口连接。该延迟单元也与相对应的该第一DFF的Q端口连接。该第二DFF的Q端口与上述第一与门的第一输入端口连接。该延迟单元与该第一与门的第二输入端口连接。该第一与门的第三输入端口被配置成接收位复位信号。该第二DFF的Q端口与上述第一缓冲器连接。该第一缓冲器的输出端口与该第二缓冲器连接。该第二缓冲器的输出端口与上述DAC连接。
优选地，上述补偿单元在指示信号指示比较结果不能被确定时，通过设置上述现行位为逻辑值1和重置该现行位的所有较低有效位为逻辑值0来补偿该现行位及该现行位的所有较低有效位。
优选地，该补偿单元还包括第二与门、或门、第三DFF和第四DFF、第三缓冲器、第四缓冲器以及第五缓冲器。该第二与门的第一输入端口和第二输入端口与两个相邻位的各第一DFF的Q负（QN）端口连接。该第二与门的输出端口与上述或门的第一输入端口连接。该或门的第二输入端口与上述两个相邻位中较低有效位的位寄存器连接。该或门的输出端口与上述第三DFF的D端口连接。该第三DFF的Q端口与上述第三缓冲器连接。该第三缓冲器与上述第四缓冲器连接。上述第四DFF的D端口与上述第五缓冲器连接。该第五缓冲器与最高有效位（most significant bit，MSB）的位寄存器连接。该第四DFF的Q端口与上述第三缓冲器连接。该第三DFF的时钟端口和上述第四DFF的时钟端口均被配置成接收并行时钟。
优选地，当指示信号指示比较结果不能被确定时，上述补偿单元通过重置现行位为逻辑值0和设置该现行位的所有较低有效位为逻辑值1来补偿该现行位和该现行位的所有较低有效位。
优选地，该补偿单元还包括第二与门、2选1多路复用器（multiplexer，MUX）、第三DFF和第四DFF，第三缓冲器、第四缓冲器以及第五缓冲器。该第二与门的第一输入端口和第二输入端口与两个相邻位的各第一DFF的Q负（QN）端口连接。该第二与门的输出端口与上述MUX的选择器端口连接。该MUX的第一输入端口与上述两个相邻位中较低有效位的位寄存器连接。该MUX的第二输入端口接地（GND）。上述第三DFF的Q端口与上述第三缓冲器连接。该第三缓冲器与上述第四缓冲器连接。上述第四DFF的D端口与第五缓冲器连接。该第五缓冲器与最高有效位（MSB）的位寄存器连接。该第四DFF的Q端口与上述第三缓冲器连接。该第三DFF的时钟端口和第四DFF的时钟端口均被配置成接收并行时钟。
在另一实施例中，模数转换器（ADC）包括第一采样/保持单元、第二采样/保持单元、第一数模转换器、第二数模转换器、比较单元、以及控制单元。该第一采样/保持（S/H）单元采样第一模拟信号。该第二采样/保持（S/H）单元采样第二模拟信号。该第一数模转换器（DAC）与上述第一采样/保持单元和控制单元通信连接，并从该控制单元接收第一反馈信号和采样的第一模拟信号，并且转换该采样的第一模拟信号和该第一反馈信号之间的差值为第三模拟信号。该第二数模转换器（DAC）与该第二采样/保持单元和控制单元通信连接，并从该控制单元接收第二反馈信号和采样的第二模拟信号，并且转换该采样的第二模拟信号和第二反馈信号之间的差值为第四模拟信号。上述比较单元与上述第一数模转换器和上述第二数模转换器通信连接，并比较上述第三模拟信号和第四模拟信号，并产生指示信号。该指示信号指示上述第三模拟信号和第四模拟信号之间的比较结果能否被确定。该控制单元还包括与上述比较单元通信连接的补偿单元，该补偿单元在指示信号指示第一比较结果和第二比较结果不能被确定时，补偿现行位和该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元进一步输出补偿的现行位和该现行位的所有较低有效位以及该现行位的较高有效位。该控制单元还包括与上述比较单元通信连接的逐次逼近寄存器（SAR），该SAR从该比较单元接收比较结果，储存比较结果，根据该第一比较结果产生上述第一反馈信号和根据该第二比较结果产生上述第二反馈信号，并在该指示信号指示第一比较结果和第二比较结果能被确定时，反馈该第一反馈信号给上述第一数模转换器，并且反馈该第二反馈信号给上述第二数模转换器。
在另一实施例中，一种将模拟信号转换为数字信号的方法包括采样第一模拟信号；转换反馈信号为第二模拟信号；比较采样的第一模拟信号和该第二模拟信号；产生指示信号，该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果能否被确定；在上述指示信号指示比较结果不能被确定时，补偿现行位和该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重；输出补偿的现行位和该现行位的所有较低有效位以及该现行位的较高有效位；存储比较结果；并且根据上述比较结果产生反馈信号，并在指示信号指示上述比较结果能够被确定时反馈该反馈信号。
附图说明
本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似参考数字标记除详细说明外在各种示图中指示类似部件。
图1是根据本发明一实施例的比较器的示意图。
图2A和图2B是该比较器的两种不同比较状态的示意图。
图3是根据本发明一实施例的模数转换器的结构图。
图4是一个4位转换的例子的时序图。
图5是根据本发明一实施例的模数转换器中部分单元的具体实施的示意图。
图6是根据本发明一实施例的位寄存器的电路图。
图7A是根据本发明一实施例的补偿单元的电路图。
图7B是根据本发明一实施例的模数转换器的第二与门、或门、第三D型触发器以及第三缓冲器的示意图。
图8A是根据本发明另一实施例的另一模数转换器的示意图。
图8B是根据本发明另一实施例的两个相邻位的模数转换器的示意图。
图9是根据本发明另一实施例的模数转换器的结构图。
图10是根据本发明一实施例的逐次逼近寄存器的具体实施的示意图。
图11是根据本发明一实施例的一种将模拟信号转换为数字信号的方法的流程图。
具体实施方式
现将对本发明的各种方面和实例进行说明。以下的描述为了全面理解和说明这些实例而提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多的这些细节，也可以实施本发明。此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地模糊相关说明。
为了清楚地描述，在附图中，尖括号中的参考标记代表一组节点名称或者端口名称，而一些没有尖括号的参考标记代表一个子集的节点名称或者端口名称。例如，图7A中的bck<0:6>代表一组节点名称或者端口名称，包括bck<0>，bck<1>，bck<2>……bck<6>，而图6中的bck代表一个子集的节点名称或者端口名称。
并且，例如，在bck<0>，bck<1>，bck<2>……bck<6>中，bck<0>代表最高有效位（MSB）的位时钟，而bck<6>代表最低有效位（LSB）的位时钟。
图1是根据本发明一实施例的比较器的示意图。
该比较器具有两个输入端口，即inp和inn。该比较器还具有标记为COMP的内部输入。COMP是启动比较程序的输入信号。也就是说，COMP是触发信号。端口inp接收正输入，而端口inn接收负输入。如果该信号COMP触发该比较器开始比较，该比较器输出被标记为CmpDout（Data Output，数据输出）的比较结果。该比较器也能够产生用于指示能否产生该比较结果CmpDout的指示信号（图中标记为valid）。当两个输入信号彼此接近时，例如，Vinp-Vinn<1μV，则该比较结果CmpDout不能被确定。
图2A和图2B是该比较器的两个不同比较状态的示意图。图2A显示了正常的比较状态，其中该内部信号COMP具有一个脉冲，该指示信号（图中标记为valid）具有一个脉冲，表明该比较结果能够被确定。具体地说，该指示信号的上升沿跟随该信号COMP的上升沿，而该指示信号的下降沿跟随该信号COMP的下降沿。作为对比，图2B显示了处于亚稳态的比较。亚稳态描述了某些物理系统的行为，这些行为能够存在于稳定性比系统的最稳定状态差的长期存在的状态中。在图2B中，能够发现，内部信号COMP在预定时间内没有产生脉冲，而指示信号保持不变，表明比较结果CmpDout不能被确定。
图3是根据本发明一实施例的模数转换器（analog-to-digital converter，ADC）30的结构图。该ADC 30包括采样/保持（S/H）单元300、数模转换器（digital-to-analog converter，DAC）310、比较单元320、以及控制单元330。
采样/保持单元300采样第一模拟信号。数模转换器310与控制单元330通信连接并转换反馈信号为第二模拟信号。比较单元320与上述采样/保持单元300和DAC 310通信连接。该比较单元320比较上述采样的第一模拟信号和第二模拟信号，并产生指示信号（valid）。该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果（COMP）能否被确定。该控制单元330还包括与上述比较单元320通信连接的补偿单元332，并在指示信号指示比较结果不能被确定时，对应于该比较结果补偿该现行位和该现行位所有较低有效位，从而使该现行位和该现行位所有较低有效位的总和接近该现行位的位权重。
该补偿单元332进一步输出补偿的现行位和所有现行位的较低有效位以及所有现行位的较高有效位。上述控制单元330还包括与比较单元通信连接的逐次逼近寄存器（successive approximation register，SAR）334。该SAR334接收来自上述比较单元320的比较结果，存储该比较结果，根据该比较结果产生反馈信号，并在指示信号指示该比较结果能够被确定时反馈上述反馈信号给数模转换器310。
该SAR 334可以是N位寄存器。虽然实施ADC 30有很多变形，但是最基本的操作如下。第一模拟信号，比如电压信号（VIN）通过采样/保持单元300被保持。为了执行对分搜索算法，该N位寄存器首先被设置为中间值（即，100……00，其中最高有效位（MSB）被设置为逻辑值1，而比最高有效位较低有效的所有其他位被设置为逻辑值0）。这使得上述DAC 310的输出（VDAC）为Vref/2，其中Vref为提供给该ADC 30的基准电压。本领域的技术人员能够明白VDAC为图3中的第二模拟信号，而VIN为图3中的第一模拟信号。
接着，执行比较以确定VIN是小于还是大于VDAC。如果VIN大于VDAC，该比较单元320输出逻辑高电平，或逻辑值1，而上述N位寄存器的MSB保持为逻辑值1。相反地，如果VIN小于VDAC，该比较器输出逻辑低电平，而该SAR 334的最高有效位MSB被清（或复位）为逻辑值0。
接着，该控制单元330的SAR 334移向下一位，使该位为高电平，并进行另一次比较。该顺序一直持续到最低有效位（LSB）。一旦完成比较，则转换完成并且该N位数字编码在该SAR 334是可用的。该N位编码是上述采样的第一模拟信号VIN的数值逼近。
值得注意的是，每一轮转换一位后，上述SAR 334将反馈该特定位的比较结果给上述DAC 310，从而连续调节VDAC，并比较下一位。其中，图中所示Clock为外部提供给ADC转换器的同步时钟信号。
图4是一个4位转换的例子的时序图。y轴（和图中的加粗线）代表上述DAC的输出电压（VDAC）。本例子中，该DAC起初被设置为10002 第一次比较结果表明因此，位0被设置为逻辑值0，此位为最高有效位（MSB）。然后该DAC被设置为01002 并且执行第二次比较。由于VIN>VDAC，位1保持为逻辑值1。接着该DAC被设置为01102 并执行第三次比较。位2被设置为逻辑值0，然后该DAC被设置为01012 以做最后一次比较。最后，因为VIN>VDAC，位3保持逻辑值1，此位为最低有效位（LSB）。位权重表示对应于数字编码中1位的模拟值。假设Vref=10v。然后位0的位权重为bit 0=10/2=5V，位1的位权重为bit 1=10/4=2.5V，位2的位权重为bit 2=10/8=1.25V，以及位3的位权重为bit 3=10/16=0.625V。
图5是根据本发明一实施例的ADC中部分单元的具体实施的示意图。逐次逼近寄存器334包括N个位寄存器60。该模数转换器30还包括N个串连接的第一D型触发器（D-type flip flops，DFF）50。
每个第一DFF 50的时钟端口（clk）接收指示信号valid。最高有效位MSB对应的第一DFF 50的D端口接收电压Vdd。其他的每个第一DFF 50的D端口与其前一个第一DFF 50的Q端口连接。每个第一DFF 50的Q端口与对应的逐次逼近寄存器334的位寄存器60连接。每个第一DFF 50的Q负端口（Q negative，QN）与上述补偿单元332连接。每个第一DFF 50的负复位端口（negative reset port，RN）被配置为接收复位信号（rst）。图5中有些参考标记没有在本段提及到的，是为方便后续附图进行说明而示出的，在后续的说明中会给出具体解释。
图6是根据本发明一实施例的位寄存器的电路图。如图6所示，上述逐次逼近寄存器334中的每个位寄存器60还包括第二DFF 600、第一与门610、延迟单元620、第一缓冲器630以及第二缓冲器640。该第二DFF 600的D端口接收与之相对应的比较结果（bin）。该第二DFF 600的时钟端口与相应的第一DFF 50的Q端口连接（bck），而且信号被表示为clk<0>，clk<1>…clk<9>。该延迟单元620也与相应的第一DFF 50的Q端口连接（bck）。该第二DFF 600的Q端口与第一与门610的第一输入端口连接。该延迟单元620与第一与门610的第二输入端口连接。该第一与门610的第三输入端口接收位复位信号（brst）。该第二DFF 600的负复位端口（RN）也接收该位复位信号（brst）。该第二DFF 600的Q端口与第一缓冲器630连接。该第一缓冲器630的输出端口与第二缓冲器640连接。该第一与门610的输出端口（DRp）与上述数模转换器310连接，如图3所示。该第二缓冲器640的输出信号（bout）被表示为bit<0:9>，被提供给补偿单元332。
在一实施例中，当指示信号指示比较结果不能被确定时，该补偿单元332通过重置现行位为逻辑值0和重置所有其较低有效位为逻辑值1补偿该现行位和所有其较低有效位。在使用之前，所有的位寄存器具有默认值0。
图7A是根据本发明一实施例的补偿单元的电路图。该补偿单元70还包括第二与门700、或门710、第三DFF 720和第四DFF 730、第三缓冲器740、第四缓冲器750以及第五缓冲器760。
第二与门700的第一输入端口和第二输入端口与对应两个相邻位的各第一DFF 50的Q负端口（QN）连接。例如，bck<0>和bck<1>是对应两个相邻位的各第一DFF 50的Q负端口（QN）的信号，bck<1>和bck<2>是对应两个相邻位的各第一DFF 50的Q负端口（QN）的信号，而bck<2>和bck<3>是对应两个相邻位的各第一DFF 50的Q负端口（QN）的信号，等等。该第二与门700的输出端口与或门710的第一输入端口连接。该或门700的第二输入端口与两个相邻位的较低有效位的位寄存器连接。该或门710的输出端口与第三DFF 720的D端口连接。该第三DFF 720的Q端口与第三缓冲器740连接。该第三缓冲器740与第四缓冲器750连接。第四DFF 730的D端口与第五缓冲器760连接。该第五缓冲器760与最高有效位（MSB）的位寄存器连接。该第四DFF 730的Q端口与第三缓冲器740连接。第三DFF 720和第四DFF 730的时钟端口均被配置成接收并行时钟（CKpar）。
在图7A中，虽然只有一个第二与门700，一个或门710和一个第三DFF720被显示在图中，本领域的普通技术人员能够理解本应存在多个第二与门700，或门710以及第三DFF 720。输入信号bck<1:7>表示信号bck<1>，bck<2>，bck<3>，……，bck<7>分别被输入到对应的第二与门700。也就是说，本电路包括7个第二与门700，每个接收相对应的信号bck。图中do表示第三缓冲器740的输入信号，Dout表示该补偿单元的输出信号。
为了更清楚地描述补偿单元70的功能，参考图7B给出了两个相邻位的具体描述。图7B显示了第二与门700、或门710、第三DFF 720，以及第三缓冲器740。该第二与门700接收信号bck<1>和bck<2>。该或门710接收来自与门700的与结果和来自相应的位寄存器的bit<2>。在正常的情况下，bck<2>和bck<1>中至少有一个是低电平，因此，Dout<2>等于bit<2>。然而，当亚稳态发生时，bck<1>和bck<2>都是高电平，因此，Dout<2>被设置为高电平（逻辑值1）。bck<1>和bck<2>都是高电平，意味着bck<1>和bck<2>都发生亚稳态。当所有的位寄存器具有默认逻辑值0，并假设bck<0>等于逻辑值0时，Dout<1>等于具有默认逻辑值0的bit<1>。即，现行位（bit<1>）的输出Dout<1>保持逻辑值0，而比现行位较低有效的位，即bit<2>，被设置为逻辑值1。同样的程序适用于其它位。即现行位（bit<1>）的所有较低有效位被设置为逻辑值1。更具体的，如果bit<1>发生亚稳态，则bit<1>被设置为逻辑值0，而bit<2>和bit<3>至最低有效位（LSB）都被设置为逻辑值1。
图8A是根据本发明另一实施例的另一补偿单元的的示意图。优选地，当指示信号指示比较结果不能被确定时，补偿单元通过设置现行位为逻辑值1和重置现行位的所有较低有效位为逻辑值0来补偿该现行位和该现行位所有较低有效位。在使用之前，所有的位寄存器具有默认值1。
优选地，该补偿单元80还包括第二与门800、2选1多路复用器（multiplexer，MUX）810，第三DFF 820和第四DFF 830，第三缓冲器840，第四缓冲器850以及第五缓冲器860。该第二与门800的第一输入端口和第二输入端口与两个相邻位的各第一DFF 50的Q负端口（QN）连接。该第二与门800的输出端口与MUX 810的选择器端口S连接。该MUX 810的第一输入端口与该两个相邻位之间的较低有效位的位寄存器连接。该MUX810的第二输入端口接地（GND，0电平）。该MUX 810的输出端口与第三DFF 820的D端口连接。该第三DFF 820的Q端口与第三缓冲器840连接。该第三缓冲器840与第四缓冲器850连接。第四DFF 830的D端口与第五缓冲器860连接。该第五缓冲器860与最高有效位（MSB）的位寄存器连接。上述第四DFF 830的Q端口与第三缓冲器840连接。该第三DFF 820的时钟端口和该第四DFF 830的时钟端口均被配置成接收并行时钟Ckpar。
在图8A中，虽然只有一个第二与门800，一个2选1多路复用器（MUX）810和一个第三DFF 820被显示在附图中，本领域的普通技术人员能够理解存在多个第二与门800、MUX 810以及第三DFF 820。输入信号bck<1:7>表示信号bck<1>，bck<2>，bck<3>，……，bck<7>分别被输入到对应的第二与门800。也就是说，本电路包括7个第二与门800，每个接收相对应的信号bck。
为了更清楚地描述补偿单元80的功能，参考图8B给出了两个相邻位的具体描述。图8B显示了第二与门800、MUX 810、第三DFF 820、以及第三缓冲器840。该第二与门800接收信号bck<1>和bck<2>，其中，bck<1>是比最高有效位MSB较低的有效位的位时钟，而bck<2>是比bck<1>的有效位较低的有效位的位时钟。该第二与门800与MUX 810的选择器端口S连接。该MUX 810的一个输入端口从相对应的位寄存器接收bit<2>，而该MUX 810的另一个输入端口接地（0电平）。该MUX 810的输出端口与第三DFF 820的D端口连接。该MUX 810运作如下，当选择器端口S=0时，该MUX的输出等于bit<2>，而当选择器端口S=1时，该MUX的输出等于逻辑值0。因此，在正常情况下，bck<2>和bck<1>中至少有一个是低电平，因此，Dout<2>等于bit<2>。然而，当亚稳态发生时，bck<1>和bck<2>都是高电平，因此，Dout<2>被设置成低电平（逻辑值0）。bck<1>和bck<2>都是高电平，表明bit<1>和bit<2>都发生亚稳态。当所有的位寄存器都具有默认值1，并假设bck<0>等于逻辑值0时，Dout<1>等于具有默认值1的bit<1>。就是说，对于现行位（bit<1>）的输出Dout<1>保持逻辑值1，而比现行位较低的有效位，即bit<2>被设置为逻辑值0。同样的程序适用于其它位。就是说，所有现行位的较低有效位都被设置为逻辑值0。更具体的，如果bit<1>发生亚稳态，则bit<1>被设置为逻辑值1，而所有bit<2>、bit<3>到最低有效位（LSB）都被设置为逻辑值0。
图9是根据本发明另一实施例的模数转换器ADC的示意图。在另一实施例中，如图9所示，模数转换器（ADC）90包括第一采样/保持单元（S/H）900、第二采样/保持单元（S/H）905，第一数模转换器（DAC）910、第二数模转换器（DAC）915、比较单元920、以及控制单元930。该第一采样/保持单元900采样第一模拟信号。该第二采样/保持单元905采样第二模拟信号。该第一数模转换器（DAC）910与上述第一采样/保持单元900和控制单元930通信连接，从控制单元930接收第一反馈信号和从第一采样/保持单元900接收上述采样的第一模拟信号，并转换采样的第一模拟信号和第一反馈信号之间的差值为第三模拟信号。该第二数模转换器（DAC）915与上述第二采样/保持单元905和控制单元930通信连接，从该控制单元930接收第二反馈信号和从该第二采样/保持单元905接收采样的第二模拟信号，并转换上述采样的第二模拟信号和第二反馈信号之间的差值为第四模拟信号。该比较单元920与第一数模转换器910和第二数模转换器915通信连接，比较上述第三模拟信号和第四模拟信号，并产生指示信号。该指示信号指示上述第三模拟信号和第四模拟信号之间的比较结果能否被确定。该控制单元930还包括与比较单元920通信连接的补偿单元932并补偿现行位和该现行位所有较低有效位，从而在指示信号指示第一比较结果和第二比较结果不能被确定时，使现行位和该现行位所有较低有效位的总和接近该现行位的位权重。该补偿单元932进一步输出补偿的现行位和该现行位所有较低有效位和该现行位的较高有效位。控制单元930还包括与上述比较单元920通信连接的逐次逼近寄存器（SAR）934，从比较单元920接收比较结果，存储该比较结果，根据上述第一比较结果产生第一反馈信号和根据上述第二比较结果产生第二反馈信号，并在指示信号指示第一比较结果和第二比较结果能够被确定时，反馈第一反馈信号给第一数模转换器910和反馈第二反馈信号给第二数模转换器915。
上述补偿单元932的结构与图3中显示的补偿单元332的结构相似，故该补偿单元932的详细描述为简化而被省略。该ADC 90还包括与图5中显示的第一DFF相似的第五DFF（未在图9中显示）。因此，该第五DFF的详细描述为了简化而未给出。
该ADC 90的逐次逼近寄存器（SAR）934在图10中详细示出。图10是根据本发明一实施例的逐次逼近寄存器934的位寄存器100的具体实施的示意图。相比于图6，图10中各单元的参考数字标记与图6中的相类似的参考数字标记具有类似的功能和相互关系。例如，第六DFF 1000与图6中的第二DFF 600相类似，第三与门1010与第一与门610相类似。延迟单元1020与延迟单元620相类似。第六缓冲器1030与第一缓冲器630相类似。第七缓冲器1040与第二缓冲器640相类似。第四与门1050相比于图6是新出现的。上述第六DFF 1000的Q负端口与第四与门1050的第一输入端口连接。延迟单元1020与该第四与门1050的第二输入端口连接，该第四与门1050的第三输入端口接收位重置信号；并且该第四与门1050的输出端口与第二DAC连接。在图10中，可以发现示出了两个与门，包括第三与门1010和第四与门1050。该第三与门输出正反馈信号DRp给第一DAC，而该第四与门输出负反馈信号DRn给第二DAC。
图11是根据本发明一实施例的一种将模拟信号转换为数字信号的方法的流程图。在本实施例中，如图11所示，显示了根据本发明一实施例将模拟信号转换为数字信号的方法110。该方法110包括采样第一模拟信号（步骤1110）；转换反馈信号为第二模拟信号（步骤1120）；比较上述采样的第一模拟信号和第二模拟信号（步骤1130）；产生指示信号（步骤1140）。该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果能否被确定。该方法110还包括在指示信号指示比较结果不能被确定时，补偿现行位和该现行位所有较低有效位，从而使该现行位和该现行位所有较低有效位的总和接近该现行位的位权重（步骤1150）；该方法110还包括输出补偿的现行位和该现行位所有较低有效位和该现行位的较高有效位（步骤1160）；存储上述比较结果（步骤1170）；以及根据比较结果产生反馈信号并在指示信号指示该比较结果能够被确定时，反馈该反馈信号（步骤1180）。如图11所示，采样第一模拟信号（步骤1110）和转换（步骤1120）并不一定按照上述叙述的顺序执行。也就是说，该步骤1110和步骤1120可以大致同时执行或者按照不同的顺序执行。进一步地，输出（步骤1160）和存储（步骤1170）不是必须按照上述描述的顺序执行。也就是说，该步骤1160和步骤1170可以大致同时执行或者按照不同的顺序执行。
本领域的技术人员应当理解，不同实施例的元件可以互相结合以产生另一个技术方案。本书面说明书使用实例来公开本发明，包括最佳实施方式，并且也使本领域任何技术人员能够实施本发明，包括制造和使用任何装置或系统以及执行任何所结合的方法。本发明的专利范围由权利要求书限定，并可包括本领域技术人员想到的其他实例。这些其他实例如果具有与本权利要求书的文字语言相同的结构元件，或包括与本权利要求书的文字语言没有本质区别的等同结构元件，则这些其他实例意欲在本权利要求书的范围内。

Claims (13)

1.一种模数转换器，包括采样/保持单元、数模转换器，比较单元、和控制单元，其特征在于，
所述采样/保持单元被配置成采样第一模拟信号；
所述数模转换器与所述控制单元通信连接并被配置成转换反馈信号为第二模拟信号；
所述比较单元与所述采样/保持单元和所述数模转换器通信连接，并被配置成比较采样的第一模拟信号和所述第二模拟信号，并产生指示信号，所述指示信号指示采样的第一模拟信号和所述第二模拟信号之间的比较结果能否被确定；
其中，所述控制单元还包括与所述比较单元通信连接的补偿单元，该补偿单元被配置成：
在所述指示信号指示所述比较结果不能被确定时，相应于所述比较结果补偿现行位和所述现行位的所有较低有效位，从而所述现行位和所述现行位的所有较低有效位的总和接近所述现行位的位权重，并且
输出补偿的现行位和所述现行位的所有较低有效位及所述现行位的较高有效位；并且
其中，所述控制单元还包括与所述比较单元通信连接的逐次逼近寄存器，该逐次逼近寄存器被配置成：
接收来自所述比较单元的所述比较结果，
存储所述比较结果，根据所述比较结果产生所述反馈信号，并且
在所述指示信号指示所述比较结果能够被确定时反馈所述反馈信号给所述数模转换器。
2.根据权利要求1所述的模数转换器，其特征在于，所述逐次逼近寄存器包括N个位寄存器，而所述模数转换器还包括：
N个串连接的第一D型触发器，其中，每个第一D型触发器的D端口被配置成接收所述指示信号，每个第一D型触发器的Q端口与所述逐次逼近寄存器的相对应的位寄存器连接，并且每个第一D型触发器的Q负端口与所述补偿单元连接。
3.根据权利要求2所述的模数转换器，其特征在于，每个所述位寄存器还包括第二D型触发器、第一与门、延迟单元、第一缓冲器和第二缓冲器，其中，在每个位寄存器中，
所述第二D型触发器的D端口接收与所述第二D型触发器相对应的比较结果，所述第二D型触发器的时钟端口与相对应的所述第一D型触发器的Q端口连接，所述延迟单元与相对应的所述第一D型触发器的Q端口连接，所述第二D型触发器的Q端口与所述第一与门的第一输入端口连接，所述延迟单元与所述第一与门的第二输入端口连接，所述第一与门的第三输入端口被配置成接收位重置信号；所述第一与门的输出端口与所述数模转换器连接，所述第二D型触发器的Q端口与所述第一缓冲器连接，所述第一缓冲器的输出端口与所述第二缓冲器连接，所述第二缓冲器的输出端口与所述数模转换器连接。
4.根据权利要求3所述的模数转换器，其特征在于，
所述补偿单元被配置成在所述指示信号指示所述比较结果不能被确定时，通过重置所述现行位为逻辑值0和设置所述现行位的所有较低有效位为逻辑值1来补偿所述现行位和所述现行位的所有较低有效位。
5.根据权利要求4所述的模数转换器，其特征在于，所述补偿单元还包括第二与门、或门、第三D型触发器和第四D型触发器、第三缓冲器、第四缓冲器和第五缓冲器，其中，
所述第二与门的第一输入端口和第二输入端口与两个相邻位的各第一D型触发器的Q负端口连接，而所述第二与门的输出端口与所述或门的第一输入端口连接，所述或门的第二输入端口与所述两个相邻位中较低有效位的位寄存器连接，所述或门的输出端口与所述第三D型触发器的D端口连接，所述第三D型触发器的Q端口与所述第三缓冲器连接，所述第三缓冲器与所述第四缓冲器连接，所述第四D型触发器的D端口与所述第五缓冲器连接，所述第五缓冲器与最高有效位的位寄存器连接，所述第四D型触发器的Q端口与所述第三缓冲器连接，所述第三D型触发器的时钟端口和所述第四D型触发器的时钟端口均被配置成接收并行时钟。
6.根据权利要求3所述的模数转换器,其特征在于,
所述补偿单元被设置成当所述指示信号指示所述比较结果不能够被确定时，通过设置所述现行位为逻辑值1和重置所述现行位的所有较低有效位为逻辑值0来补偿所述现行位和所述现行位的所有较低有效位。
7.根据权利要求6所述的模数转换器，其特征在于，所述补偿单元还包括第二与门、2选1多路复用器、第三D型触发器和第四D型触发器、第三缓冲器、第四缓冲器和第五缓冲器，其中
所述第二与门的第一输入端口和第二输入端口与两个相邻位的各第一D型触发器的Q负端口连接，而所述第二与门的输出端口与所述2选1多路复用器的选择器端口连接，所述2选1多路复用器的第一输入端口与所述两个相邻位之间的较低有效位的位寄存器连接，所述2选1多路复用器的第二输入端口接地，所述2选1多路复用器的输出端口与所述第三D型触发器的D端口连接，所述第三D型触发器的Q端口与所述第三缓冲器连接，而所述第三缓冲器与所述第四缓冲器连接，所述第四D型触发器的D端口与所述第五缓冲器连接，所述第五缓冲器与最高有效位的位寄存器连接，所述第四D型触发器的Q端口与所述第三缓冲器连接，所述第三D型触发器的时钟端口和所述第四D型触发器的时钟端口均被配置成接收并行时钟。
8.一种模数转换器，包括第一采样/保持单元、第二采样/保持单元、第一数模转换器、第二数模转换器、比较单元、和控制单元，其特征在于，
所述第一采样/保持单元被配置成采样第一模拟信号；
所述第二采样/保持单元被配置成采样第二模拟信号；
所述第一数模转换器与所述第一采样/保持单元和所述控制单元通信连接，并被配置成从所述控制单元接收第一反馈信号和采样的第一模拟信号，并且转换采样的第一模拟信号和所述第一反馈信号之间的差值为第三模拟信号；
所述第二数模转换器与所述第二采样/保持单元和所述控制单元通信连接，并被配置成从所述控制单元接收第二反馈信号和采样的第二模拟信号，并且转换采样的第二模拟信号和所述第二反馈信号之间的差值为第四模拟信号；
所述比较单元与所述第一数模转换器和所述第二数模转换器通信连接，并被配置成比较所述第三模拟信号和所述第四模拟信号，并产生指示信号，所述指示信号指示所述第三模拟信号和第四模拟信号之间的比较结果能否被确定；
其中所述控制单元还包括与所述比较单元通信连接的补偿单元，该补偿单元被配置成在所述指示信号指示第一比较结果和第二比较结果不能被确定时，补偿现行位和所述现行位的所有较低有效位，从而所述现行位和所述现行位的所有较低有效位的总和接近所述现行位的位权重，并输出补偿的现行位和所述现行位的所有较低有效位和所述现行位的较高有效位；并且
其中所述控制单元还包括与所述比较单元通信连接的逐次逼近寄存器，该逐次逼近寄存器被配置成从所述比较单元接收所述比较结果，存储所述比较结果，根据所述第一比较结果产生所述第一反馈信号并且根据所述第二比较结果产生所述第二反馈信号，并在所述指示信号指示所述第一比较结果和所述第二比较结果能够被确定时，反馈所述第一反馈信号给所述第一数模转换器，并且反馈所述第二反馈信号给所述第二数模转换器。
9.根据权利要求8所述的模数转换器，其特征在于，所述逐次逼近寄存器包括N个位寄存器，并且所述模数转换器还包括：
N个串连接的第五D型触发器，其中每个所述第五Ｄ-型触发器的D端口被配置成接收所述指示信号，每个所述第五D型触发器的Q端口与所述逐次逼近寄存器的相对应的位寄存器连接，每个所述第五D型触发器的Q负端口与所述补偿单元连接。
10.根据权利要求9所述的模数转换器，其特征在于，
每个所述位寄存器还包括第六D型触发器，第三与门，第四与门，延迟单元，第六缓冲器和第七缓冲器，其中，在每个所述位寄存器中，
所述第六D型触发器的D端口接收与所述第六D型触发器相对应的比较结果，所述第六D型触发器的时钟端口与相对应的所述第五D型触发器的Q端口连接，所述延迟单元与相对应的所述第五D型触发器的Q端口连接，所述第六D型触发器的Q端口与所述第三与门的第一输入端口连接，所述第六D型触发器的Q负端口与所述第四与门的第一输入端口连接，所述延迟单元与所述第三与门的第二输入端口和所述第四与门的第二输入端口连接，所述第三与门的第三输入端口和所述第四与门的第三输入端口被配置成接收位重置信号；所述第三与门的输出端口与所述第一数模转换器连接，所述第四与门的输出端口与所述第二数模转换器连接，所述第六D型触发器的Q端口与所述第六缓冲器连接，所述第六缓冲器的输出端口与所述第七缓冲器连接。
11.一种将模拟信号转换为数字信号的方法，其特征在于，包括：
采样第一模拟信号；
转换反馈信号为第二模拟信号；
比较采样的第一模拟信号和所述第二模拟信号；
产生指示信号，所述指示信号指示采样的第一模拟信号和所述第二模拟信号之间的比较结果能否被确定；
在所述指示信号指示所述比较结果不能被确定时，补偿现行位和所述现行位的所有较低有效位，从而所述现行位和所述现行位的所有较低有效位的总和接近所述现行位的位权重；输出补偿的现行位和所述现行位的所有较低有效位和所述现行位的较高有效位；
存储所述比较结果；并且
根据所述比较结果产生所述反馈信号，并在所述指示信号指示所述比较结果能够被确定时反馈所述反馈信号。
12.根据权利要求11所述的方法，其特征在于，所述补偿现行位和所述现行位的所有较低有效位，是在所述指示信号指示所述比较结果不能被确定时，通过重置所述现行位为逻辑值0和设置所述现行位的所有较低有效位为逻辑值1来补偿所述现行位和所述现行位的所有较低有效位实现的。
13.根据权利要求11所述的方法，其特征在于，所述补偿现行位和所述现行位的所有较低有效位，是在所述指示信号指示所述比较结果不能被确定时，通过设置所述现行位为逻辑值1和重置所述现行位的所有较低有效位为逻辑值0实现的。
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