CN103036538A - 校准比较器失调电压的电路及其方法 - Google Patents

Abstract

本发明公开了一种校准比较器失调电压的电路及其方法，该电路包括：比较器、输出锁存器、选择模块以及第一和第二衬底电压生成器，比较器的两输入端连接工作电压或共模电平（V_CM），比较器的正相输出端通过输出锁存器与选择模块或与校准比较器失调电压的电路的第一输出端（V_OUT+）连接，比较器的反相输出端通过输出锁存器与选择模块或与校准比较器失调电压的电路的第二输出端（V_OUT-）连接，第一和第二衬底电压生成器的输入端均与选择模块连接，输出端分别输出第一可变电压（V_B+）和第二可变电压（V_B-）至比较器的正、反相输入端的MOS管中。本发明为数字校准，可快速实现大范围、高精度的校准，且同时校准两输入管的衬底电压，更加灵活。

Description

校准比较器失调电压的电路及其方法

技术领域

本发明涉及模拟电路和数字电路领域，特别是涉及一种校准比较器失调电压的电路及其方法。

背景技术

比较器是模拟集成电路中的一个常见模块，被广泛应用于模数(A/D)和数模（D/A）转换器中，比较器的性能很大程度上影响着系统的性能，但是比较器的性能受到了其失调电压的严重制约，特别是随着CMOS工艺特征尺寸的逐步减小，由于阈值电压、面积因子以及寄生电容的失配引起的失调逐渐增大。

传统的失调电压消除技术，如输入失调存储（IOS）和输出失调存储（OOS）利用两相不交叠时钟和存储电容来消除失调，会在比较器输入或输出端引入额外的电容，使得比较器的速度大大降低；现有的校准方式，如在比较器的输入或输出节点引入补偿电流校准失调电压，同样会因为引入额外的电容而使比较器的速度受到制约。

利用衬底偏置效应调整输入电流来校准失调的方法不会在比较器的模拟信号通路上引入额外电容，比较器的工作速度不会受到影响。现有的衬底校准的主要分为两类：

一类是模拟校准，此类方法利用运算放大器构成反馈网络，通过反馈使比较器的输出电位相等，校准结束后运放需持续工作，但此类方法会使芯片面积增加，静态功耗上升，还大大增加了电路设计的复杂度；

另一类是数字校准，此类方法以比较器的输出为使能端来控制计数器计数，并结合阶梯电阻选择合适的衬底电压，如图1所示，图1是现有技术的一种数字校准比较器失调电压的电路。需要指出的是，首先，此类方法中阶梯电阻会有静态功耗，额外偏置电压VDD/2、V_c的引入也增加了布线的难度，其次，计数器的使用让校准精度和校准范围受到很大限制，因为N位计数器寻找合适的校准电压所需的最长时间为2^N个时钟周期，考虑到校准效率，计数器最多取4位，这样就严重限制了可校准失调电压的范围和精度。

因此，需要提供一种校准比较器失调电压的电路及其方法，以解决上述问题。

发明内容

本发明主要解决的技术问题是提供一种校准比较器失调电压的电路及其方法，能够对较大范围的失调电压进行高精度的校准，且校准所需时间不受校准电路位数N的限制，从而使比较器的速度、精度等性能得以提高。

为解决上述问题，本发明采用的一种技术方案是：提供一种校准比较器失调电压的电路，其包括：比较器、输出锁存器、选择模块以及第一衬底电压生成器和第二衬底电压生成器，其中，比较器的两输入端通过控制信号选择连接工作电压或者共模电平V_CM；输出锁存器的正相输入端与比较器的正相输出端连接，输出锁存器的反相输入端与比较器的反相输出端连接，输出锁存器的正相输出端通过控制信号选择与选择模块的第一输入端OP或者与校准比较器失调电压的电路的第一输出端V_OUT+连接，输出锁存器的反相输出端与选择模块的第二输入端ON或者与校准比较器失调电压的电路的第二输出端V_OUT-连接；第一衬底电压生成器的输入端与选择模块的第一输出端A连接，其输出端输出第一可变电压V_B+至比较器的正相输入端的MOS管；第二衬底电压生成器的输入端与选择模块的第二输出端B连接，其输出端输出第二可变电压V_B-至比较器的反相输入端的MOS管。

其中，工作电压包括第一工作电压Vip和第二工作电压Vin，控制信号包括第一控制信号EN和第二控制信号

第一工作电压Vip通过第二控制信号

控制的第一开关连接比较器的正相输入端，第二工作电压Vin通过第二控制信号

控制的第二开关连接比较器的反相输入端，比较器的正相输入端和反相输入端分别通过第一控制信号EN控制的第三开关和第四开关连接共模电平V_CM；比较器的时钟输入端连接时钟信号CLK，时钟信号CLK为高电平时比较器复位，时钟信号CLK为低电平时比较器比较。

其中，输出锁存器的正相输出端通过第一控制信号EN控制的第五开关连接选择模块的第一输入端OP，通过第二控制信号

控制的第六开关连接校准比较器失调电压的电路的第一输出端V_OUT+；输出锁存器的反相输出端通过第一控制信号EN控制的第七开关连接选择模块的第二输入端ON，通过第二控制信号

控制的第八开关连接校准比较器失调电压的电路的第二输出端V_OUT-。

其中，选择模块为N位选择模块，即选择模块包含N个选择模块单元，每一个选择模块单元由输入D触发器S、第一输出D触发器P、第二输出D触发器Q以及反相器INV构成，其中，第N个选择模块单元的输入D触发器S_N的输入端连接校准信号，校准信号即为第一控制信号EN，第N个选择模块单元的输入D触发器S_N的正相输出端连接第N-1个选择模块单元的输入D触发器S_N-1的输入端，第N个单元的输入D触发器S_N的反相输出端连接第N个选择模块单元的反相器INV_N的输入端，第N个单元的输入D触发器S_N的时钟输入端连接控制信号为第一控制信号EN的第九开关M₁的输出端，第九开关M₁的输入端连接时钟信号CLK；第n个（1<n＜N）选择模块单元的输入D触发器S_n的输入端连接第n+1个选择模块单元的输入D触发器S_n+1的正相输出端，第n个选择模块单元的输入D触发器S_n的正相输出端连接第（n-1）个单元的输入D触发器S_n-1的输入端，第n个选择模块单元的输入D触发器S_n的反相输出端连接第n个选择模块单元的反相器INV_n的输入端，第n个选择模块单元的输入D触发器S_n的时钟输入端连接第九开关M₁的输出端；N个选择模块单元的第一输出D触发器的N个输入端均连接选择模块的第一输入端OP，N个选择模块单元的第一输出D触发器的N个正相输出端并行输出构成选择模块的第一输出端A；第n个（1≤n≤N）选择模块单元的第一输出D触发器P_n的时钟输入端连接第n个选择模块单元的反相器INV_n的输出端K_n；N个选择模块单元的第二输出D触发器的N个输入端均连接选择模块的第二输入端ON，N个选择模块单元的第二输出D触发器的N个正相输出端并行输出构成选择模块的第二输出端B；第n个（1≤n≤N）选择模块单元的第二输出D触发器Q_n的时钟输入端连接第n个选择模块单元的反相器INV_n的输出端K_n；第1个选择模块单元的输入D触发器S₁的正相输出端悬空；N个输入D触发器、N个第一输出D触发器以及N个第二输出D触发器的异步复位端均连接异步复位信号RST。

其中，比较器正相输入端和反相输入端的MOS管均为PMOS管，第一衬底电压生成器和第二衬底电压生成器均为α类衬底电压生成器，α类衬底电压生成器包含固定电容C_f和N个衬底电压生成单元；每一个衬底电压生成单元由电容C和与非门N构成，其中，电容C的容值为：C_n＝2^n-1C₁（1≤n≤N），电容C的正极连接α类衬底电压生成器的输出端V_bulk，电容C的负极接与非门N的输出端T，与非门N的第一输入端连接时钟信号CLK；N个α类衬底电压生成单元的与非门的N个第二输入端并行输入构成α类衬底电压生成器的输入端，其中，第n个（1≤n≤N）衬底电压生成单元的与非门N_n的第二输入端D_n与对应的第n个选择模块单元的第一输出D触发器P_n的正相输出端A_n连接，或者，与对应的第n个选择模块单元的第二输出D触发器Q_n的正相输出端B_n连接；α类衬底电压生成器的输出端V_bulk连接控制信号为第一控制信号EN的第十开关M₂的输出端，第十开关M₂的输入端连接电源电压VDD；固定电容C_f的正极连接α类衬底电压生成器的输出端V_bulk，负极连接地GND。

其中，比较器正相输入端和反相输入端的MOS管均为NMOS管，第一衬底电压生成器和第二衬底电压生成器均为β类衬底电压生成器，β类衬底电压生成器包含固定电容C_f和N个衬底电压生成单元；每一个衬底电压生成单元由电容C和与门N′构成，其中，电容C的容值为：C_n=2^n-1C₁（1≤n≤N），电容C的负极连接β类衬底电压生成器的输出端V_bulk′，电容C的正极连接与门N′的输出端T＇，与门N′的第一输入端连接时钟信号CLK；N个β类衬底电压生成单元的与门的N个第二输入端并行输入构成β类衬底电压生成器的输入端，其中，第n个（1≤n≤N）衬底电压生成单元的与门N_n＇的第二输入端D_n＇与对应的第n个选择模块单元的第一输出D触发器P_n的正相输出端A_n连接，或者，与对应的第n个选择模块单元的第二输出D触发器Q_n的正相输出端B_n连接；β类衬底电压生成器的输出端V_bulk＇连接控制信号为第一控制信号EN的第十一开关M₂＇的输出端，第十一开关M₂＇的输入端连接电源电压VDD；固定电容C_f的负极连接β类衬底电压生成器的输出端V_bulk＇，正极连接地GND。

为解决上述技术问题，本发明提供的另一种技术方案是：提供一种校准比较器失调电压的方法，其包括：校准时，比较器的两输入端与共模电平V_CM相连，输出锁存器的两输出端与校准比较器失调电压的电路的第一输出端V_OUT+和第二输出端V_OUT-断开，其正相输出端与选择模块的第一输入端OP相连，反相输出端与选择模块的第二输入端ON相连；

与比较器的正相输入端的MOS管连接的衬底电压生成器输出第一可变电压V_B+至比较器的正相输入端的MOS管，与比较器的反相输入端的MOS管连接的衬底电压生成器输出第二可变电压V_B-至比较器的反相输入端的MOS管；

选择模块在时钟信号CLK每一个时钟周期的上升沿时刻检测比较器的输出来判断失调的极性，以此选择需要调节的衬底电压，并在时钟周期的下降沿时刻由相应的衬底电压生成器调节对应的可变电压使得其绝对值升高；

选择模块在时钟周期的下一个时钟周期的上升沿再次检测比较器的输出，若输出不改变，则继续由相应的衬底电压生成器调节对应的可变电压使得其绝对值升高，若输出改变，则升高另一可变电压作为补偿；

经过N个时钟周期逐次逼近后，第一可变电压V_B+和第二可变电压V_B-被调整至使得比较器的失调电压为预设值的值，校准结束。

其中，预设值为零，比较器在时钟信号CLK高电平时复位，低电平时比较，比较器的输出端接有输出锁存器以保证比较器的输出结果在时钟信号CLK上升沿到达时的稳定。

其中，衬底电压生成器分为两类，若比较器输入端MOS管为PMOS管则对应的衬底电压生成器为α类衬底电压生成器，若比较器输入端MOS管为NMOS管则对应的衬底电压生成器为β类衬底电压生成器；α类衬底电压生成器输出的数值所对应的第一可变电压V_B+或第二可变电压V_B-的数值为正，且单调不减，其变化量在第一个时钟周期最大，之后每个时钟周期递减；β类衬底电压生成器输出的数值所对应的第一可变电压V_B+或第二可变电压V_B-的数值为负，且单调不增，其变化量在第一个时钟周期最大，之后每个时钟周期递减。

其中，选择模块为N位选择模块，包含有N个选择模块单元，每一个选择模块单元由输入D触发器S、第一输出D触发器P、第二输出D触发器Q以及反相器INV构成；

校准前，异步复位信号RST将与其连接的选择模块的2N个输出均置0；校准时，选择模块的N个输入D触发器S构成移位寄存器，在时钟信号CLK的控制下将校准信号的高电平依次从第N个输入D触发器S_N传递到第一个输入D触发器S₁，依次为每个选择模块单元的第一输出D触发器P和第二输入D触发器Q提供时钟周期上升沿，在校准的第n个（1≤n≤N）时钟周期上升沿时刻，选择模块的第（N-n+1）个选择模块单元的第一输出D触发器P和第二输出D触发器Q检测比较器的输出，若比较器正相输出端输出为1，则对应的衬底电压生成器的第（N-n+1）位被选择模块置为1，在时钟周期的下降沿到达后第一可变电压V_B+的绝对值升高至相应的数值；若比较器反相输出端输出为1，则对应的衬底电压生成器的第（N-n+1）位被选择模块置为1，在时钟周期的下降沿到达后第二可变电压V_B-的绝对值升高至相应的数值；第一可变电压V_B+和第二可变电压V_B-的调节相互独立。

本发明的有益效果是：区别于现有技术的情况，本发明通过简单的CMOS工艺，利用选择模块检测比较器输出，并输出选择信号，经过N个时钟周期逐次逼近，完成校准，能够对较大范围的失调电压进行高精度的校准，且校准所需时间不受校准电路位数N的限制，从而使比较器的速度、精度等性能得以提高。

附图说明

图1是现有技术的一种数字校准比较器失调电压的电路；

图2是本发明第一实施例的校准比较器失调电压的电路在校准时的电路连接示意图；

图3是本发明的比较器在输入端MOS管为PMOS管时输入端的拓扑结构示意图；

图4是本发明的比较器在输入端MOS管为NMOS管时的输入端的拓扑结构示意图；

图5是本发明的选择模块的电路连接示意图；

图6是本发明的α类衬底电压生成器的电路连接示意图；

图7是本发明的两个衬底电压生成器和选择模块的电路连接示意图；

图8是本发明的选择模块的时序示意图；

图9是本发明的β类衬底电压生成器的电路连接示意图；

图10是本发明的校准比较器失调电压的方法的流程示意图。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实施例只用于解释本发明，并非用于限定本发明的范围。

请参阅图2，图2是本发明第一实施例的校准比较器失调电压的电路在校准时的电路连接示意图。如图2所示，校准比较器失调电压的电路包括：比较器10、输出锁存器11、选择模块12、第一衬底电压生成器13以及第二衬底电压生成器14。

比较器10的两输入端通过控制信号选择连接工作电压或者共模电平V_CM。

具体地，工作电压包括第一工作电压Vip和第二工作电压Vin。控制信号包括第一控制信号EN和第二控制信号

其中，第一控制信号EN和第二控制信号

两路信号的关系为：任意时刻两信号的电平相反。第一工作电压Vip通过第二控制信号

控制的第一开关G1连接比较器10的正相输入端。第二工作电压Vin通过第二控制信号

控制的第二开关G2连接比较器10的反相输入端。比较器10的正相输入端和反相输入端分别通过第一控制信号EN控制的第三开关G3和第四开关G4连接共模电平V_CM。

值得注意的是，由一个信号控制的开关具有以下特性：当该信号为高电平时，该开关导通，当该信号为低电平时，该开关断开。

比较器10的工作时钟和系统的校准时钟为同一时钟。比较器10的时钟输入端连接时钟信号CLK，时钟信号CLK为高电平时比较器10复位，时钟信号CLK为低电平时比较器10比较。

请参阅图3，图3是本发明的比较器在输入端MOS管为PMOS管时的输入端的拓扑结构示意图。如图3所示，MP₁为比较器的正相输入端PMOS管MP₂为反相输入端的PMOS管。

请参阅图4，图4是本发明的比较器在输入端MOS管为NMOS管时的输入端的拓扑结构示意图。如图4所示，MS1为比较器正相输入端NMOS管，MS2为比较器反相输入端NMOS管。

比较器10具有以下特性：当比较器10的正相输入端的电压大于反相输入端的电压时，比较器10的正相输出端输出为1，反相输出端输出为0，比较器10的正相输入端的电压小于反相输入端的电压时，比较器10的正相输出端输出为0，反相输出端输出为1。

如图2所示，输出锁存器11的正相输入端与比较器10的正相输出端连接。输出锁存器11的反相输入端与比较器10的反相输出端连接。

输出锁存器11的正相输出端通过控制信号选择与选择模块12的第一输入端OP或者与校准比较器失调电压的电路的第一输出端VOUT+连接。输出锁存器11的反相输出端与选择模块12的第二输入端ON或者与校准比较器失调电压的电路的第二输出端V_OUT-连接。

具体地，输出锁存器11的正相输出端通过第一控制信号EN控制的第五开关G5连接选择模块12的第一输入端OP，通过第二控制信号

控制的第六开关G6连接校准比较器失调电压的电路的第一输出端V_OUT+。输出锁存器11的反相输出端通过第一控制信号EN控制的第七开关G7连接选择模块12的第二输入端ON，通过第二控制信号

控制的第八开关G8连接校准比较器失调电压的电路的第二输出端VOUT-。

请参阅图5，图5是本发明的选择模块的电路连接示意图。选择模块12为N位选择模块，即选择模块12包含N个选择模块单元120。每一个选择模块单元120由输入D触发器S、第一输出D触发器P、第二输出D触发器Q以及反相器INV构成。

其中，第N个选择模块单元的输入D触发器S_N的输入端连接校准信号，校准信号即为第一控制信号EN。第N个选择模块单元的输入D触发器S_N的正相输出端连接第N-1个选择模块单元的输入D触发器S_N-1的输入端。第N个单元的输入D触发器S_N的反相输出端连接第N个选择模块单元的反相器INV_N的输入端。第N个选择模块单元的输入D触发器S_N的时钟输入端连接控制信号为第一控制信号EN的第九开关M₁的输出端，第九开关M₁的输入端连接时钟信号CLK。

第n个（1<n＜N）选择模块单元的输入D触发器S_n的输入端连接第（n+1）个选择模块单元的输入D触发器S_n+1的正相输出端，第n个选择模块单元的输入D触发器S_n的正相输出端连接第（n-1）个单元的输入D触发器S_n-1的输入端，第n个选择模块单元的输入D触发器S_n的反相输出端连接第n个选择模块单元的反相器INV_n的输入端，第n个选择模块单元的输入D触发器S_n的时钟输入端连接第九开关M₁的输出端。

N个选择模块单元的第一输出D触发器的N个输入端均连接选择模块12的第一输入端OP，N个选择模块单元的第一输出D触发器的N个正相输出端并行输出构成选择模块12的第一输出端A。第n个（1≤n≤N）选择模块单元的第一输出D触发器P_n的时钟输入端连接第n个选择模块单元的反相器INV_n的输出端K_n。

N个选择模块单元的第二输出D触发器的N个输入端均连接选择模块12的第二输入端ON，N个选择模块单元的第二输出D触发器的N个正相输出端并行输出构成选择模块12的第二输出端B。第n个（1≤n≤N）选择模块单元的第二输出D触发器Q_n的时钟输入端连接第n个选择模块单元的反相器INV_n的输出端K_n。

第1个选择模块单元的输入D触发器S₁的正相输出端悬空。

N个输入D触发器、N个第一输出D触发器以及N个第二输出D触发器的异步复位端均连接异步复位信号RST。

第一衬底电压生成器13的输入端与选择模块12的第一输出端A连接，其输出端输出第一可变电压V_B+至比较器10的正相输入端的MOS管（Metal Oxid Semiconductor，金属氧化物半导体场效应晶体管）。第二衬底电压生成器14的输入端与选择模块12的第二输出端B连接，其输出端输出第二可变电压V_B-至比较器10的反相输入端的MOS管。

请参阅图6，图6是本发明的α类衬底电压生成器的电路连接示意图。在本实施例中，比较器的正相输入端和反相输入端的MOS管均为PMOS管(Postive channel Metal Oxide Semiconductor，P沟道型金属氧化物半导体场效应晶体管)。第一衬底电压生成器13和第二衬底电压生成器14均为α类衬底电压生成器。在本实施例中，α类衬底电压生成器优选的包含固定电容C_f和N个衬底电压生成单元15。

每一个衬底电压生成单元15由电容C和与非门N构成，其中，电容C的容值为：C_n＝2^n-1C₁（1≤n≤N）。电容C的正极连接α类衬底电压生成器的输出端V_bulk，电容C的负极接与非门N的输出端T。与非门N的第一输入端连接时钟信号CLK。α类衬底电压生成器的输出端V_bulk连接控制信号为第一控制信号EN的第十开关M₂的输出端，第十开关M₂的输入端连接电源电压VDD。固定电容C_f的正极连接α类衬底电压生成器的输出端V_bulk，负极连接地GND。

请参阅图7，图7是本发明的两个衬底电压生成器和选择模块的连接示意图。如图7所示，N个衬底电压生成单元的与非门或者与门的N个第二输入端并行输入构成第一衬底电压生成器13或者第二衬底电压生成器14的输入端，其中，第n个（1≤n≤N）衬底电压生成单元的与非门N_n的第二输入端D_n与对应的第n个选择模块单元的第一输出D触发器P_n的正相输出端A_n连接，或者，与对应的第n个选择模块单元的第二输出D触发器Q_n的正相输出端B_n连接。

承前所述，若比较器10的两输入端的MOS管为PMOS管，则第一衬底电压生成器13和第二衬底电压生成器14均使用α类衬底电压生成器。在这种情况下，校准比较器失调电压的电路工作原理如下：

假设比较器10的正相输入端存在符号为正的失调电压V_os。校准开始前，异步复位信号RST将选择模块12中所有D触发器的输出全置为0；校准信号，即第一控制信号EN变为高电平后，比较器10的两输入端与共模电平V_CM相连，输出锁存器11的输出与校准比较器失调电压的电路的输出断开，转而与选择模块12的输入OP和ON相连，校准开始。比较器10的两输入端的MOS管中，正相输入端PMOS管的衬底连接第一衬底电压生成器输出的可变电压V_B+，反相输入端PMOS管的衬底连接第二衬底电压生成器输出的可变电压V_B-。

校准开始后，校准信号为1，即选择模块12中第N个选择模块单元的输入D触发器S_N的输入为1，时钟信号CLK的第一个时钟上升沿到来时，输入D触发器S_N的正相输出由0变为1，其反相输出由1变为0，则反相器INV_N的输出K_N由0变为1，在第一输出D触发器P_N和第二输出D触发器Q_N的时钟输入端形成上升沿跳变，第一输出D触发器P_N的输入信号为选择模块12的OP输入端输入的信号，即比较器10的正相输出端输出的信号，第二输出D触发器Q_N的输入信号为选择模块12的ON输入端输入的信号，即比较器10反相输出端输出的信号，由于比较器10的正相输入端存在符号为正的失调电压V_os，所以在比较器10的输入短接时OP为1而ON为0，那么第一输出D触发器P_N的正相输出变为1，而第二输出D触发器Q_N的正相输出仍为0。由于输入D触发器S_N的输出在第一个时钟周期的上升沿时还未发生变化，所以第n个(1≤n＜N)选择模块单元的D触发器S_n的正相输出端的输出保持0不变，第n个选择模块单元的第一输出D触发器P_n和第二输出D触发器Q_n的输出也保持0不变。因此，时钟信号CLK的第一个时钟周期下降沿到来之前，选择模块12的A输出为100…00（N-1个0），B输出为全0。

时钟信号CLK为高电平时，α类衬底电压生成器中的第十开关M₂闭合，两衬底电压生成器的输出均为VDD，电容C的负极板电位T取决于选择信号D：当D_n为0时T_n为1，当D_n为1时T_n为0。此时所有电容C正极板上的总电荷数为：

$Q_1=(\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{D}_n{C}_n+C_f)*\mathrm{VDD}---\left(1\right)$

其中，C_n是电容C在时钟为高电平时的电容值，C_f是固定电容C_f的电容值，VDD是工作电压的电压值。

选择模块12中的D触发器S、P、Q均为上升沿触发，所以时钟信号下降沿不改变选择模块12的输出。当时钟信号CLK变为低电平后，α类衬底电压生成器中第十开关M₂断开，α类衬底电压生成器的输出端与工作电压VDD断开，电容C的负极板电位全部被置为1，此时电容C正极板上的总电荷数为：

$Q_2=\left(\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}\right)(V_{\mathrm{Bulk}}-\mathrm{VDD})+C_f*V_{\mathrm{Bulk}}---\left(2\right)$

其中，C_n＇是电容C在时钟信号为低电平时的电容值，它的值可能不等于C_n，这取决于所使用的电容类型。

电荷总数在同一时钟周期的两相位间保持不变，即Q₁＝Q₂，由此可得：

$V_{\mathrm{Bulk}}=(1+\frac{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{D}_n{C}_n}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f})*\mathrm{VDD}=(1+\mathrm{\&alpha;})*\mathrm{VDD}---\left(3\right)$

由式（3）可知，V_bulk是选择信号D的线性函数，且我们可以得出，该电路的校准精度为：

${\mathrm{\&Delta;V}}_{\mathrm{Bulk}}=\frac{C_1}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}---\left(4\right)$

校准范围为：

$\mathrm{Max}\left({\mathrm{\&Delta;V}}_{\mathrm{Bulk}}\right)=\frac{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}---\left(5\right)$

另外，电容C的电容值为：C_n＝2^n-1*C₁,（1≤n≤N）    （6）

因此，依据所需的校准范围和校准精度，通过式（4）、式（5）和式（6）可计算出C₁、C_f以及校准比较器的失调电压的电路的选择模块12和α类衬底电压生成器的位数N的值。

由于第一个时钟周期选择模块12的A输出为100…00（N-1个0），B输出为全0。所以在该时钟周期低电平时，第一衬底电压生成器的输出为：

$V_{\mathrm{Bulk}1\left(1\right)}=(1+\frac{D_N{C}_N}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f})*\mathrm{VDD}=V_{B+\left(1\right)}$

第二衬底电压生成器的输出为：

V_Bulk(1)＝VDD＝V_B-(1)

因此，比较器10正相输入端PMOS管的衬底电压升高，其阈值电压升高，流过比较器10反相输入端PMOS管的电流减小，如果校准变化量较大，比较器10的输出就会发生改变：OP为0而ON为1；如果校准变化量不够，比较器10的输出不会变化。

校准的第二个时钟周期上升沿时，第N个选择模块单元的输入输出均不发生变化，第N-1个单元的输入D触发器S_N-1的正相输出由0变为1，其反相输出由1变为0，则反相器INV_N的输出K_N-1由0变为1，因此第N-1个选择模块单元的两个输出D触发器P_N-1、Q_N-1的输出跟随OP和ON的值发生变化，其余单元的D触发器不变化。

请参阅图8，图8是本发明选择模块的时序示意图。若此时OP为0而ON为1，第二个时钟上升沿后选择模块12的A输出为10…0（N-1个0），B输出为010…0（N-2个0），那么在第2个时钟低电平时，第一衬底电压生成器的输出为：

$V_{\mathrm{Bulk}1\left(2\right)}=(1+\frac{D_N{C}_N}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f})*\mathrm{VDD}=V_{B+\left(2\right)}$

第二衬底电压生成器的输出为：

$V_{\mathrm{Bulk}2\left(2\right)}=(1+\frac{D_{N-1}{C}_{N-1}}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f})*\mathrm{VDD}=V_{B-\left(2\right)}$

若此时OP为1而ON为0，第二个时钟上升沿后选择模块12的A输出为110…0（N-2个0），B输出全为0，那么在第2个时钟低电平时，第一衬底电压生成器的输出为：

$V_{\mathrm{Bulk}1\left(2\right)}=(1+\frac{D_N{C}_N+D_{N-1}{C}_{N-1}}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f})*\mathrm{VDD}=V_{B+\left(2\right)}$

第二衬底电压生成器的输出为：

V_Bulk2(2)＝VDD＝V_B-(2)

由于C_N＝2C_N-1，所以第2次衬底电压的变化量为第一次的一半。

以此类推，经过N个校准时钟周期的逐次逼近后，选择模块12的输出全部被确定且不再发生变化，V_B+和V_B-被调整至能够使得比较器10的失调电压最接近零的值，校准信号变为低电平，校准结束。之后比较器10的输入连接工作电压Vip和Vin，输出锁存器11的输出连接校准比较器的失调电压的电路的输出端，进入正常使用状态。此时，选择模块12中控制信号为EN的第九开关M₁断开，选择模块12停止工作，但是其输出A和B不发生变化直至下一个复位信号到达，所以α类衬底电压生成器的输入D保持不变，且α类衬底电压生成器依然正常工作，输入对管的衬底电压保持校准后得到的校准电位不变。

本实施例的校准比较器失调电压的电路，能够对较大范围的失调电压进行高精度的校准，且校准所需时间不受校准电路位数N的限制，从而使比较器的速度、精度等性能得以提高。

请参阅图9，图9是本发明的β类衬底电压生成器的电路连接示意图。在本发明校准比较器失调电压的电路的第二实施例中，比较器的正相输入端和反相输入端的MOS管均为NMOS管(Negtive channel MetalOxide Semiconductor，N沟道型金属氧化物半导体场效应晶体管)。第一衬底电压生成器和第二衬底电压生成器均为β类衬底电压生成器。β类衬底电压生成器优选的包含固定电容C_f和N个衬底电压生成单元25。

每一个衬底电压生成单元由电容C和与门N＇构成，其中，电容C的容值为：C_n＝2^n-1C₁（1≤n≤N），电容C的负极连接β类衬底电压生成器的输出端V_bulk＇，电容C的正极连接与门N′的输出端T＇，与门N′的第一输入端连接时钟信号CLK。

N个衬底电压生成单元的与门的N个第二输入端并行输入构成β类衬底电压生成器的输入端，其中，第n个（1≤n≤N）衬底电压生成单元的与门N_n＇的第二输入端D_n＇与对应的第n个选择模块单元的第一输出D触发器P_n的正相输出端A_n连接，或者，与对应的第n个选择模块单元的第二输出D触发器Q_n的正相输出端B_n连接。

β类衬底电压生成器的输出端V_bulk＇连接控制信号为第一控制信号EN的第十一开关M₂＇的输出端，第十一开关M₂＇的输入端连接电源电压VDD。

固定电容C_f的负极连接β类衬底电压生成器的输出端V_bulk＇，正极连接地GND。

承前所述，若比较器10的两输入端的MOS管为NMOS管，则使用β类衬底电压生成器。在这种情况下，校准比较器失调电压的电路的工作原理如下：

假设比较器10的正相输入端存在符号为正的失调电压V_OS。校准开始前，异步复位信号RST将选择模块12中所有D触发器的输出全置为0；校准信号变为高电平后，比较器10的两输入端与共模电平V_CM相连，输出锁存器11的输出与后级电路断开，转而与选择模块12的输入OP和ON相连，校准开始。比较器10的两输入管中，正相输入端NMOS管的衬底连接第一衬底电压生成器输出的可变电压V_B+，反相输入端NMOS管的衬底连接第二衬底电压生成器输出的可变电压V_B-。

校准开始后，校准信号为1，即选择模块12中第N个单元的输入D触发器S_N的输入为1，时钟信号CLK的第一个时钟上升沿到来时，输入D触发器S_N的正相输出由0变为1，其反相输出由1变为0，则反相器INV_N的输出K_N由0变为1，在输出D触发器P_N和输出D触发器Q_N的时钟输入端形成上升沿跳变，D触发器P_N的输入信号为选择模块12的OP输入端，即比较器10正相输出端，D触发器Q_N的输入信号为选择模块12的ON输入端，即比较器10反相输出端，由于比较器10的正相输入端存在符号为正的失调电压V_OS，所以在比较器10的输入短接时OP为1而ON为0，那么D触发器P_N的正相输出变为1，而D触发器Q_N的正相输出仍为0；由于D触发器S_N的输出在第一个时钟上升沿到来时还未发生变化，所以第n个(1≤n＜N)单元的D触发器S_n的正相输出保持0不变，第n个(1≤n＜N)单元的两个输出D触发器P_n、Q_n的输出也保持0不变。因此，第一个时钟周期下降沿到来之前，选择模块12的A输出为100…00（N-1个0），B输出为全0。

时钟信号CLK高电平时，β类衬底电压生成器中第十一开关M₂＇闭合，两衬底电压生成器的输出均为VDD，电容C的负极板电位T＇取决于选择信号D＇：当D_n＇为0时T_n＇为1，当D_n＇为1时T_n＇为0。此时所有电容C负极板上的总电荷数为：

$Q_1=-(\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{D_n}^{\&prime;}{C}_n+C_f)*\mathrm{VDD}---\left(7\right)$

其中，C_n是电容C在时钟为高电平时的电容值，C_f是固定电容C_f的电容值。

选择模块12中的D触发器S、P、Q均为上升沿触发，所以时钟下降沿不改变选择模块12的输出。当时钟信号CLK变为低电平后，β类衬底电压生成器中第十一开关M₂＇断开，β类衬底电压生成器的输出端与VDD断开，电容C的负极板电位T＇全部被置为1，此时电容C负极板上的总电荷数为：

$Q_2=\left(\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}\right)\&CenterDot;{V_{\mathrm{Bulk}}}^{\&prime;}+C_f*({V_{\mathrm{Bulk}}}^{\&prime;}-\mathrm{VDD})---\left(8\right)$

其中，C_n＇是电容C在时钟为低电平时的电容值，它的值可能不等于C_n，这取决于所使用的电容类型。

电荷总数在同一时钟周期的两相位间保持不变，即Q₁＝Q₂，由此可得：

${V_{\mathrm{Bulk}}}^{\&prime;}=-\frac{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{D_n}^{\&prime;}{C}_n}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}=-{\mathrm{\&alpha;}}^{\&prime;}*\mathrm{VDD}---\left(9\right)$

由式（9）可知，V_bulk＇是选择信号D＇的线性函数，且我们可以得出，该电路的校准精度为：

${\mathrm{\&Delta;V}}_{\mathrm{Bulk}}^{\&prime;}=\frac{C_1}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}---\left(10\right)$

校准范围为：

$\mathrm{Max}\left({{\mathrm{\&Delta;V}}_{\mathrm{Bulk}}}^{\&prime;}\right)=\frac{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}---\left(11\right)$

另外，电容（C）的电容值为：C_n＝2^n-1*C₁,（1≤n≤N）    （12）

因此，依据所需的校准范围和校准精度，通过式（10）、式（11）和式（12）可计算出C₁、C_f以及校准电路位数N的值。

由于第一个时钟周期选择模块12的A输出为100…00（N-1个0），B输出为全0。所以该时钟周期低电平时，第一衬底电压生成器的输出为：

${V_{\mathrm{Bulk}1\left(1\right)}}^{\&prime;}=-\frac{{D_N}^{\&prime;}{C}_N}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}={V_{B+\left(1\right)}}^{\&prime;}$

第二衬底电压生成器的输出为：

V_Bulk2(1)'＝0＝V_B-(1)'

因此，比较器10正相输入端NMOS管的衬底电压的升高，其阈值电压升高，流过比较器10反相输入端NMOS管的电流减小，如果校准变化量较大，比较器10的输出就会发生改变，OP为0而ON为1。如果校准变化量不够，比较器10的输出不会变化。

校准的第二个时钟上升沿时，选择模块12的第N个单元的输入输出均不发生变化，第N-1个单元的输入D触发器S_N-1的正相输出由0变为1，其反相输出由1变为0，则反相器INV_N-1的输出K_N-1由0变为1，因此第N-1个单元的两个输出D触发器P_N-1和Q_N-1的输出跟随OP和ON的值发生变化，其余单元的D触发器不变化。

若此时OP为0而ON为1，第二个时钟上升沿后选择模块12的A输出为10…0（N-1个0），B输出为010…0（N-2个0），那么在第2个时钟低电平时，第一衬底电压生成器的输出为：

${V_{\mathrm{Bulk}1\left(2\right)}}^{\&prime;}=-\frac{{D_N}^{\&prime;}{C}_N}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}={V_{B+\left(2\right)}}^{\&prime;}$

第二衬底电压生成器的输出为：

${V_{\mathrm{Bulk}2\left(2\right)}}^{\&prime;}=-\frac{{D_{N-1}}^{\&prime;}{C}_{N-1}}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}={V_{B-\left(2\right)}}^{\&prime;}$

若此时OP为1而ON为0，第二个时钟上升沿后选择模块12的A输出为110…0（N-2个0），B输出全为0，那么在第2个时钟低电平时，第一衬底电压生成器的输出为：

${V_{\mathrm{Bulk}1\left(2\right)}}^{\&prime;}=-\frac{{D_N}^{\&prime;}{C}_N+{D_{N-1}}^{\&prime;}{C}_{N-1}}{\underset{n=1}{\overset{n=N}{\mathrm{\&Sigma;}}}{C}_n^{\&prime;}+C_f}*\mathrm{VDD}={V_{B+\left(2\right)}}^{\&prime;}$

第二衬底电压生成器的输出为：

V_Bulk2(2)'＝0＝V_B-(2)'

由于C_N＝2C_N-1，所以第二次衬底电压的变化量为第一次的一半。

以此类推，经过N个时钟周期的逐次逼近后，选择模块12的输出全部被确定且不再发生变化，V_B+和V_B-被调整至能够使得比较器10的失调电压最接近零的值，校准信号变为低电平，校准结束。之后比较器10的输入连接工作电压Vip和Vin，输出锁存器11的输出连接后级电路，进入正常使用状态。此时，选择模块12中控制信号为EN的第十一开关M₂＇断开，选择模块12停止工作，但是其输出A和B不发生变化直至下一个复位信号到达，所以β类衬底电压生成器的输入保持不变，且β类衬底电压生成器依然正常工作，输入端MOS管的衬底电压保持校准后得到的校准电位不变。

本实施例与第一实施例相比适用于比较器两输入端MOS管为NMOS管的场合。本实施例的校准比较器失调电压的电路，能够对较大范围的失调电压进行高精度的校准，且校准所需时间不受校准电路位数N的限制，从而使比较器的速度、精度等性能得以提高。

请参阅图10，图10是本发明的校准比较器失调电压的方法的流程示意图。本发明的校准比较器失调电压的方法包括以下步骤：

步骤S30：校准时，比较器的两输入端与共模电平V_CM相连，输出锁存器的两输出端与校准比较器失调电压的电路的第一输出端V_OUT+和第二输出端V_OUT-断开，其正相输出端与选择模块的第一输入端OP相连，反相输出端与选择模块的第二输入端ON相连。

在步骤S30中，比较器在时钟信号CLK高电平时复位，低电平时比较，比较器的输出端接有输出锁存器以保证比较器的输出结果在时钟信号CLK上升沿到达时的稳定。选择模块为N位选择模块，包含有N个选择模块单元，每一个选择模块单元由输入D触发器S、第一输出D触发器（P）、第二输出D触发器Q以及反相器INV构成。校准前，异步复位信号RST将与其连接的选择模块的2N个输出均置0；校准时，选择模块的N个输入D触发器S构成移位寄存器，在时钟信号CLK的控制下将校准信号的高电平依次从第N个输入D触发器S_N传递到第一个输入D触发器S₁，依次为每个选择模块单元的第一输出D触发器P和第二输入D触发器Q提供时钟周期上升沿，在校准的第n个（1≤n≤N）时钟周期上升沿时刻，选择模块的第（N-n+1）个选择模块单元的第一输出D触发器P和第二输出D触发器Q检测比较器的输出，若比较器正相输出端输出为1，则对应的衬底电压生成器的第（N-n+1）位被选择模块置为1，在时钟周期的下降沿到达后第一可变电压V_B+的绝对值升高至相应的数值；若比较器反相输出端输出为1，则对应的衬底电压生成器的第（N-n+1）位被选择模块置为1，在时钟周期的下降沿到达后第二可变电压V_B-的绝对值升高至相应的数值；第一可变电压V_B+和第二可变电压V_B-的调节相互独立。

步骤S31：与比较器的正相输入端的MOS管连接的衬底电压生成器输出第一可变电压V_B+至比较器的正相输入端的MOS管，与比较器的反相输入端的MOS管连接的衬底电压生成器输出第二可变电压V_B-至比较器的反相输入端的MOS管。

在步骤S31中，衬底电压生成器分为两类，若比较器输入端MOS管为PMOS管则对应的衬底电压生成器为α类衬底电压生成器，若比较器输入端MOS管为NMOS管则对应的衬底电压生成器为β类衬底电压生成器；α类衬底电压生成器输出的数值所对应的第一可变电压V_B+或第二可变电压V_B-的数值为正，且单调不减，其变化量在第一个时钟周期最大，之后每个时钟周期递减；β类衬底电压生成器输出的数值所对应的第一可变电压V_B+或第二可变电压V_B-的数值为负，且单调不增，其变化量在第一个时钟周期最大，之后每个时钟周期递减。

步骤S32：选择模块在时钟信号CLK每一个时钟周期的上升沿时刻检测比较器的输出来判断失调的极性，以此选择需要调节的衬底电压，并在时钟周期的下降沿时刻由相应的衬底电压生成器调节对应的可变电压使得其绝对值升高。

步骤S33：选择模块在时钟周期的下一个时钟周期的上升沿再次检测比较器的输出，若输出不改变，则继续由相应的衬底电压生成器调节对应的可变电压使得其绝对值升高，若输出改变，则升高另一可变电压作为补偿。

步骤S34：经过N个时钟周期逐次逼近后，第一可变电压V_B+和第二可变电压V_B-被调整至使得比较器的失调电压为预设值的值，校准结束。

在步骤S34中，预设值为零，应理解，在实际电路中由于一些不可控因素的存在，误差是必然存在的，因此在实际情况下失调电压可能被调整至在误差范围内接近零的值，因此，在其他实施例中，预设值也可以是在误差允许的范围内接近于零的值。在实际操作中，会根据不同的元器件性能参数给出该预设值允许的误差范围。

综上所述，本发明的校准比较器失调电压的电路基于标准CMOS工艺，不需要额外的工艺，易于实现，本发明利用选择模块检测比较器输出，并输出选择信号，经过N个校准时钟周期逐次逼近，完成快速校准过程。能够对较大范围的失调电压进行高精度的校准，且校准所需时间不受校准电路位数N的限制，从而使比较器的速度、精度等性能得以提高。

以上所述仅为本发明的实施例并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种校准比较器失调电压的电路，其特征在于，所述校准比较器失调电压的电路包括：比较器、输出锁存器、选择模块、第一衬底电压生成器以及第二衬底电压生成器，其中，

所述比较器的两输入端通过控制信号选择连接工作电压或者共模电平（V_CM）；

所述输出锁存器的正相输入端与所述比较器的正相输出端连接，所述输出锁存器的反相输入端与所述比较器的反相输出端连接，所述输出锁存器的正相输出端通过控制信号选择与所述选择模块的第一输入端（OP）或者与所述校准比较器失调电压的电路的第一输出端（V_OUT+）连接，所述输出锁存器的反相输出端与所述选择模块的第二输入端（ON）或者与所述校准比较器失调电压的电路的第二输出端（V_OUT-）连接；

所述第一衬底电压生成器的输入端与所述选择模块的第一输出端（A）连接，其输出端输出第一可变电压（V_B+）至所述比较器的正相输入端的MOS管；所述第二衬底电压生成器的输入端与所述选择模块的第二输出端（B）连接，其输出端输出第二可变电压（V_B-）至所述比较器的反相输入端的MOS管。

2.根据权利要求1所述的校准比较器失调电压的电路，其特征在于，所述工作电压包括第一工作电压（Vip）和第二工作电压（Vin），所述控制信号包括第一控制信号（EN）和第二控制信号

所述第一工作电压（Vip）通过所述第二控制信号

控制的第一开关连接所述比较器的正相输入端，所述第二工作电压（Vin）通过所述第二控制信号控制的第二开关连接所述比较器的反相输入端，所述比较器的正相输入端和反相输入端分别通过所述第一控制信号（EN）控制的第三开关和第四开关连接所述共模电平（V_CM）；所述比较器的时钟输入端连接所述时钟信号（CLK），所述时钟信号（CLK）为高电平时所述比较器复位，所述时钟信号（CLK）为低电平时所述比较器比较。

3.根据权利要求2所述的校准比较器失调电压的电路，其特征在于，所述输出锁存器的正相输出端通过所述第一控制信号（EN）控制的第五开关连接所述选择模块的第一输入端（OP），通过所述第二控制信号

控制的第六开关连接所述校准比较器失调电压的电路的第一输出端（V_OUT+）；所述输出锁存器的反相输出端通过所述第一控制信号（EN）控制的第七开关连接所述选择模块的第二输入端（ON），通过所述第二控制信号

控制的第八开关连接所述校准比较器失调电压的电路的第二输出端（V_OUT-）。

4.根据权利要求1所述的校准比较器失调电压的电路，其特征在于，所述选择模块为N位选择模块，即所述选择模块包含N个选择模块单元，每一个所述选择模块单元由输入D触发器S、第一输出D触发器P、第二输出D触发器Q以及反相器INV构成，其中，

第N个选择模块单元的输入D触发器S_N的输入端连接校准信号，所述校准信号即为第一控制信号（EN），所述第N个选择模块单元的输入D触发器S_N的正相输出端连接第（N-1）个选择模块单元的输入D触发器S_N-1的输入端，所述第N个单元的输入D触发器S_N的反相输出端连接所述第N个选择模块单元的反相器INV_N的输入端，所述第N个单元的输入D触发器S_N的时钟输入端连接控制信号为所述第一控制信号（EN）的第九开关M₁的输出端，所述第九开关M₁的输入端连接所述时钟信号（CLK）；

第n个（1<n＜N）选择模块单元的输入D触发器S_n的输入端连接第（n+1）个选择模块单元的输入D触发器S_n+1的正相输出端，所述第n个选择模块单元的输入D触发器S_n的正相输出端连接第（n-1）个单元的输入D触发器S_n-1的输入端，所述第n个选择模块单元的输入D触发器S_n的反相输出端连接第n个选择模块单元的反相器INV_n的输入端，所述第n个选择模块单元的输入D触发器S_n的时钟输入端连接所述第九开关M₁的输出端；

N个选择模块单元的第一输出D触发器的N个输入端均连接所述选择模块的第一输入端（OP），所述N个选择模块单元的第一输出D触发器的N个正相输出端并行输出构成所述选择模块的第一输出端（A）；第n个（1≤n≤N）选择模块单元的第一输出D触发器P_n的时钟输入端连接所述第n个选择模块单元的反相器INV_n的输出端（K_n）；

N个选择模块单元的第二输出D触发器的N个输入端均连接所述选择模块的第二输入端（ON），所述N个选择模块单元的第二输出D触发器的N个正相输出端并行输出构成所述选择模块的第二输出端（B）；第n个（1≤n≤N）选择模块单元的第二输出D触发器Q_n的时钟输入端连接所述第n个选择模块单元的反相器INV_n的输出端（K_n）；

第1个选择模块单元的输入D触发器S₁的正相输出端悬空；

N个所述输入D触发器、N个所述第一输出D触发器以及N个所述第二输出D触发器的异步复位端均连接异步复位信号（RST）。

5.根据权利要求4所述的校准比较器失调电压的电路，其特征在于，所述比较器正相输入端和反相输入端的MOS管均为PMOS管，所述第一衬底电压生成器和所述第二衬底电压生成器均为α类衬底电压生成器，所述α类衬底电压生成器包含固定电容C_f和N个衬底电压生成单元；

每一个所述衬底电压生成单元由电容C和与非门N构成，其中，所述电容C的容值为：C_n＝2^n-1C₁（1≤n≤N），所述电容C的正极连接所述α类衬底电压生成器的输出端（V_bulk），所述电容C的负极接所述与非门N的输出端（T），所述与非门N的第一输入端连接所述时钟信号（CLK）；

N个所述α类衬底电压生成单元的与非门的N个第二输入端并行输入构成所述α类衬底电压生成器的输入端，其中，第n个（1≤n≤N）衬底电压生成单元的与非门N_n的第二输入端（D_n）与对应的第n个选择模块单元的第一输出D触发器P_n的正相输出端（A_n）连接，或者，与对应的第n个选择模块单元的第二输出D触发器Q_n的正相输出端（B_n）连接；

所述α类衬底电压生成器的输出端（V_bulk）连接控制信号为第一控制信号（EN）的第十开关M₂的输出端，所述第十开关M₂的输入端连接电源电压（VDD）；

所述固定电容C_f的正极连接所述α类衬底电压生成器的输出端（V_bulk），负极连接地（GND）。

6.根据权利要求4所述的校准比较器失调电压的电路，其特征在于，所述比较器正相输入端和反相输入端的MOS管均为NMOS管，所述第一衬底电压生成器和所述第二衬底电压生成器均为β类衬底电压生成器，所述β类衬底电压生成器包含固定电容C_f和N个衬底电压生成单元；

每一个所述衬底电压生成单元由电容C和与门N′构成，其中，所述电容C的容值为：C_n＝2^n-1C₁（1≤n≤N），所述电容C的负极连接所述β类衬底电压生成器的输出端（V_bulk＇），所述电容C的正极连接所述与门N′的输出端（T＇），所述与门N′的第一输入端连接所述时钟信号（CLK）；

N个所述β类衬底电压生成单元的与门的N个第二输入端并行输入构成所述β类衬底电压生成器的输入端，其中，第n个（1≤n≤N）衬底电压生成单元的与门N_n＇的第二输入端（D_n＇）与对应的第n个选择模块单元的第一输出D触发器P_n的正相输出端（A_n）连接，或者，与对应的第n个选择模块单元的第二输出D触发器Q_n的正相输出端（B_n）连接；

所述β类衬底电压生成器的输出端（V_bulk＇）连接控制信号为第一控制信号（EN）的第十一开关M₂＇的输出端，所述第十一开关M₂＇的输入端连接电源电压（VDD）；

所述固定电容C_f的负极连接所述β类衬底电压生成器的输出端（V_bulk＇），正极连接地（GND）。

7.一种校准比较器失调电压的方法，其特征在于，所述校准比较器失调电压的方法包括：

校准时，比较器的两输入端与共模电平（V_CM）相连，输出锁存器的两输出端与所述校准比较器失调电压的电路的第一输出端（V_OUT+）和第二输出端（V_OUT-）断开，其正相输出端与选择模块的第一输入端（OP）相连，反相输出端与所述选择模块的第二输入端（ON）相连；

与所述比较器的正相输入端的MOS管连接的衬底电压生成器输出第一可变电压（V_B+）至所述比较器的正相输入端的MOS管，与所述比较器的反相输入端的MOS管连接的衬底电压生成器输出第二可变电压（V_B-）至所述比较器的反相输入端的MOS管；

所述选择模块在时钟信号（CLK）每一个时钟周期的上升沿时刻检测所述比较器的输出来判断失调的极性，以此选择需要调节的衬底电压，并在所述时钟周期的下降沿时刻由相应的衬底电压生成器调节对应的可变电压使得其绝对值升高；

所述选择模块在所述时钟周期的下一个时钟周期的上升沿再次检测所述比较器的输出，若输出不改变，则继续由相应的衬底电压生成器调节所述对应的可变电压使得其绝对值升高，若输出改变，则升高另一可变电压作为补偿；

经过N个时钟周期逐次逼近后，所述第一可变电压（V_B+）和所述第二可变电压（V_B-）被调整至使得所述比较器的失调电压为预设值的值，校准结束。

8.根据权利要求7所述的校准比较器失调电压的方法，其特征在于，所述预设值为零，所述比较器在所述时钟信号（CLK）高电平时复位，低电平时比较，所述比较器的输出端接有输出锁存器以保证所述比较器的输出结果在所述时钟信号（CLK）上升沿到达时的稳定。

9.根据权利要求7所述的校准比较器失调电压的方法，其特征在于，所述衬底电压生成器分为两类，若所述比较器输入端MOS管为PMOS管则对应的衬底电压生成器为α类衬底电压生成器，若所述比较器输入端MOS管为NMOS管则对应的衬底电压生成器为β类衬底电压生成器；所述α类衬底电压生成器输出的数值所对应的所述第一可变电压（V_B+）或所述第二可变电压（V_B-）的数值为正，且单调不减，其变化量在第一个时钟周期最大，之后每个时钟周期递减；所述β类衬底电压生成器输出的数值所对应的所述第一可变电压（V_B+）或所述第二可变电压（V_B-）的数值为负，且单调不增，其变化量在第一个时钟周期最大，之后每个时钟周期递减。

10.根据权利要求7所述的校准比较器失调电压的方法，其特征在于，所述选择模块为N位选择模块，包含有N个选择模块单元，每一个所述选择模块单元由输入D触发器S、第一输出D触发器P、第二输出D触发器Q以及反相器INV构成；

校准前，异步复位信号（RST）将与其连接的所述选择模块的2N个输出均置0；校准时，所述选择模块的N个输入D触发器S构成移位寄存器，在所述时钟信号（CLK）的控制下将校准信号的高电平依次从第N个输入D触发器S_N传递到第一个输入D触发器S₁，依次为每个选择模块单元的第一输出D触发器P和第二输入D触发器Q提供时钟周期上升沿，在校准的第n个（1≤n≤N）时钟周期上升沿时刻，所述选择模块的第（N-n+1）个选择模块单元的第一输出D触发器P和第二输出D触发器Q检测所述比较器的输出，若所述比较器正相输出端输出为1，则对应的衬底电压生成器的第（N-n+1）位被所述选择模块置为1，在所述时钟周期的下降沿到达后所述第一可变电压（V_B+）的绝对值升高至相应的数值；若所述比较器反相输出端输出为1，则对应的衬底电压生成器的第（N-n+1）位被所述选择模块置为1，在所述时钟周期的下降沿到达后所述第二可变电压（V_B-）的绝对值升高至相应的数值；所述第一可变电压（V_B+）和所述第二可变电压（V_B-）的调节相互独立。

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