CN107370463B - 一种基于背栅效应与沟道长度调制效应的失调自校正运放 - Google Patents

一种基于背栅效应与沟道长度调制效应的失调自校正运放 Download PDF

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Abstract

一种基于背栅效应与沟道长度调制效应的失调自校正运放，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻。本发明校准失调的过程分为粗调和细调两个过程：利用电流镜的衬底偏置效应进行粗调，利用输入管的衬底偏置效应进行细调，有效的提高了精度。

Description

一种基于背栅效应与沟道长度调制效应的失调自校正运放
技术领域
本发明属于CMOS工艺集成电路领域，特别涉及一种基于背栅效应与沟道长度调制效应的失调自校正运放。
背景技术
对于一个理想的运算放大器，当其输入电压为零时，输出电压也应该为零。然而在实际应用中，由于制造工艺的不确定性以及硅材料自身的缺陷，标称值相同的器件都存在着随机、细微的不匹配，使得运放存在一定的失调电压。为使输出电压为零，需要在输入端加上一定的电压，这个电压称作输入失调电压。因此，运放的输出总会叠加所不期望的误差，对系统的准确度存在着一定的影响，尤其在高精度和直流小信号放大的场合。有很多方法可以解决失调的问题，如增大输入晶体管面积、采用对称性更高的版图布局、自校零技术和斩波技术。但不论哪一种方法，都存在着或多或少的不足，或加重前级电路负载，或增加寄生电容，或结构复杂，或仅应用于特定场合等。因此，如何以一种结构简单、高精度的方式来解决运放失调的问题一直都是个难点。
发明内容
本发明的目的在于提供一种基于背栅效应与沟道长度调制效应的失调自校正运放，解决因制造工艺的不确定性以及硅材料自身的缺陷引起的失调电压的问题。
为实现上述目的，本发明采用以下技术方案：
一种基于背栅效应与沟道长度调制效应的失调自校正运放，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻。
进一步的，逻辑校准单元包括四位递减计数器和四位递增计数器，控制逻辑单元分别连接四位递减计数器和四位递增计数器；四位递增计数器的输出信号为b0、b1、b2和b3，且连接可编程电阻；四位递减计数器的输出信号为a0、a1、a2和a3，连接四位DAC模块的信号输入端。
进一步的，运算放大器模块包括增益级和输出级；
增益级包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第三开关；同相输入端经第一开关接第二NMOS晶体管的栅极，反相输入端经第三开关接第一NMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一NMOS晶体管的栅极；第一开关为一个常闭合的开关；第一NMOS晶体管与第二NMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接地；第二NMOS晶体管的漏极同时也为增益级的输出端；第一PMOS晶体管与第二PMOS晶体管构成电流镜负载，其源极相连接电源VDD；第一PMOS晶体管为电流镜的源头，其漏极与第一NMOS晶体管的漏极相连；第二PMOS晶体管的漏极接可编程电阻的一端，可编程电阻的另一端接第二PMOS晶体管的漏端；第一PMOS晶体管的衬底电压接固定电压Vc，第二PMOS晶体管的衬底电压由四位DAC模块的输出Vb控制；
输出级包括：第三NMOS晶体管、第二电流源、第四开关和电容；第三NMOS晶体管的栅极接第二NMOS晶体管的漏极与第三NMOS晶体管的栅极相连；第三NMOS晶体管源极接地，第四NMOS晶体管漏极为运算放大器的输出端VOUT；第二电流源用来偏置第三NMOS晶体管，一端接第三NMOS晶体管的漏极，另一端接电源VDD；电容为弥勒补偿电容，一端接第三NMOS晶体管的漏极，另一端经第四开关接第三NMOS晶体管的栅极。
进一步的，增益级还能够为包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第一电流源、第二电流源、第一开关、第二开关、第三开关；同相输入端经第三开关接第二NMOS晶体管的栅极，反相输入端经第一开关接第一NMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一NMOS晶体管的栅极；第三开关为一个常闭合的开关；第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第一电流源组成双端输入的折叠式共源共栅级放大器；第一PMOS晶体管和第二PMOS晶体管的源极相连接第一电流源的一端，第一电流源为输入管提供偏置，第一电流源的另一端接电源VDD；第三NMOS晶体管的源极接第一NMOS晶体管的漏极，第四NMOS晶体管的源极接第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的栅极由外部电压Vb1提供偏置，第三NMOS晶体管和第四NMOS晶体管的栅极由外部电压Vb2提供偏置；第一PMOS晶体管的漏极接可编程电阻的一端，可编程电阻的另一端接第一NMOS晶体管的漏极，第二PMOS晶体管的漏极接第二NMOS晶体管的漏极；第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管构成了共源共栅电流镜；第三PMOS晶体管的源极与电源相连，第三PMOS晶体管的漏极接第五PMOS晶体管的源极，第五PMOS晶体管的漏极接第三NMOS晶体管的漏极；第四PMOS晶体管的源极与电源相连，第四PMOS晶体管的漏极接第六PMOS晶体管的源极；第三PMOS晶体管的栅极与第四PMOS晶体管的栅极相连，接第三PMOS晶体管的漏极；第五PMOS晶体管的栅极与第六PMOS晶体管的栅极相连，接第五PMOS晶体管的漏极；第四NMOS晶体管的漏极为增益级的输出端；第三PMOS晶体管的衬底电压接固定电压Vc，MN204的衬底电压由四位DAC模块的输出Vb控制。
进一步的，四位DAC模块的输出电压为Vb，用于控制运算放大器模块电流镜负载中一侧PMOS的衬底电压。
进一步的，逻辑控制单元上有的输出k1、k2和k3，用于控制运算放大器模块内部开关状态。
进一步的，可编程电阻包括第一电阻、第二电阻、第三电阻、第四电阻、第一开关、第二开关、第三开关和第四开关；第一电阻、第二电阻、第三电阻和第四电阻相互串联；第一开关并联在第一电阻两端，第二开关并联在第二电阻两端，第三开关并联在第三电阻两端，第四开关并联在第四电阻两端；第一电阻：第二电阻：第三电阻：第四电阻阻值之比为1:2:4:8。
与现有技术相比，本发明有以下技术效果：
本发明校准失调的过程分为粗调和细调两个过程：利用电流镜的衬底偏置效应进行粗调，利用输入管的衬底偏置效应进行细调，有效的提高了精度。
本发明利用衬底偏置效应和沟道长度调制效应，有效的解决了运算放大器的失调问题，且不会引入额外的电容，保证了电路的工作速度，不会增加额外的功耗。
附图说明
图1是本发明的结构框图；
图2是本发明实施例1中的电路原理图；
图3是本发明实施例2中的电路原理图；
图4是本发明可编程电阻的电路原理图。
具体实施方式
下面结合附图和实施例对本发明做进一步说明。
请参阅图1，一种基于背栅效应与沟道长度调制效应的失调自校正运放，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻。
逻辑校准单元包括四位递减计数器和四位递增计数器，控制逻辑单元分别连接四位递减计数器和四位递增计数器；四位递增计数器的输出信号为b0、b1、b2和b3，且连接可编程电阻；四位递减计数器的输出信号为a0、a1、a2和a3，连接四位DAC模块的信号输入端。逻辑校准单元有时钟信号clk和复位信号，时钟信号为其内部同步电路的时钟，复位信号在电路刚启动时会将两个四位递增计数器的输出值进行复位。
实施例1：
参见图2，一种基于背栅效应与沟道长度调制效应的失调自校正运放，运放主体电路包括PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、电流源Ib101、电流源Ib102、开关k101、开关k102、开关k103、开关k104、电容C101。
运算放大器分为增益级和输出级两个部分。
增益级包括：PMOS晶体管MP101、PMOS晶体管MP102、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101、开关k101、开关k102、开关k103。同相输入端经k101接MN102的栅极，反相输入端经k103接MN101的栅极，开关k102一端接同相输入端，另一端接NMOS晶体管MN101的栅极。开关k101为一个常闭合的开关，用于平衡输入端负载。NMOS晶体管MN101与、NMOS晶体管MN102为运放的输入管，其源极相连，接偏置电流源Ib101的一端，偏置电流源Ib101的另一端接地。NMOS晶体管MN102的漏极同时也为增益级的输出端。PMOS晶体管MP101与PMOS晶体管MP102构成电流镜负载，其源极相连接电源VDD。PMOS晶体管MP101为电流镜的源头，其漏极与NMOS晶体管MN101的漏极相连。PMOS晶体管MP102的漏极接可编程电阻的一端A，可编程电阻的另一端B接PMOS晶体管MP102的漏端。PMOS晶体管MP101的衬底电压接固定电压Vc，PMOS晶体管MP102的衬底电压由4位DAC的输出Vb控制。
输出级包括：NMOS晶体管MN103、电流源Ib102、开关k104、电容C101。NMOS晶体管MN103的栅极接增益级的输出端，即NMOS晶体管MN102的漏极与NMOS晶体管MN103的栅极相连。NMOS晶体管MN103源极接地，NMOS晶体管MN104漏极为运算放大器的输出端VOUT。电流源Ib102用来偏置NMOS晶体管MN103，一端接NMOS晶体管MN103的漏极，另一端接电源VDD。电容C101为弥勒补偿电容，一端接NMOS晶体管MN103的漏极，另一端经k104接NMOS晶体管MN103的栅极。
逻辑控制单元的输出k1控制开关k101的状态，k2控制开关k102的状态，k3控制开关k104的状态。
增益级中可编程电阻参见图4所示，由电阻R1、电阻R2、电阻R3、电阻R4、开关b0、开关b1、开关b2、开关b3组成。电阻R1、电阻R2、电阻R3、电阻R4相互串联，其首段为节点A，尾端为节点B。开关b0并联在R1两端，开关b1并联在R2两端，开关b2并联在R3两端，开关b3并联在R4两端。R1、R2、R3、R4其阻值之比为1:2:4:8。
运算放大器开始校正失调时，增益级的开关k103断开、开关k102闭合，运算放大器的同相端外接共模电压。此时运算放大器做为比较器使用，为不影响其工作速度，将开关k104断开。
在初始状态时，Vc接固定电压，4位DAC的输出电压为其参考电压，即DAC最大输出电压，可编程电阻AB端阻值为0。由于衬底偏置效应，此时MP101的阈值电压大于MP102的阈值电压，因此运算放大器的输出端VOUT为低电平，比较器U2的输出也为低电平。
在进行校正时，首先调整DAC电压对运算放大器进行粗调。通过调整Vb的电压，因为衬底偏置效应，流经由Vb控制的PMOS晶体管上的电流便会发生变化。根据该效应可以对运算放大器进行粗调。4位逐次递减寄存器的值初始值为1111，之后每一个时钟周期递减1，控制DAC的输出电压Vb逐渐降低，直至VOUT端的电压变为高电平，同时比较器输出电压也跳变至高电平。此时粗调过程完成并保持4位逐次递减寄存器的值不再变化。粗调结束后，开始对运算放大器进行细调。因为电阻上会产生压降，因此在改变电阻的阻值后，与电阻相连的输入MOS晶体管上的源漏电压会发生变化，因为沟道长度调制效应，流经该MOS晶体管上的电流也会发生变化。根据该效应可以对运算放大器进行细调。4位递增计数器控制着可编程电阻的状态，初始状态开关全部闭合，AB端输出阻值为0。随着4位递增计数器逐次递加，使AB端电阻逐个增加，当AB端电阻到达某一值时，VOUT端电压会再次变为低电平，也使比较器U2输出端电压也跳变至低电平。此时细调过程结束，保存4位逐次递加寄存器的值并不再变化。
对运算放大器失调校准结束后，将k103闭合、k102断开、k104闭合，运算放大器开始正常工作。
实施例2：
本实施例的运算放大器结构与实施例1中的相同，将运放主体模块中的增益级换为折叠式共源共栅运算放大器结构。
参见图3，
增益级包括PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、NMOS晶体管MN205、电流源Ib201、电流源Ib202、开关k201、开关k202、开关k203。同相输入端经k203接MN202的栅极，反相输入端经k201接MN201的栅极，开关k202一端接同相输入端，另一端接MN201的栅极。开关k203为一个常闭合的开关，用于平衡输入端负载。PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、NMOS晶体管MN205、电流源Ib201组成双端输入的折叠式共源共栅级放大器。MP201与MP202的源极相连接电流源Ib201的一端，电流源Ib201为输入管提供偏置，电流源Ib201的另一端接电源VDD。
MN203的源极接MN201的漏极，MN204的源极接MN202的漏极，MN201与MN202的栅极由Vb1提供偏置，MN203与MN204的栅极由Vb2提供偏置。MP201的漏极接可编程电阻的一端A，可编程电阻的另一端B接MN201的漏极，MP202的漏极接MN202的漏极。PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206构成了共源共栅电流镜。MP203的源极与电源相连，MP203的漏极接MP205的源极，MP205的漏极接MN203的漏极。MP204的源极与电源相连，MP204的漏极接MP206的源极。MP203的栅极与MP204的栅极相连，接MP203的漏极。MP205的栅极与MP206的栅极相连，接MP205的漏极。MN204的漏极为增益级的输出端。MP203的衬底电压接固定电压Vc，MN204的衬底电压由4位DAC的输出Vb控制。
输出级包括：NMOS晶体管MN206、电流源Ib203、开关k203、开关k206、电容C201。MN206的栅极经开关k206接增益级的输出端，即MN206的栅极接开关k206的一端，开关k206的另一端接MN204的漏极。MN206的漏极为整个预算放大器的输出端VOUT。电流源Ib203用来偏置MN206，一端接MN206的漏极，另一端接电源VDD。电容C201为弥勒补偿电容，一端接MN206的漏极，另一端接MN206的栅极。开关k203一端接MN206的栅极，另一端接地，闭合时将MN206栅极拉低。
逻辑控制单元的输出k1控制开关k201的状态，k2控制开关k202的状态，k3控制开关k204的状态。
增益级中可编程电阻参见图4所示，由电阻R1、电阻R2、电阻R3、电阻R4、开关b0、开关b1、开关b2、开关b3组成。电阻R1、电阻R2、电阻R3、电阻R4相互串联，其首段为节点A，尾端为节点B。开关b0并联在R1两端，开关b1并联在R2两端，开关b2并联在R3两端，开关b3并联在R4两端。R1、R2、R3、R4其阻值之比为1:2:4:8。
运算放大器开始校正失调时，增益级的开关k201断开、开关k202闭合，运算放大器的同相端外接共模电压。此时运算放大器做为比较器使用，为不影响其工作速度，将开关k204断开。
在初始状态时，Vc接固定电压，4位DAC的输出电压为其参考电压，即DAC最大输出电压，可编程电阻AB端阻值为0。由于衬底偏置效应，此时MP203的阈值电压大于MP204的阈值电压，因此运算放大器的输出端VOUT为低电平，比较器U2的输出也为低电平。
在进行校正时，首先调整DAC电压对运算放大器进行粗调。4位逐次递减寄存器的值初始值为1111，之后每一个时钟周期递减1，控制DAC的输出电压Vb逐渐降低，直至VOUT端的电压变为高电平，同时比较器U2输出电压也跳变至高电平。此时粗调过程结束并保持4位逐次递减寄存器的值不再变化。粗调结束后，立刻开始对运算放大器进行细调。4位递增计数器控制着可编程电阻的状态，初始状态开关全部闭合，AB端输出阻值为0。随着4位递增计数器逐次递加，使AB端电阻逐个增加，当AB端电阻到达某一值时，VOUT端电压会再次变为低电平，也使比较器U2输出端电压也跳变至低电平。此时细调过程结束，保存4位逐次递加寄存器的值并不再变化。
对运算放大器失调校准结束后，将k201闭合、k202断开、k204闭合，运算放大器开始正常工作。
以上实例和图示并非限定本发明的产品形态和式样，不构成对本发明的任何限制，显然在本发明的构思下可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。

Claims (4)

1.一种基于背栅效应与沟道长度调制效应的失调自校正运放，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻；
逻辑校准单元包括四位递减计数器和四位递增计数器，控制逻辑单元分别连接四位递减计数器和四位递增计数器；四位递增计数器的输出信号为b0、b1、b2和b3，且连接可编程电阻；四位递减计数器的输出信号为a0、a1、a2和a3，连接四位DAC模块的信号输入端；
运算放大器模块包括增益级和输出级；
增益级包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第三开关；同相输入端经第一开关接第二NMOS晶体管的栅极，反相输入端经第三开关接第一NMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一NMOS晶体管的栅极；第一开关为一个常闭合的开关； 第一NMOS晶体管与第二NMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接地；第二NMOS晶体管的漏极同时也为增益级的输出端；第一PMOS晶体管与第二PMOS晶体管构成电流镜负载，其源极相连接电源VDD；第一PMOS晶体管为电流镜的源头，其漏极与第一NMOS晶体管的漏极相连；第二PMOS晶体管的漏极接可编程电阻的一端，可编程电阻的另一端接第二NMOS晶体管的漏极；第一PMOS晶体管的衬底电压接固定电压Vc，第二PMOS晶体管的衬底电压由四位DAC模块的输出Vb控制；
输出级包括： 第三NMOS晶体管、第二电流源、第四开关和电容；第三NMOS晶体管的栅极接第二NMOS晶体管的漏极；第三NMOS晶体管源极接地，第三NMOS晶体管漏极为运算放大器的输出端VOUT；第二电流源用来偏置第三NMOS晶体管，一端接第三NMOS晶体管的漏极，另一端接电源VDD；电容为弥勒补偿电容，一端接第三NMOS晶体管的漏极，另一端经第四开关接第三NMOS晶体管的栅极；
在进行校正时，首先调整四位DAC模块的输出电压Vb对运算放大器模块进行粗调；四位逐次递减寄存器的值初始值为1111，之后每一个时钟周期递减1，控制四位DAC模块的输出电压Vb逐渐降低，直至VOUT端的电压变为高电平，同时比较器模块输出电压跳变至高电平；
此时粗调过程结束并保持四位逐次递减寄存器的值不再变化；
粗调结束后，开始对运算放大器模块进行细调；四位递增计数器控制着可编程电阻的状态，初始状态可编程电阻的阻值为0；随着四位递增计数器逐次递加，使可编程电阻的阻值逐个增加，当可编程电阻的阻值到达某一值时，VOUT端电压再次变为低电平，使比较器模块输出端电压跳变至低电平；
此时细调过程结束，保存四位逐次递加寄存器的值并不再变化。
2.根据权利要求1所述的一种基于背栅效应与沟道长度调制效应的失调自校正运放，其特征在于，增益级还能够为包括：第一 PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电流源、第一开关、第二开关、第三开关；同相输入端经第三开关接第二NMOS晶体管的栅极，反相输入端经第一开关接第一NMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一NMOS晶体管的栅极；第三开关为一个常闭合的开关；第一 PMOS晶体管和第二PMOS晶体管的源极相连接第一电流源的一端，第一电流源为输入管提供偏置，第一电流源的另一端接电源VDD；第三NMOS晶体管的源极接第一NMOS晶体管的漏极，第四NMOS晶体管的源极接第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的栅极由外部电压Vb1提供偏置，第三NMOS晶体管和第四NMOS晶体管的栅极由外部电压Vb2提供偏置；第一 PMOS晶体管的漏极接可编程电阻的一端，可编程电阻的另一端接第一NMOS晶体管的漏极，第二PMOS晶体管的漏极接第二NMOS晶体管的漏极；第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管构成了共源共栅电流镜；第三PMOS晶体管的源极与电源相连，第三PMOS晶体管的漏极接第五PMOS晶体管的源极，第五PMOS晶体管的漏极接第三NMOS晶体管的漏极；第四PMOS晶体管的源极与电源相连，第四PMOS晶体管的漏极接第六PMOS晶体管的源极，第六PMOS晶体管的漏极接第四NMOS晶体管的漏极；第三PMOS晶体管的栅极与第四PMOS晶体管的栅极相连，接第三PMOS晶体管的漏极；第五PMOS晶体管的栅极与第六PMOS晶体管的栅极相连，接第五PMOS晶体管的漏极；第四NMOS晶体管的漏极为增益级的输出端；第三PMOS晶体管的衬底电压接固定电压Vc，第四PMOS晶体管的衬底电压由四位DAC模块的输出Vb控制。
3.根据权利要求1所述的一种基于背栅效应与沟道长度调制效应的失调自校正运放，其特征在于，逻辑控制单元上有输出k1、 k2和k3，用于控制运算放大器的第一开关、第二开关、第三开关的状态。
4.根据权利要求1所述的一种基于背栅效应与沟道长度调制效应的失调自校正运放，其特征在于，可编程电阻包括第一电阻、第二电阻、第三电阻、第四电阻、第一开关、第二开关、第三开关和第四开关；第一电阻、第二电阻、第三电阻和第四电阻相互串联；第一开关并联在第一电阻两端，第二开关并联在第二电阻两端，第三开关并联在第三电阻两端，第四开关并联在第四电阻两端；第一电阻：第二电阻：第三电阻：第四电阻阻值之比为1:2:4:8。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277966B (zh) * 2019-05-09 2023-03-14 上海类比半导体技术有限公司 一种自校准电路及校准方法
CN116781047B (zh) * 2023-08-03 2023-12-08 无锡英迪芯微电子科技股份有限公司 适于高圧域的比较器
CN117240277B (zh) * 2023-11-15 2024-02-09 浙江地芯引力科技有限公司 一种衬底选择电路及电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061900A (en) * 1989-06-19 1991-10-29 Raytheon Company Self-zeroing amplifier
US5838191A (en) * 1997-02-21 1998-11-17 National Semiconductor Corporation Bias circuit for switched capacitor applications
CN1578122A (zh) * 2003-07-14 2005-02-09 雅马哈株式会社 偏移校正方法、偏移校正电路及电子音量装置
CN1881788A (zh) * 2005-06-15 2006-12-20 恩益禧电子股份有限公司 可变增益放大器电路及dc偏移校正方法和无线电接收设备
CN101083451A (zh) * 2006-05-31 2007-12-05 中国科学院微电子研究所 一种数字自动校准运放失调电压电路及其方法
CN101986557A (zh) * 2010-11-24 2011-03-16 无锡思泰迪半导体有限公司 一种利用衬体偏置效应消除运放失调电压的方法及其结构
CN103036538A (zh) * 2012-12-06 2013-04-10 国民技术股份有限公司 校准比较器失调电压的电路及其方法
CN103178789A (zh) * 2011-12-20 2013-06-26 西安航天民芯科技有限公司 一种低温漂失调自校准运算放大器电路及设计方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762624B2 (en) * 2002-09-03 2004-07-13 Agilent Technologies, Inc. Current mode logic family with bias current compensation
JP6478896B2 (ja) * 2015-10-28 2019-03-06 株式会社東芝 増幅回路、パイプラインａｄｃ、及び無線通信装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061900A (en) * 1989-06-19 1991-10-29 Raytheon Company Self-zeroing amplifier
US5838191A (en) * 1997-02-21 1998-11-17 National Semiconductor Corporation Bias circuit for switched capacitor applications
CN1578122A (zh) * 2003-07-14 2005-02-09 雅马哈株式会社 偏移校正方法、偏移校正电路及电子音量装置
CN1881788A (zh) * 2005-06-15 2006-12-20 恩益禧电子股份有限公司 可变增益放大器电路及dc偏移校正方法和无线电接收设备
CN101083451A (zh) * 2006-05-31 2007-12-05 中国科学院微电子研究所 一种数字自动校准运放失调电压电路及其方法
CN101986557A (zh) * 2010-11-24 2011-03-16 无锡思泰迪半导体有限公司 一种利用衬体偏置效应消除运放失调电压的方法及其结构
CN103178789A (zh) * 2011-12-20 2013-06-26 西安航天民芯科技有限公司 一种低温漂失调自校准运算放大器电路及设计方法
CN103036538A (zh) * 2012-12-06 2013-04-10 国民技术股份有限公司 校准比较器失调电压的电路及其方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李联.二级CMOS运放.《MOS管运算放大器-原理、设计与应用》.二级CMOS运放,1988,第51、61-62页. *

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