CN117220648A

CN117220648A - Rc张弛振荡器

Info

Publication number: CN117220648A
Application number: CN202310987907.0A
Authority: CN
Inventors: 请求不公布姓名
Original assignee: Shanghai Canrui Microelectronics Co ltd; Guangxi Normal University
Current assignee: Shanghai Canrui Microelectronics Co ltd; Guangxi Normal University
Priority date: 2023-08-07
Filing date: 2023-08-07
Publication date: 2023-12-12

Abstract

本发明涉及一种RC张弛振荡器，包括偏置校正电路和时钟产生电路，偏置校正电路包括基准电压输入端、多个粗修调控制信号输入端和多个细修调控制信号输入端；偏置校正电路还包括第一电压输出端、第二电压输出端和第三电压输出端，时钟产生电路包括第一电压输入端、第二电压输入端和第三电压输入端，第一电压输入端与第一电压输出端相连，第二电压输入端与第二电压输出端相连，第三电压输入端与第三电压输出端相连；时钟产生电路还包括时钟信号输出端，用于输出时钟信号。本发明的RC张弛振荡器，在通过校正后，其时钟频率随电源电压、温度、工艺、失配、封装应力变化很小，可实现很高精度。

Description

RC张弛振荡器

技术领域

本发明涉及半导体集成电路领域，更具体地涉及一种RC张弛振荡器。

背景技术

振荡器是模拟集成电路中的一个常用模块，主要为电路提供一个时钟信号，而时钟信号最主要的指标就是精度、功耗和面积。常用的振荡器包括环形振荡器、RC张弛振荡器和晶体振荡器。其中，环形振荡器结构简单、功耗低、面积小，但是精度低，不方便校正，一般用于对时钟频率精度要求不高的场合；RC张弛振荡器精度较高，且易于集成，成本较低，因此得到广泛的应用；晶体振荡器精度最高，但需要外接晶振，一般用于微控制单元(MCU)中。

RC张弛振荡器都需要校正，常规的校正方法都是对电阻或者电容进行校正，这存在以下两个问题：1)在集成电路中，电阻与电容比MOS管面积要大很多，因此对电阻R或电容C进行校正会占用大的面积，特别是频率较低时，所需的电阻或电容都比较大，占用的面积也很大；2)校正电路中开关的导通电阻和寄生电容会对R或C引入误差，从而影响最终的时钟频率和校正精度。另外，在时钟的产生电路中，比较器会比较电容上的电压与参考电压的大小，从而输出周期性变化的高低电平，参考电压会有一大一小两个值，并且通过开关切换分别接入比较器的一端，但是在开关切换的过程中可能会存在两个开关都断开的情况，若开关的尺寸设置得不合理，此时开关的时钟馈通会显著影响比较器参考端的电压，从而使得比较器的输出产生与理想值相反的错误逻辑，而这种情况是非常致命的，可能会使得整个系统无法正常工作。

发明内容

本发明的目的在于提供一种RC张弛振荡器，在通过校正后，其时钟频率随电源电压、温度、工艺、失配、封装应力变化很小，可实现很高精度。

基于上述目的，本发明提供一种RC张弛振荡器，包括偏置校正电路和时钟产生电路，所述偏置校正电路包括基准电压输入端、多个粗修调控制信号输入端和多个细修调控制信号输入端，所述基准电压输入端用于向所述偏置校正电路输入基准电压，多个粗修调控制信号输入端分别用于向所述偏置校正电路输入多个粗修调控制信号，多个细修调控制信号输入端分别用于向所述偏置校正电路输入多个细修调控制信号；所述偏置校正电路还包括第一电压输出端、第二电压输出端和第三电压输出端，所述时钟产生电路包括第一电压输入端、第二电压输入端和第三电压输入端，所述第一电压输入端与所述第一电压输出端相连，所述第二电压输入端与所述第二电压输出端相连，所述第三电压输入端与所述第三电压输出端相连；所述时钟产生电路还包括时钟信号输出端，用于输出时钟信号。

进一步地，所述偏置校正电路包括运算放大器A₁、2个电阻、12个PMOS和9个NMOS管；其中，运算放大器A₁的反相输入端形成为基准电压输入端；运算放大器A₁的输出端分别与第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的栅极相互连接；第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的源极均与电源VDD相互连接；第一PMOS管M_P1的漏极、运算放大器A₁的同相输入端以及第一电阻R_E的第一端子相互连接并构成第一电压输出端，用于输出电压V_RH；第一电阻R_E的第二端子与第二电阻R_F的第一端子相连并构成第二电压输出端，用于输出电压V_RL；第二电阻R_F的第二端子接地GND；第三PMOS管M_P3的漏极与第八PMOS管M_P8的源极相连，第四PMOS管M_P4的漏极与第九PMOS管M_P9的源极相连，第五PMOS管M_P5的漏极与第十PMOS管M_P10的源极相连，第六PMOS管M_P6的漏极与第十一PMOS管M_P11的源极相连，第七PMOS管M_P7与第十二PMOS管M_P12的源极相连；第八PMOS管M_P8的栅极形成为第五粗修调控制信号输入端，用于接收第五粗修调控制信号TH<4>；第九PMOS管M_P9的栅极形成为第四粗修调控制信号输入端，用于接收第四粗修调控制信号TH<3>；第十PMOS管M_P10的栅极形成为第三粗修调控制信号输入端，用于接收第三粗修调控制信号TH<2>；第十一PMOS管M_P11的栅极形成为第二粗修调控制信号输入端，用于接收第二粗修调控制信号TH<1>；第十二PMOS管M_P12的栅极形成为第一粗修调控制信号输入端，用于接收第一粗修调控制信号TH<0>；第二PMOS管M_P2、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11和第十二PMOS管M_P12的漏极与第一NMOS管M_N1、第六NMOS管M_N6、第七NMOS管M_N7、第八NMOS管M_N8、第九NMOS管M_N9的漏极以及第一NMOS关M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的栅极相互连接而构成第三电压输出端，用于输出电压V_BIAS；第六NMOS管M_N6的源极与第二NMOS管M_N2的漏极相连；第七NMOS管M_N7的源极与第三NMOS管M_N3的漏极相连；第八NMOS管M_N8的源极与第四NMOS管M_N4的漏极相连；第九NMOS管M_N9的源极与第五NMOS管M_N5的漏极相连；第六NMOS管M_N6的栅极形成为第四细修调控制信号输入端，用于接收第四细修调控制信号TL<3>；第七NMOS管M_N7的栅极形成为第三细修调控制信号输入端，用于接收第三细修调控制信号TL<2>；第八NMOS管M_N8的栅极形成为第二细修调控制信号输入端，用于接收第二细修调控制信号TL<1>；第九NMOS管M_N9的栅极形成为第一细修调控制信号输入端，用于接收第一细修调控制信号TL<0>；第一NMOS管MN1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的源极接地GND。

进一步地，所述时钟产生电路包括消除时钟馈通影响开关、3个PMOS管、第一电容C₁、比较器COMP1和第一反相器INV1；其中，第十一NMOS管M_N11和第十二NMOS管M_N12的栅极相连并形成为第三电压输入端，并与所述偏置校正电路的第三电压输出端相连；第十一NMOS管M_N11的栅极、第十二NMOS管M_N12的栅极以及第一电容C₁的第二端子均接地GND；第十一NMOS管M_N11的漏极与第十三PMOS管M_P13的漏极、第十三PMOS管M_P13的栅极、第十四PMOS管M_P14的栅极相互连接；第十三PMOS管M_P13、第十四PMOS管M_P14的源极接电源VDD；第十四PMOS管M_P14的漏极与第十五PMOS管M_P15的源极相连；第十二NMOS管M_N12的漏极与第十三NMOS管M_N13的源极相连；第十五PMOS管M_P15的栅极、第十三NMOS管M_N13的栅极、消除时钟馈通影响开关的第三输入端与第一反相器INV1的输出端相互连接并构成所述时钟产生电路的时钟信号输出端；第十五PMOS管M_P15的漏极、第十三NMOS管M_N13的漏极、第一电容C₁的第一端子与比较器COMP1的反相输入端相互连接并构成节点V_C；消除时钟馈通影响开关的第一输入端形成为第一电压输入端，并与偏置校正电路的第一电压输出端相连；消除时钟馈通影响开关的第二输入端形成为第二电压输入端，并与所述偏置校正电路的第二电压输出端相连；消除时钟馈通影响开关的第四输入端与比较器COMP1的输出端和第一反相器INV1的输入端相互连接并构成节点CLK_；消除时钟馈通影响开关的输出端与比较器COMP1的同相输入端连接并构成节点V_REF。

进一步地，所述消除时钟馈通影响开关包括第二反相器INV2、第十六PMOS管M_P16、第十四NMOS管M_N14和第二电容C₂；其中，第十六PMOS管M_P16的源极形成为消除时钟馈通影响开关的第一输入端；第十四NMOS管M_N14的漏极形成为消除时钟馈通影响开关的第二输入端；第十四NMOS管M_N14的栅极形成为消除时钟馈通影响开关的第三输入端；第二反相器INV2的输出端与第十六PMOS管M_P16的栅极相连；第二电容的第二端子、第十六PMOS管M_P16的漏极、第十四NMOS管M_N14的源极相互连接并构成时钟馈通影响开关的输出端。

进一步地，所述第一电阻R_E和所述第二电阻R_F为多晶硅电阻。

进一步地，所述第一电容C₁为MOM或者MIM电容。

进一步地，所述第二电容C2的大小为0-100fF。

进一步地，针对每一个粗修调控制信号，当该粗修调控制信号为高电平时，与该粗修调控制信号相连的PMOS管截止，当该粗修调控制信号为低电平时，与该粗修调控制信号的PMOS管导通。

进一步地，针对每一个细修调控制信号，当该细修调控制信号为高电平时，与该细修调控制信号相连的NMOS管导通，当该细修调控制信号为低电平时，与该细修调控制信号相连的NMOS管截止。

本发明的RC张弛振荡器，通过偏置校正电路提供一个随电源电压和温度变化非常小的偏置电流，偏置电流的大小可以通过偏置校正电路进行改变，从而通过校正该偏置电流达到校正时钟信号频率的目的，偏置校正电路还提供两个与带隙基准电压V_BG成比例的参考电压V_RH和V_RL，偏置电流的产生与参考电压的产生进行了复用，可以降低电路的面积，且参考电压与偏置电流都与带隙基准电压的温度特性相关，最终可以抵消偏置电流随温度变化对频率精度的影响；通过消除时钟馈通影响开关，可以消除时钟馈通产生的错误逻辑以及对时钟频率的影响；本发明的RC张弛振荡器具有精度高、校正线性度高、校正成本低、可消除开关时钟引起的逻辑错误等特点。

附图说明

图1为根据本发明实施例的RC张弛振荡器的结构框图；

图2为根据本发明实施例的RC张弛振荡器的偏置校正电路的电路图；

图3为根据本发明实施例的RC张弛振荡器的时钟产生电路的电路图；

图4为根据本发明实施例的消除时钟馈通影响开关的电路图；

图5为根据本发明实施例的RC张弛振荡器的简化电路图；

图6为未采用本发明的消除时钟馈通影响开关的振荡器的电压V_REF、电压V_C和时钟信号CLK的波形图；

图7为采用本发明的消除时钟馈通影响开关的振荡器的电压V_REF、电压V_C和时钟信号CLK的波形图。

具体实施方式

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

如图1所示，本发明实施例提供一种RC张弛振荡器，包括偏置校正电路100和时钟产生电路200，偏置校正电路100包括基准电压输入端、多个粗修调控制信号输入端和多个细修调控制信号输入端，基准电压输入端用于向偏置校正电路100输入由带隙基准源提供的基准电压V_BG；多个粗修调控制信号输入端用于向偏置校正电路100输入多个粗修调控制信号，例如粗修调控制信号输入端有5个，分别用于输入粗修调控制信号TH<0>、TH<1>、TH<2>、TH<3>和TH<4>；多个细修调控制信号输入端用于向偏置校正电路100输入多个细修调控制信号，例如细修调控制信号输入端有4个，分别用于输入细修调控制信号TL<0>、TL<1>、TL<2>和TL<3>。偏置校正电路100还包括第一电压输出端、第二电压输出端和第三电压输出端，时钟产生电路200包括第一电压输入端、第二电压输入端和第三电压输入端，第一电压输出端与第一电压输入端相连，第二电压输出端与第二电压输入端相连，第三电压输出端与第三电压输入端相连；第一电压输出端输出电压V_RH，并通过第一电压输入端将电压V_RH输入至时钟产生电路200；第二电压输出端输出电压V_RL，并通过第二电压输入端将电压V_RL输入至时钟产生电路200；第三电压输出端输出电压V_BIAS，并通过第三电压输入端将电压V_BIAS输入至时钟产生电路200。电压V_RH和电压V_RL均为参考电压，且电压V_RH较大，电压V_RL较小。时钟产生电路200还包括时钟信号输出端，用于输出时钟信号CLK。

如图2所示，在一个示例性的实施例中，偏置校正电路100包括运算放大器A₁、电阻R_E和R_F、12个PMOS管(即P沟道MOS管)M_P1、M_P2、M_P3、M_P4、M_P5、M_P6、M_P7、M_P8、M_P9、M_P10、M_P11和M_P12，9个NMOS管(即N型MOS管)M_N1、M_N2、M_N3、M_N4、M_N5、M_N6、M_N7、M_N8和M_N9；其中，运算放大器A₁的反相输入端形成为基准电压输入端，其与带隙基准源相连，以接收带隙基准源提供的基准电压V_BG；运算放大器A₁的输出端分别与第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的栅极相互连接；第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的源极均与电源VDD相互连接；第一PMOS管M_P1的漏极、运算放大器A₁的同相输入端以及第一电阻R_E的第一端子相互连接并构成第一电压输出端，用于输出电压V_RH；第一电阻R_E的第二端子与第二电阻R_F的第一端子相连并构成第二电压输出端，用于输出电压V_RL；第二电阻R_F的第二端子接地GND；第三PMOS管M_P3的漏极与第八PMOS管M_P8的源极相连，第四PMOS管M_P4的漏极与第九PMOS管M_P9的源极相连，第五PMOS管M_P5的漏极与第十PMOS管M_P10的源极相连，第六PMOS管M_P6的漏极与第十一PMOS管M_P11的源极相连，第七PMOS管M_P7与第十二PMOS管M_P12的源极相连；第八PMOS管M_P8的栅极形成为第五粗修调控制信号输入端，用于接收第五粗修调控制信号TH<4>；第九PMOS管M_P9的栅极形成为第四粗修调控制信号输入端，用于接收第四粗修调控制信号TH<3>；第十PMOS管M_P10的栅极形成为第三粗修调控制信号输入端，用于接收第三粗修调控制信号TH<2>；第十一PMOS管M_P11的栅极形成为第二粗修调控制信号输入端，用于接收第二粗修调控制信号TH<1>；第十二PMOS管M_P12的栅极形成为第一粗修调控制信号输入端，用于接收第一粗修调控制信号TH<0>；第二PMOS管M_P2、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11和第十二PMOS管M_P12的漏极与第一NMOS管M_N1、第六NMOS管M_N6、第七NMOS管M_N7、第八NMOS管M_N8、第九NMOS管M_N9的漏极以及第一NMOS关M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的栅极相互连接而构成第三电压输出端，用于输出电压V_BIAS；第六NMOS管M_N6的源极与第二NMOS管M_N2的漏极相连；第七NMOS管M_N7的源极与第三NMOS管M_N3的漏极相连；第八NMOS管M_N8的源极与第四NMOS管M_N4的漏极相连；第九NMOS管M_N9的源极与第五NMOS管M_N5的漏极相连；第六NMOS管M_N6的栅极形成为第四细修调控制信号输入端，用于接收第四细修调控制信号TL<3>；第七NMOS管M_N7的栅极形成为第三细修调控制信号输入端，用于接收第三细修调控制信号TL<2>；第八NMOS管M_N8的栅极形成为第二细修调控制信号输入端，用于接收第二细修调控制信号TL<1>；第九NMOS管M_N9的栅极形成为第一细修调控制信号输入端，用于接收第一细修调控制信号TL<0>；第一NMOS管MN1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的源极接地GND。图2中IOUT为M_P2-M_P7的总电流。

如图3所示，在一个示例性的实施例中，时钟产生电路200包括消除时钟馈通影响开关210、3个PMOS管M_P13、M_P14、M_P15、3个NMOS管M_N11、M_N12、M_N13、第一电容C₁、比较器COMP1和第一反相器INV1；其中，第十一NMOS管M_N11和第十二NMOS管M_N12的栅极相连并形成为第三电压输入端，并与偏置校正电路100的第三电压输出端相连，以接收电压V_BIAS；第十一NMOS管M_N11的栅极、第十二NMOS管M_N12的栅极以及第一电容C₁的第二端子均接地GND；第十一NMOS管M_N11的漏极与第十三PMOS管M_P13的漏极、第十三PMOS管M_P13的栅极、第十四PMOS管M_P14的栅极相互连接；第十三PMOS管M_P13、第十四PMOS管M_P14的源极接电源VDD；第十四PMOS管M_P14的漏极与第十五PMOS管M_P15的源极相连；第十二NMOS管M_N12的漏极与第十三NMOS管M_N13的源极相连；第十五PMOS管M_P15的栅极、第十三NMOS管M_N13的栅极、消除时钟馈通影响开关210的第三输入端与第一反相器INV1的输出端相互连接并构成时钟产生电路200的时钟信号输出端(即图3中的CLK端)，用于输出时钟信号CLK；第十五PMOS管M_P15的漏极、第十三NMOS管M_N13的漏极、第一电容C₁的第一端子与比较器COMP1的反相输入端相互连接并构成节点V_C；消除时钟馈通影响开关210的第一输入端形成为第一电压输入端，并与偏置校正电路100的第一电压输出端相连，以接收电压V_RH；消除时钟馈通影响开关210的第二输入端形成为第二电压输入端，并与偏置校正电路100的第二电压输出端相连，以接收电压V_RL；消除时钟馈通影响开关210的第四输入端与比较器COMP1的输出端和第一反相器INV1的输入端相互连接并构成节点CLK_；消除时钟馈通影响开关210的输出端与比较器COMP1的同相输入端连接并构成节点V_REF。

如图4所示，在一个示例性的实施例中，消除时钟馈通影响开关210包括第二反相器INV2、第十六PMOS管M_P16、第十四NMOS管M_N14和第二电容C₂；其中，第十六PMOS管M_P16的源极形成为消除时钟馈通影响开关210的第一输入端，其与偏置校正电路100的第一电压输出端相连，以接收电压V_RH；第十四NMOS管M_N14的漏极形成为消除时钟馈通影响开关210的第二输入端，其与偏置校正电路100的第二电压输出端相连，以接收电压V_RL；第十四NMOS管M_N14的栅极形成为消除时钟馈通影响开关的第三输入端，其与时钟产生电路200的时钟信号输出端相连；第二反相器INV2的输出端与第十六PMOS管M_P16的栅极相连；第二电容的第二端子、第十六PMOS管M_P16的漏极、第十四NMOS管M_N14的源极相互连接并构成时钟馈通影响开关210的输出端V_REF。

如图5所示，为便于描述该RC张弛振荡器的工作原理，将第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的整体效果用第二PMOS管M_P2等效，第一NMOS管M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的整体效果用第一NMOS管M_N1等效，第十四PMOS管M_P14与第十二NMOS管M_N12输出的电流用KI_REF等效，第十五PMOS管M_P15和第十三NMOS管M_N13用两个不同状态的开关等效，其中一个开关导通，另个开关则断开，两个开关的状态由时钟控制信号CLK控制。由于运算放大器A₁构成负反馈，会使得其反相输入端电压与同相输入端电压基本相等，因此V_RH＝V_BG，由于流入运算放大器A₁同相输入端和反向输入端的电流为零，因此流过第一PMOS管M_P1的电流与流过第一电阻R_E和第二电阻R_F的电流相等，此时流过第一PMOS管M_P1的电流电压V_RL通过第一电阻R_E和第二电阻R_F分压获得，因此/>第二PMOS管M_P2与第一PMOS管M_P1为镜像关系，设/>第十二NMOS管M_N12和第十一NMOS管M_N11为镜像关系，设/>其中，W为MOS管的栅宽，L为MOS管的栅长；设K＝K₁×K₂，则流过第十二NMOS管M_N12的镜像电流大小为KI_REF，通过设置第十一NMOS管M_N11与第一NMOS管M_N1的比例/>以及第十四PMOS管M_P14与第十三PMOS管M_P13的比例/>使得流过第十四PMOS管M_P14的镜像电流大小也为KI_REF。

假设初始时刻比较器COMP1同相端的电压V_REF大于反相端的电压V_C，则其输出端输出的信号CLK_为高电平，CLK_通过第一反相器INV1后，输出时钟控制信号CLK，为低电平。CLK_为高电平，CLK为低电平，会使得第十五PMOS管M_P15导通、第十三NMOS管M_N13截止、第十六PMOS管M_P16导通、第十四NMOS管M_N14截止，此时，V_REF与大的参考电压V_RH相连，由第十四PMOS管M_P14对第一电容C₁进行充电，使得V_C线性增大(恒定电流给电容充放电时电容两端电压变化量与流过电流的关系为电流与电容都为常数，因此电容两端电压随时间t线性变化)，当电压V_C增大到稍大于电压V_RH时，比较器COMP1的输出CLK_变为低电平，CLK变为高电平。CLK_为低电平、CLK为高电平，会使得第十五PMOS管M_P15截止、第十三NMOS管M_N13导通、第十六PMOS管M_P16截止、第十四NMOS管M_N14导通，此时，V_REF与小的参考电压V_RL相连，由第十二NMOS管M_N12对第一电容C₁进行放电，使得V_C线性减小，当电压V_C减小到稍小于电压V_RL时，比较器COMP1的输出CLK_变为高电平，CLK变为低电平。然后依此不断循环，CLK产生周期性的矩形脉冲信号。电压V_C输出周期性的三角波，三角波的低电压为V_RL，高电压为V_RH，则三角波的周期/>而/>则/>输出的矩形脉冲周期与三角波的周期T相同。由周期T的表达式可以看出，T的初始精度由V_RH、V_RL、R_EF(R_EF＝R_E+R_F)、C₁、V_BG和K的初始精度共同决定，T的温度系数由V_RH、V_RL、R_EF、C₁、V_BG和K的温度系数共同决定；由于V_RH＝V_BG，/>因此，V_RH、V_RL和V_BG具有近似相同的温度系数，/>在集成电路中，电阻的比值可以做得非常精确，且不随温度变化，因此，/>不会随电源电压、温度而变化，仅仅只会由电阻的失配引入一个较小的初始精度误差，而初始精度引入的误差可以通过校正电路校正，这是本发明的一个改进点；第一电阻R_E和第二电阻R_F可以采用多晶硅电阻，第一电容C₁可以采用MOM或者MIM电容，这样可以得到非常低温度系数的R_E、R_F和C₁，但是由于制造工艺的影响，R_E、R_F和C₁的绝对偏差最大可达±20％，因此R_E、R_F和C₁基本不随电源电压、温度变化，但会引入很大的初始精度误差；K为电流镜的比例系数，其主要由失配决定，在设计时可以采用大面积的MOS管尺寸，从而降低K的初始精度误差，K有较小的温度系数。

由上述分析可知周期T随电源电压、温度的变化很小，但会存在很大的初始精度误差，因此需要校正电路进行校正。传统的校正电路都是对电阻R或电容C进行校正，一方面，校正电阻或者电容需要占用比较大的面积，另一方面校正电路中开关的导通电阻和寄生电容会对R或C引入误差，从而影响最终的时钟频率和校正精度。而在本发明中，是对K进行校正，而且采用了粗修调和细修调，粗修调相当于是对K1进行校正，细修调相当于是对K2进行校正。在一个示例性的实施例中，粗修调有5位校正控制信号，分别为第五粗修调控制信号TH<4>、第四粗修调控制信号TH<3>、第三粗修调控制信号TH<2>、第二粗修调控制信号TH<1>和第一粗修调控制信号TH<0>，其中，第五粗修调控制信号TH<4>为最高位，第一粗修调控制信号TH<0>为最低位；细修调有4位校正控制信号，分别为第四细修调控制信号TL<3>、第三细修调控制信号TL<2>、第二细修调控制信号TL<1>和第一细修调控制信号TL<0>，其中，第四细修调控制信号TL<3>为最高位，第一细修调控制信号TL<0>为最低位。分别与TH<4>、TH<3>、TH<2>、TH<1>、TH<0>相连的PMOS管M_P8、M_P9、M_P10、M_P11、M_P12相当于开关，通过开关控制PMOS管M_P3、M_P4、M_P5、M_P6和M_P7是否接入，当开关导通时接入，开关断开时不接入，当粗修调控制信号为高电平时，与其相连的PMOS管截止，当粗修调控制信号为低电平时，与其相连的PMOS管导通；与TL<3>、TL<2>、TL<1>、TL<0>相连的NMOS管M_N6、M_N7、M_N8、M_N9相当于开关，通过开关控制NMOS管M_N2、M_N3、M_N4、M_N5是否接入，当开关导通时接入，开关断开时不接入，当细修调控制信号为高电平时，与其相连的NMOS管导通，当细修调控制信号为低电平时，与其相连的NMOS管截止。通过控制M_P3、M_P4、M_P5、M_P6、M_P7的接入情况可以改变M_P2的等效W/L，从而对K1进行校正，通过控制M_N2、M_N3、M_N4、M_N5的接入情况可以改变M_N1的等效W/L，从而对K2进行校正。MOS开关的导通电阻和寄生电容对接入的MOS管尺寸没有任何影响，因此MOS开关不会引入误差，而MOS管面积相比电阻电容会小得多，因此本发明的校正方式占用面积更小，误差更低。

若单独只对K1或者K2校正存在以下问题，一方面，要达到较高的时钟频率精度，校正位数一般都在8位以上，而这些校正位对应的MOS管面积是呈二进制权重比例关系如1:2:4:8:16:32:64:128，低位的MOS管需要采用倒比管，位数越高，最低位的W/L越小；由于每个工艺的最大L有限，最低位的W/L很难做得很小，即使能够做得很小，其L与其它位MOS管的L也不一致，匹配性就会比较差，校正的线性度就会比较差；另一方面由MOS管饱和区的电流公式可知，不管是流过MOS管的电流I_D产生较大变化，还是MOS管的尺寸W/L产生较大变化，都会使得其V_GS-V_TH产生较大变化，而V_GS-V_TH的大小会影响MOS管漏端的最低电压，从而对VRL的最小值有限制；另外V_GS-V_TH的大小还会影响MOS管的输出噪声。因此为了防止位数较高时电路实现困难，为了提高电路的匹配性，为了防止V_GS-V_TH产生较大变化，本发明将9位控制信号分解为5位粗修调控制信号和4位细修调控制信号，这样可以极大提高多位校正时电路的匹配性，降低电路实现困难，保证V_GS-V_TH的稳定性。

如图3和图4所示，在消除时钟馈通影响开关210中，当CLK为低电平，CLK_为高电平时，第十四NMOS管M_N14截止，第十六PMOS管M_P16导通，V_REF与V_RH相连；在CLK为高电平，CLK_为低电平时，第十四NMOS管M_N14导通，第十六PMOS管M_P16截止，V_REF与V_RL相连。但在电路工作时，图4所示电路可能会存在一个先断开，一个后导通，使得两个开关存在短暂的同时断开情况，此时V_REF相当于是悬空节点，其会受到时钟跳变带来的时钟馈通影响。假如初始状态CLK为低电平，CLK_为高电平，此时M_P16导通，M_N14截止，V_REF与V_RH相连，由上述分析可知，此时由M_P14继续给C₁充电，使得V_C线性增大，当V_C增大到稍大于V_RH时，CLK会变为高电平，CLK_为低电平。由于延时或者开关尺寸设计不合理使得第十六PMOS管M_P16先断开，第十四NMOS管M_N14可能还来不及导通，此时两个开关都是断开状态，V_REF为悬空节点，其会受到第十六PMOS管M_P16栅极电压由低跳变为高的时钟馈通影响，从而使得V_REF电压产生一个向上突变，使得V_REF的电压高于V_C的电压(理想情况下此时V_REF应该接小的参考电压V_RL)，CLK由高电平跳变为低电平(但存在一定延时)。继续由M_P14给C₁充电，使得V_C线性增大，同时经过短暂延时后第十四NMOS管M_N14导通，V_REF与V_RL相连，此时V_REF的电压低于V_C的电压，CLK由低电平跳变为高电平。因此在这个过程中会存在一个非理想的错误逻辑状态，为了消除这个影响，当在V_C稍大于V_REF，CLK由低变为高时，需要保证V_REF可靠拉低。本发明的第二电容C₂正好可以解决这个问题，当CLK由低变为高时，CLK_由高变低，通过第二电容C₂的耦合作用可以将V_REF拉低，V_REF下拉的电压大小与第二电容C₂的值及比较器COMP1同相输入端的寄生电容大小有关，设计时第二电容C₂采用几十fF电容就足够，可以保证V_REF在CLK由低变为高时被可靠拉低，但不会拉低太多，同理，也可以保证V_REF在CLK由高变为低时被可靠拉高，但不会拉高太多。图6所示为未采用本发明的消除时钟馈通影响开关210的振荡器的电压V_REF、电压V_C和时钟信号的波形图，图7所示为采用了本发明的消除时钟馈通影响开关210的振荡器的电压V_REF、电压V_C和时钟信号的波形图，通过两者对比可以发现，本发明的消除时钟馈通影响开关210解决了时钟馈通产生的错误逻辑及对时钟频率精度的影响。

本发明实施例的RC张弛振荡器，通过偏置校正电路100提供一个随电源电压和温度变化非常小的偏置电流I_REF，开关比例系数K1与K2可以通过偏置校正电路100进行改变，从而达到校正时钟信号频率的目的，偏置校正电路100还提供两个与带隙基准电压V_BG成比例的参考电压V_RH和V_RL，偏置电流的产生与参考电压的产生进行了复用，可以降低电路的面积，且参考电压与偏置电流都与带隙基准电压的温度特性相关，最终可以抵消偏置电流随温度变化对频率精度的影响；通过消除时钟馈通影响开关210，可以消除时钟馈通产生的错误逻辑以及对时钟频率的影响；本发明的RC张弛振荡器具有精度高、校正线性度高、校正成本低、可消除开关时钟引起的逻辑错误等特点。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

Claims

1.一种RC张弛振荡器，其特征在于，包括偏置校正电路和时钟产生电路，所述偏置校正电路包括基准电压输入端、多个粗修调控制信号输入端和多个细修调控制信号输入端，所述基准电压输入端用于向所述偏置校正电路输入基准电压，多个粗修调控制信号输入端分别用于向所述偏置校正电路输入多个粗修调控制信号，多个细修调控制信号输入端分别用于向所述偏置校正电路输入多个细修调控制信号；所述偏置校正电路还包括第一电压输出端、第二电压输出端和第三电压输出端，所述时钟产生电路包括第一电压输入端、第二电压输入端和第三电压输入端，所述第一电压输入端与所述第一电压输出端相连，所述第二电压输入端与所述第二电压输出端相连，所述第三电压输入端与所述第三电压输出端相连；所述时钟产生电路还包括时钟信号输出端，用于输出时钟信号。

2.根据权利要求1所述的RC张弛振荡器，其特征在于，所述偏置校正电路包括运算放大器A₁、2个电阻、12个PMOS和9个NMOS管；其中，运算放大器A₁的反相输入端形成为基准电压输入端；运算放大器A₁的输出端分别与第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的栅极相互连接；第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6和第七PMOS管M_P7的源极均与电源VDD相互连接；第一PMOS管M_P1的漏极、运算放大器A₁的同相输入端以及第一电阻R_E的第一端子相互连接并构成第一电压输出端，用于输出电压V_RH；第一电阻R_E的第二端子与第二电阻R_F的第一端子相连并构成第二电压输出端，用于输出电压V_RL；第二电阻R_F的第二端子接地GND；第三PMOS管M_P3的漏极与第八PMOS管M_P8的源极相连，第四PMOS管M_P4的漏极与第九PMOS管M_P9的源极相连，第五PMOS管M_P5的漏极与第十PMOS管M_P10的源极相连，第六PMOS管M_P6的漏极与第十一PMOS管M_P11的源极相连，第七PMOS管M_P7与第十二PMOS管M_P12的源极相连；第八PMOS管M_P8的栅极形成为第五粗修调控制信号输入端，用于接收第五粗修调控制信号TH<4>；第九PMOS管M_P9的栅极形成为第四粗修调控制信号输入端，用于接收第四粗修调控制信号TH<3>；第十PMOS管M_P10的栅极形成为第三粗修调控制信号输入端，用于接收第三粗修调控制信号TH<2>；第十一PMOS管M_P11的栅极形成为第二粗修调控制信号输入端，用于接收第二粗修调控制信号TH<1>；第十二PMOS管M_P12的栅极形成为第一粗修调控制信号输入端，用于接收第一粗修调控制信号TH<0>；第二PMOS管M_P2、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11和第十二PMOS管M_P12的漏极与第一NMOS管M_N1、第六NMOS管M_N6、第七NMOS管M_N7、第八NMOS管M_N8、第九NMOS管M_N9的漏极以及第一NMOS管M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的栅极相互连接而构成第三电压输出端，用于输出电压V_BIAS；第六NMOS管M_N6的源极与第二NMOS管M_N2的漏极相连；第七NMOS管M_N7的源极与第三NMOS管M_N3的漏极相连；第八NMOS管M_N8的源极与第四NMOS管M_N4的漏极相连；第九NMOS管M_N9的源极与第五NMOS管M_N5的漏极相连；第六NMOS管M_N6的栅极形成为第四细修调控制信号输入端，用于接收第四细修调控制信号TL<3>；第七NMOS管M_N7的栅极形成为第三细修调控制信号输入端，用于接收第三细修调控制信号TL<2>；第八NMOS管M_N8的栅极形成为第二细修调控制信号输入端，用于接收第二细修调控制信号TL<1>；第九NMOS管M_N9的栅极形成为第一细修调控制信号输入端，用于接收第一细修调控制信号TL<0>；第一NMOS管MN1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4和第五NMOS管M_N5的源极接地GND。

3.根据权利要求2所述的RC张弛振荡器，其特征在于，所述时钟产生电路包括消除时钟馈通影响开关、3个PMOS管、第一电容C₁、比较器COMP1和第一反相器INV1；其中，第十一NMOS管M_N11和第十二NMOS管M_N12的栅极相连并形成为第三电压输入端，并与所述偏置校正电路的第三电压输出端相连；第十一NMOS管M_N11的栅极、第十二NMOS管M_N12的栅极以及第一电容C₁的第二端子均接地GND；第十一NMOS管M_N11的漏极与第十三PMOS管M_P13的漏极、第十三PMOS管M_P13的栅极、第十四PMOS管M_P14的栅极相互连接；第十三PMOS管M_P13、第十四PMOS管M_P14的源极接电源VDD；第十四PMOS管M_P14的漏极与第十五PMOS管M_P15的源极相连；第十二NMOS管M_N12的漏极与第十三NMOS管M_N13的源极相连；第十五PMOS管M_P15的栅极、第十三NMOS管M_N13的栅极、消除时钟馈通影响开关的第三输入端与第一反相器INV1的输出端相互连接并构成所述时钟产生电路的时钟信号输出端；第十五PMOS管M_P15的漏极、第十三NMOS管M_N13的漏极、第一电容C₁的第一端子与比较器COMP1的反相输入端相互连接并构成节点V_C；消除时钟馈通影响开关的第一输入端形成为第一电压输入端，并与偏置校正电路的第一电压输出端相连；消除时钟馈通影响开关的第二输入端形成为第二电压输入端，并与所述偏置校正电路的第二电压输出端相连；消除时钟馈通影响开关的第四输入端与比较器COMP1的输出端和第一反相器INV1的输入端相互连接并构成节点CLK_；消除时钟馈通影响开关的输出端与比较器COMP1的同相输入端连接并构成节点V_REF。

4.根据权利要求3所述的RC张弛振荡器，其特征在于，所述消除时钟馈通影响开关包括第二反相器INV2、第十六PMOS管M_P16、第十四NMOS管M_N14和第二电容C₂；其中，第十六PMOS管M_P16的源极形成为消除时钟馈通影响开关的第一输入端；第十四NMOS管M_N14的漏极形成为消除时钟馈通影响开关的第二输入端；第十四NMOS管M_N14的栅极形成为消除时钟馈通影响开关的第三输入端；第二反相器INV2的输出端与第十六PMOS管M_P16的栅极相连；第二电容的第二端子、第十六PMOS管M_P16的漏极、第十四NMOS管M_N14的源极相互连接并构成时钟馈通影响开关的输出端。

5.根据权利要求2所述的RC张弛振荡器，其特征在于，所述第一电阻R_E和所述第二电阻R_F为多晶硅电阻。

6.根据权利要求3所述的RC张弛振荡器，其特征在于，所述第一电容C₁为MOM或者MIM电容。

7.根据权利要求4所述的RC张弛振荡器，其特征在于，所述第二电容C2的大小为0-100fF。

8.根据权利要求2所述的RC张弛振荡器，其特征在于，针对每一个粗修调控制信号，当该粗修调控制信号为高电平时，与该粗修调控制信号相连的PMOS管截止，当该粗修调控制信号为低电平时，与该粗修调控制信号的PMOS管导通。

9.根据权利要求2所述的RC张弛振荡器，其特征在于，针对每一个细修调控制信号，当该细修调控制信号为高电平时，与该细修调控制信号相连的NMOS管导通，当该细修调控制信号为低电平时，与该细修调控制信号相连的NMOS管截止。