WO2007142301A1

WO2007142301A1 - 発振回路

Info

Publication number: WO2007142301A1
Application number: PCT/JP2007/061561
Authority: WO
Inventors: Tomohiro Nezuka
Original assignee: Thine Electronics, Inc.
Priority date: 2006-06-09
Filing date: 2007-06-07
Publication date: 2007-12-13
Also published as: US7940135B2; JP4495695B2; US20100007428A1; JP2007329855A

Abstract

　この発振回路は、出力クロック信号に応じて三角波信号を発生する三角波発生回路と、三角波信号と第１の基準電圧および第２の基準電圧との比較に応じてクロック信号を生成する比較回路と、比較回路のための電源電圧に応じて調整電流の値を調整する電流調整回路と、調整電流の値に応じた電圧差を有する第１の基準電圧および第２の基準電圧を生成する基準電圧発生回路とを備える。電流調整回路は、比較回路のための電源電圧が上昇する場合に調整電流を増加し、該電源電圧が低下する場合には調整電流を減少する。基準電圧発生回路は、調整電流が増加する場合に第１の基準電圧と第２の基準電圧との電位差を大きくし、調整電流が減少する場合には該電位差を小さくする。

Description

明細書

発振回路

技術分野

[0001] 本発明は、発振回路に関するものである。

背景技術

[0002] 矩形波状のクロック信号を生成する発振回路が知られている。特許文献 1に記載の発振回路は、キャパシタの充放電動作を交互に切り換えることによって三角波信号を生成し、比較器によって三角波信号の電圧と 2つの基準電圧との比較に基づいてクロック信号を生成する。この発振回路では、キャパシタの充放電動作の切り換えは、比較器から出力されたクロック信号の電圧に応じて行われる。

特許文献 1 :特開平 10— 233657号公報

発明の開示

発明が解決しょうとする課題

[0003] 特許文献 1に記載の発振回路では、キャパシタおよび比較器を含む帰還ループ処理によって、クロック信号の周期、三角波信号の繰り返し周期、およびキャパシタの充放電繰り返し周期が一致するように、クロック信号の周波数が決定される。一般に、論理回路の応答遅延時間は電源電圧に依存するので、特許文献 1に記載の比較器の応答遅延時間は、電源電圧の変動に応じて変動してしまう。その結果、比較器を含む帰還ノレープ処理によって、クロック信号の周波数が変動してしまう。

[0004] そこで、本発明は、電源電圧の変動に起因するクロック信号の周波数変動を低減することが可能な発振回路を提供することを目的としている。

課題を解決するための手段

[0005] 本発明の発振回路は、矩形波状のクロック信号を生成する。この発振回路は、（a) キャパシタを含み、クロック信号の電圧値に応じて該キャパシタの充放電状態を切り換え、三角波信号を発生する三角波発生回路と、（b)三角波発生回路から出力された三角波信号を受けると共に第 1の基準電圧および第 2の基準電圧を受け、三角波信号の電圧値と該第 1の基準電圧の値との比較および三角波信号の電圧値と該第 2 の基準電圧の値との比較に応じた電圧値を有するクロック信号を生成する比較回路と、（C)基準電流を出力する基準電流源に接続されると共に比較回路のための電源に接続され、該電源の電圧変化量に応じて該基準電流の値を変更した調整電流を生成する電流調整回路と、 (d)電流調整回路から出力された調整電流の値に応じた電圧差を有する第 1の基準電圧および第 2の基準電圧を生成する基準電圧発生回路とを備える。（e)電流調整回路は、比較回路のための電源の電圧が上昇する場合に調整電流を増加し、該電源の電圧が低下する場合には調整電流を減少する。 (f) 基準電圧発生回路は、調整電流が増加する場合に第 1の基準電圧と第 2の基準電圧との電位差を大きくし、調整電流が減少する場合には第 1の基準電圧と第 2の基準電圧との電位差を小さくする。

[0006] 一般に、論理回路の応答遅延時間は、電源電圧が高くなるに従って短くなるので、比較回路の応答遅延時間は、電源電圧が高くなるに従って短くなつてしまう。しかしながら、この発振回路によれば、比較回路の電源電圧が高くなると、電流調整回路によって調整電流の値が増加し、基準電圧発生回路によって第 1の基準電圧と第 2の基準電圧との電圧差が大きくなるので、キャパシタにおける第 1の基準電圧第 2の基準電圧間の充電時間および放電時間が長くなる。一方、比較回路の電源電圧が低くなると、電流調整回路によって調整電流の値が減少し、基準電圧発生回路によつて第 1の基準電圧と第 2の基準電圧との電圧差が小さくなるので、キャパシタにおける第 1の基準電圧第 2の基準電圧間の充電時間および放電時間が短くなる。

[0007] したがって、この発振回路によれば、電源電圧の変動によって比較回路の応答遅延時間が変動しても、この比較回路の応答遅延時間の変化を相殺するようにキャパシタの充電時間および放電時間を変更する。故に、比較回路の電源電圧依存性に起因するクロック信号の周波数の変動を低減することができる。

[0008] 上記した電流調整回路は、基準電流が入力される第 1のカレントミラー回路と、第 1 のカレントミラー回路の出力電流が入力され、電源から電圧の供給を受ける第 2の力レントミラー回路とを有し、第 2のカレントミラー回路の出力電流を調整電流として出力することが好ましい。

[0009] この第 1のカレントミラー回路は、（a)基準電流源に接続された第 1の電流端子、電源の一方の電位に接続された第 2の電流端子、および該第 1の電流端子に接続された制御端子を有する第 1のトランジスタと、（b)第 1のトランジスタの制御端子に接続された制御端子、第 1の電流端子、および電源の一方の電位に接続された第 2の電流端子を有する第 2のトランジスタとを有することが好ましぐ第 2のカレントミラー回路は、（c)第 2のトランジスタの第 1の電流端子に接続された第 1の電流端子、電源の他方の電位に接続された第 2の電流端子、および該第 1の電流端子に接続された制御端子を有する第 3のトランジスタと、 (d)第 3のトランジスタの制御端子に接続された制御端子、第 1の電流端子、および電源の他方の電位に接続された第 2の電流端子を有する第 4のトランジスタとを有することが好ましい。

[0010] この電流調整回路では、第 1のトランジスタおよび第 2のトランジスタからなる第 1のカレントミラー回路と、第 3のトランジスタおよび第 4のトランジスタからなる第 2のカレントミラー回路とが、比較回路と同一な電源を用いている。この電源電圧が高くなると、第 2のトランジスタの 2つの電流端子間の電圧が大きくなる。一般に、トランジスタでは、制御端子の電圧が一定であっても、 2つの電流端子間の電圧 (Vdsまたは Vce)が大きくなるに従って、第 1の電流端子（ドレインまたはコレクタ）に流れる電流が大きくなる。

[0011] そのため、電源電圧が大きくなると、基準電流源から供給される基準電流、すなわち第 1のトランジスタに流れる電流が一定であっても、第 2のトランジスタに流れる電流が増加し、それに応じて調整電流が増加する。一方、電源電圧が低くなると、第 2のトランジスタに流れる電流が減少するので、調整電流が減少する。

[0012] 上記した基準電圧発生回路は、調整電流が入力される第 3のカレントミラー回路と、第 3のカレントミラー回路の出力電流が流れる分圧回路とを有し、分圧回路は、互いに直列に接続された複数の抵抗を含み、該複数の抵抗のうちの少なくとも 1つの抵抗の電圧降下量を電圧差とする第 1の基準電圧および第 2の基準電圧を生成することが好ましい。

[0013] この第 3のカレントミラー回路は、（e)第 4のトランジスタの第 1の電流端子に接続された第 1の電流端子、電源の一方の電位に接続された第 2の電流端子、および該第 1の電流端子に接続された制御端子を有する第 5のトランジスタと、 (f)第 5のトランジスタの制御端子に接続された制御端子、第 1の電流端子、および電源の一方の電位に接続された第 2の電流端子を有する第 6のトランジスタとを有することが好ましぐ（g )分圧回路は、第 6のトランジスタの第 1の電流端子と電源の他方の電位との間に接続されることが好ましい。

[0014] この基準電圧発生回路では、第 5のトランジスタと第 6のトランジスタとが第 3のカレントミラー回路を構成しているので、調整電流が増加すると、分圧回路に流れる電流が増加し、分圧回路内の抵抗の電圧降下量が増加して、第 1の基準電圧と第 2の基準電圧との電圧差が大きくなる。一方、調整電流が減少すると、分圧回路に流れる電流が減少し、分圧回路内の抵抗の電圧降下量が減少して、第 1の基準電圧と第 2の基準電圧との電圧差が小さくなる。

発明の効果

[0015] 本発明によれば、発振回路において、電源電圧の変動に起因するクロック信号の周波数変動を低減することができる。

図面の簡単な説明

[0016] [図 1]図 1は実施形態に係る発振回路を示す回路図である。

[図 2]図 2は図 1に示す発振回路の詳細な回路図である。

[図 3]図 3は図 1に示す各信号波形を示す図である。

[図 4]図 4は三角波信号に対するクロック信号のヒステリシス特性を示す図である。

[図 5]図 5は比較回路の電源電圧に対する応答遅延時間特性を示す図である。

[図 6]図 6はトランジスタにおけるドレインソース間電圧に対するドレイン電流特性を示す図である。

[図 7]図 7は電源電圧に対する第 1の基準電圧と第 2の基準電圧との電圧差特性を示す図である。

[図 8]図 8は変形例 1に係る発振回路を示す回路図である。

[図 9]図 9は変形例 2に係る発振回路を示す回路図である。

[図 10]図 10は比較例に係る発振回路を示す回路図である。

符号の説明

[0017] 1 発振回路 5 電源の高電位 (他方の電位)

6 電源の低電位（一方の電位)

10 基準電流源

20 三角波発生回路

21 第 1のトランジスタ

27 キャパシタ

30 比較回路

40 電流調整回路

42 第 2のトランジスタ

43 第 3のトランジスタ

44 第 4のトランジスタ

50 基準電圧発生回路

51 第 5のトランジスタ

52 第 6のトランジスタ

53 分圧回路

54, 55, 56 抵抗

CLK, XCLK クロック信号

Irefl 基準電流

Iref3 調整電流

Vosc 三角波信号

Vrefh 第 1の基準電圧

Vrefl 第 2の基準電圧

発明を実施するための最良の形態

[0018] 以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面にぉレ、て同一又は相当の部分に対しては同一の符号を附すこととする。

[0019] 図 1は、本発明の実施形態に係る発振回路を示す回路図である。図 1に示す発振回路 1は、矩形波状の相補のクロック信号 CLK, XCLKを生成する。発振回路 1は、基準電流源 10、三角波発生回路 20、比較回路 30、電流調整回路 40、および基準電圧発生回路 50を備えている。なお、本実施形態では、発振回路 1は 1つの集積回路内に形成されており、基準電流源 10、三角波発生回路 20、比較回路 30、電流調整回路 40、および基準電圧発生回路 50には単一の電源電圧 Vddが供給されている。

[0020] 基準電流源 10は、電源の高電位（他方の電位） 5に接続されており、一定な電流値を有する基準電流 Ireflを生成する。基準電流源 10は、基準電流 Iref 1を三角波発生回路 20および電流調整回路 40へ供給する。

[0021] 三角波発生回路 20は、キャパシタを有しており、基準電流 Ireflを用いてこのキヤパシタを充放電し、三角波信号 Voscを生成する。三角波発生回路 20は、比較回路 30力、ら出力されるクロック信号 XCLKを受けており、このクロック信号 XCLKの電圧値に応じて、キャパシタの充放電動作を切り換える。三角波発生回路 20は、三角波信号 Voscを比較回路 30へ出力する。

[0022] 比較回路 30には、基準電圧発生回路 50から出力される第 1の基準電圧 Vrefhおよび第 2の基準電圧 Vreflも入力されている。比較回路 30は、三角波信号 Voscの電圧値と第 1の基準電圧 Vrefhの値とを比較すると共に、三角波信号 Voscの電圧値と第 2の基準電圧 Vreflの値とを比較し、これらの比較結果に応じて論理を反転した相補の矩形波信号を生成する。比較回路 30は、これらの相補の矩形波信号をそれぞれクロック信号 CLK, XCLKとして出力する。

[0023] 電流調整回路 40は、基準電流源 10から出力される基準電流 Ireflの値を電源電圧 Vddの値に応じて変更し、調整電流 Iref 3を生成する。電流調整回路 40は、調整電流 Iref3を基準電圧発生回路 50へ供給する。

[0024] 基準電圧発生回路 50は、調整電流 Iref 3に応じて第 1の基準電圧 Vrefhおよび第 2の基準電圧 Vreflを生成する。第 1の基準電圧 Vrefhと第 2の基準電圧 Vreflとの電圧差は、調整電流 Iref 3に応じて変更される。

[0025] 図 2は、図 1に示す発振回路の詳細な回路図である。三角波発生回路 20は、トランジスタ 21， 22, 23, 24, 25, 26とキヤノンタ 27とを有してレヽる。トランジスタ 21， 22, 25, 26は、それぞれ N型 MOSFETであり、トランジスタ 23, 24は、それぞれ P型 M OSFETである。 [0026] トランジスタ 21のドレインは基準電流源 10に接続されており、ソースは電源の低電位（一方の電位：例えば、接地電位） 6に接続されている。トランジスタ 21のゲートは、自身のドレインおよびトランジスタ 22のゲートに接続されている。トランジスタ 22のソースは電源の低電位 6に接続されており、ドレインはトランジスタ 23のドレインに接続されている。このように、トランジスタ 21， 22は、カレントミラー回路を構成しており、基準電流 Iref 1に比例した電流 Iref 5をトランジスタ 22のドレイン一ソース間に生成する

[0027] トランジスタ 23のソースは電源の高電位 5に接続されており、ゲートは自身のドレインおよびトランジスタ 24のゲートに接続されている。トランジスタ 24のソースは電源のンに接続されている。このように、トランジスタ 23, 24は、カレントミラー回路を構成しており、電流 Iref5に比例した電流 Iref6をトランジスタ 24のドレイン一ソース間に生成する。

[0028] トランジスタ 25のソースは電源の低電位 6に接続されており、ゲートはトランジスタ 2 1のゲートに接続されている。このように、トランジスタ 21, 25は、カレントミラー回路を構成しており、電流 Iref 1に比例した電流 Iref 7をトランジスタ 25のドレインソース間に生成する。

[0029] 本実施形態では、トランジスタ 21とトランジスタ 22のゲート長及びゲート幅は同一であり、トランジスタ 23とトランジスタ 24のゲート長及びゲート幅は同一であり、トランジスタ 25とトランジスタ 21のゲート長は同一であって、トランジスタ 25のゲート幅はトランジスタ 21の 2倍である。したがって、電流 Iref5, Iref6の値は電流 Iref 1の値とほぼ同一の値であり、電流 Iref 7の値は電流 Iref 1の約 2倍である。

[0030] トランジスタ 24とトランジスタ 25との間には、トランジスタ 26が接続されている。トランジスタ 26のドレインはトランジスタ 24のドレインに接続されており、ソースはトランジスタ 25のドレインに接続されている。トランジスタ 26のゲートには、比較回路 30からクロンと電源の高電位 5との間にはキャパシタ 27が接続されている。

[0031] キャパシタ 27は、トランジスタ 26がオン状態であるときに、電流 Iref7と電流 Iref6との差電流で充電され、トランジスタ 26がオフ状態であるときには、電流 Iref6で放電される。このように、トランジスタ 26によってキャパシタ 27が繰り返し充放電動作することによって、三角波信号 Voscが比較回路 30へ供給される。

[0032] 比較回路 30は、比較器 31 , 32と SR型ラッチ回路 33とを有している。比較器 31のプラス入力端子には基準電圧発生回路 50から出力される第 1の基準電圧 Vrefhが入力され、マイナス入力端子には三角波発生回路 20から出力される三角波信号 Vo scが入力される。一方、比較器 32のプラス入力端子には三角波発生回路 20から出力される三角波信号 Voscが入力され、マイナス入力端子には基準電圧発生回路 50 力出力される第 2の基準電圧 Vreflが入力される。

[0033] 比較器 31は、三角波信号 Voscの電圧値が第 1の基準電圧 Vrefhの値より小さいときにハイレベルの電圧を出力し、三角波信号 Voscの電圧値が第 1の基準電圧 Vref hの値より大きいときにローレベルの電圧を出力する。同様に、比較器 32は、三角波信号 Voscの電圧値が第 2の基準電圧 Vreflの値より大きいときにハイレベルの電圧を出力し、三角波信号 Voscの電圧値が第 2の基準電圧 Vreflの値より小さいときに口一レベルの電圧を出力する。比較器 31の出力電圧および比較器 32の出力電圧は、 SR型ラッチ回路 33にそれぞれ入力される。

[0034] SR型ラッチ回路 33は、 2つの NAND回路から構成されており、例えば、比較器 31 の出力電圧および比較器 32の出力電圧をそれぞれセット信号、リセット信号として、相補のクロック信号 CLK, XCLKを生成する。

[0035] 電流調整回路 40は、第 1のトランジスタ 21、第 2のトランジスタ 42、第 3のトランジスタ 43、および第 4のトランジスタ 44を有している。第 2のトランジスタ 42は N型 MOSF ETであり、第 3のトランジスタ 43および第 4のトランジスタ 44は P型 MOSFETである。なお、電流調整回路 40は、第 1のトランジスタ 21を三角波発生回路 20と共有している。

[0036] 第 2のトランジスタ 42のゲート（制御端子）は第 1のトランジスタ 21のゲート（制御端子）に接続されており、ソース（第 2の電流端子）は電源の低電位 6に接続されている

(第 1の電流端子）に接続されている。このように、第 2のトランジスタ 42は、第 1のトランジスタ 21と第 1のカレントミラー回路を構成しており、第 2のトランジスタ 42のドレインソース間には、基準電流 Ireflに比例した電流 Iref2が流れる。

[0037] 第 3のトランジスタ 43のソース（第 2の電流端子）は電源の高電位 5に接続されており、ゲート（制御端子）は自身のドレインおよび第 4のトランジスタ 44のゲート（制御端子）に接続されている。第 4のトランジスタ 44のソース（第 2の電流端子）は電源の高電位 5に接続されており、ドレイン (第 1の電流端子）は基準電圧発生回路 50に接続されている。このように、第 3のトランジスタ 43と第 4のトランジスタ 44とは、第 2のカレントミラー回路を構成しており、電流 _Iref2に比例した調整電流 _Iref3を第 ₄のトランジスタ 44のドレイン一ソース間に生成する。

[0038] 本実施形態では、第 1のトランジスタ 21と第 2のトランジスタ 42のゲート長及びグート幅は同一であり、第 3のトランジスタ 43と第 4のトランジスタ 44のゲート長及びゲート幅は同一である。

[0039] 基準電圧発生回路 50は、第 5のトランジスタ 51、第 6のトランジスタ 52、および分圧回路 53を有している。第 5のトランジスタ 51および第 6のトランジスタ 52は N型 MOS FETである。

[0040] 第 5のトランジスタ 51のドレイン (第 1の電流端子）は電流調整回路 40の第 4のトランジスタ 44のドレインに接続されており、ソース（第 2の電流端子）は電源の低電位 6に接続されている。第 5のトランジスタ 51のゲート（制御端子）は、自身のドレインおよび第 6のトランジスタ 52のゲート（制御端子）に接続されている。第 6のトランジスタ 52のソース（第 2の電流端子）は電源の低電位 6に接続されている。第 6のトランジスタ 52 のドレイン（第 1の電流端子）と電源の高電位 5との間には、分圧回路 53が接続されている。このように、第 5のトランジスタ 51と第 6のトランジスタ 52とは、第 3のカレントミラー回路を構成しており、調整電流 Iref3に比例した電流 Iref4を第 6のトランジスタ 5 2のドレイン一ソース間に生成する。本実施形態では、これらのトランジスタ 51， 52のゲート長及びゲート幅は同一である。

[0041] 分圧回路 53は、直列に接続された 3つの抵抗 54, 55, 56から構成されている。抵抗 54と 55との間には第 2の基準電圧 Vreflが発生し、抵抗 55と 56との間には第 1の基準電圧 Vrefhが発生する。したがって、第 1の基準電圧 Vrefhと第 2の基準電圧 Vr eflとの電位差は、抵抗 55の電圧降下量によって決定される。

[0042] 次に、発振回路 1の比較例を示す。図 10は、比較例に係る発振回路を示す回路図である。図 10に示す発振回路 1Cは、発振回路 1において電流調整回路 40を備えてレ、ない構成において本実施形態と異なっている。具体的には、基準電圧発生回路 5 0において、第 5のトランジスタ 51の代わりに三角波発生回路 20のトランジスタ 21が用いられている。

[0043] 以下では、発振回路 1および 1Cの動作を比較して説明する。図 3は、図 1および図

10に示す各信号波形を示す図である。クロック信号 XCLKがハイレベルであるときには、トランジスタ 26がオン状態となり、電流差1 £7_1 £6、すなわち Iref：!相当の電流によってキャパシタ 27が充電され、三角波信号 Voscの電圧が除々に低下する。その後、三角波信号 Voscの電圧が第 2の基準電圧 Vreflに達すると、比較回路 30 の応答遅延時間、すなわち比較器 31または 32の応答遅延時間と SR型ラッチ回路 3 3の応答遅延時間との総和 td後に、クロック信号 XCLKがローレベルに切り換わる。

[0044] すると、トランジスタ 26がオフ状態となり、電流 Iref 6、すなわち Iref 1相当の電流によってキャパシタ 27が放電され、三角波信号 Voscの電圧が除々に上昇する。その後、三角波信号 Voscの電圧が第 1の基準電圧 Vrefhに達すると、比較回路 30の応答遅延時間 td後に、クロック信号 XCLKがハイレベルに切り換わる。すると、トランジスタ 26が再びオン状態となり、三角波信号 Voscの電圧が除々に低下する。

[0045] このように、三角波発生回路 20と比較回路 30との帰還ループ処理によって、キャパシタ 27の充放電動作が繰り返され、三角波信号 Voscおよびクロック信号 CLK, XC LKが生成される。このクロック信号 CLKは、比較回路 30のヒステリシス機能によって、三角波信号 Voscに対してヒステリシスを有する。図 4に、三角波信号に対するクロック信号のヒステリシス特性を示す。

[0046] 再び、図 3を参照する。三角波発生回路 20と比較回路 30との帰還ループ処理によつて、三角波信号 Voscの繰り返し周期とクロック信号 CLK, XCLKの周期とがほぼ一致し、クロック信号 CLK, XCLKの周波数 fが下式（1)のように決定される。

•f= l/ (thl + tlh + 4td) · · · (1)

•thl :第 1の基準電圧 Vrefhから第 2の基準電圧 Vrefほでのキャパシタ 27の充電時間

•tlh :第 2の基準電圧 Vreflから第 1の基準電圧 Vrefhまでのキャパシタ 27の放電時間

•td:比較回路 30の応答遅延時間

[0047] 一般に、論理回路の応答遅延時間は、電源電圧 Vddが高くなるに従って短くなる。

図 5は、論理回路を含む比較回路の電源電圧に対する応答遅延時間特性を示す図である。図 5に示すように、電源電圧 Vddが高くなるに従って、比較器 31 , 32の応答遅延時間および SR型ラッチ回路 33の応答遅延時間がそれぞれ短くなるので、これらの総和で定まる比較回路 30の応答遅延時間 tdは短くなる。その結果、図 3および上記（1)式から明らかなように、比較例に係る発振回路 1Cでは、三角波信号 Voscの繰り返し周期およびクロック信号 CLK， XCLKの周期が短くなり、クロック信号 CLK, XCLKの周波数 fが高くなつてしまう。

[0048] し力しながら、本実施形態の電流調整回路 40では、電源電圧 Vddが高くなるに従つて、第 2のトランジスタ 42のドレイン一ソース間電圧が大きくなる。一般に、トランジスタでは、ドレイン一ソース間電圧に応じてドレイン電流が変化する。図 6は、トランジスタにおけるドレインソース間電圧に対するドレイン電流特性を示す図である。図 6に示すように、飽和領域で動作可能であるくらいゲート電圧 Vgsが大きぐ且つ一定であっても、ドレインソース間電圧 Vdsが大きくなるに従ってドレイン電流 Idが増加すること力 Sわ力る。なお、ドレインソース間電圧 Vdsに対するドレイン電流 Idの増加量は、ゲート長を変更することによって調整可能である。

[0049] したがって、基準電流源からの電流 Ireflが一定であっても、電源電圧 Vddが高くなると、第 2のトランジスタ 42のドレイン一ソース間に流れる電流 Iref 2が増加し、それに応じて調整電流 Iref3および基準電圧発生回路 50の分圧回路 53に流れる電流 Ir ef4が増加する。その結果、抵抗 55の電圧降下量が増加し、第 1の基準電圧 Vrefh と第 2の基準電圧 Vreflとの電圧差 Vrefh—Vreflが大きくなる。一方、電源電圧 Vdd が低くなると、第 2のトランジスタ 42に流れる電流 Iref2が減少することによって、調整電流 Iref3および分圧回路 53に流れる電流 Iref4が減少するので、抵抗 55の電圧降下量が減少し、第 1の基準電圧 Vrefhと第 2の基準電圧 Vreflとの電圧差 Vrefh_Vr eflが小さくなる。

[0050] 図 7は、電源電圧に対する第 1の基準電圧と第 2の基準電圧との電圧差特性を示す図である。図 7によれば、電源電圧 Vddが高くなるに従って、第 1の基準電圧 Vref hと第 2の基準電圧 Vreflとの電圧差 Vrefh— Vreflが大きくなることがわかる。

[0051] 電圧差 Vrefh—Vreflが大きくなると、図 3から明らかなように、キャパシタ 27の充電時間 thlおよび放電時間 tlhが長くなる。一方、電圧差 Vrefh—Vreflが小さくなると、キャパシタ 27の充電時間 thlおよび放電時間 tlhが短くなる。

[0052] このように、本実施形態の発振回路 1によれば、電源電圧 Vddが高くなり、比較回路 30の応答遅延時間 tdが短くなる場合には、電流調整回路 40によって調整電流 Ir ef3の値が増加し、基準電圧発生回路 50によって第 1の基準電圧 Vrefhと第 2の基準電圧 Vreflとの電圧差が大きくなるので、キャパシタ 27の充電時間 thlおよび放電時間 tlhが長くなる。一方、電源電圧 Vddが低くなり、比較回路 30の応答遅延時間 td が長くなる場合には、電流調整回路 40によって調整電流 Iref3の値が減少し、基準電圧発生回路 50によって第 1の基準電圧 Vrefhと第 2の基準電圧 Vreflとの電圧差力 S小さくなるので、キャパシタ 27の充電時間 thlおよび放電時間 tlhが短くなる。したがって、この発振回路 1によれば、電源電圧 Vddの変動によって比較回路 30の応答遅延時間 tdが変動しても、この応答遅延時間 tdの変化を相殺するように、キャパシタ 27の充電時間 thlおよび放電時間 tlhを変化させることによって、クロック信号 CLKの周期の変動を低減することができる。故に、比較回路 30の電源電圧依存性に起因するクロック信号 CLKの周波数の変動を低減することができる。

[0053] また、本実施形態の発振回路 1は、基準電流 Ireflに対して依存性を有さない構成となっている。すなわち、発振回路 1は、基準電流 Ireflが変動しても、クロック信号 C LK, XCLKの周波数を一定に保持することができる。キャパシタ 27の充電時間 thl および放電時間 tlhは、下式（2)によって表される。

•thl= (Vrefh -Vrefl) X C/ (Iref7-Iref6)

•tlh= (Vrefh -Vrefl) X C/lref 6

[0054] ここで、電圧差 (Vrefh—Vrefl)は、抵抗 55の電圧降下量であり、抵抗 55の抵抗値と電流 Iref4の値とで定まる。 [0055] 電流 Iref4、電流（Iref 7— Iref6)および電流 Iref6は、基準電流 Iref 1に比例する。したがって、基準電流 Ireflの変動に起因する電流（1^£7— 6£6)ぉょび電流 6£6 の変動を、基準電流 Iref 1の変動に起因する電流 Iref4の変動によって打ち消すことができる。その結果、基準電流 Ireflが変動しても、キャパシタ 27の充電時間 thlおよび放電時間 tlhを一定に保持することができ、クロック信号 CLK， XCLKの周波数を一定に保持することができる。

[0056] 以上、比較回路 30の応答遅延時間 tdの電源電圧依存性の低減効果について説明したが、本実施形態の発振回路 1によれば、比較回路 30の応答遅延時間 tdの温度依存性をも低減することが可能である。すなわち、論理回路の温度が上昇すれば一般に応答遅延時間 tdが長くなるが、電流調整回路 40のトランジスタは温度上昇により電流が減るため、電圧差 Vrefh—Vreflが小さくなり、応答遅延時間 tdの変化を相殺するようにキャパシタ 27の充電時間 thlおよび放電時間 tlhが短くなる。例えば、予め実験やシミュレーションによって比較回路 30の応答遅延時間 tdの温度依存性を求め、この温度依存性を考慮して電流調整回路 40におけるトランジスタ 42, 43, 44 のゲート長を調整し、調整電流 Iref3の変化量を調整する。

[0057] また、本実施形態の発振回路 1によれば、三角波発生回路 20の電源電圧依存性を低減することが可能である。三角波発生回路 20でも、トランジスタ 21 , 22およびトランジスタ 21， 25がそれぞれカレントミラー回路を構成しており、電源電圧依存性を有する。そのため、電流 Iref5および電流 Iref6が変動すると共に電流 Iref7が変動し、キャパシタ 27の充電時間 thlおよび放電時間 tlhが変動して、クロック信号 CLK, XC LKの周波数が変動してしまう。そこで、例えば、予め実験やシミュレーションによって三角波発生回路 20におけるキャパシタ 27の充電時間 thlおよび放電時間 tlhの電源電圧依存性を求め、この電源電圧依存性を考慮して電流調整回路 40におけるトランジスタ 42， 43， 44のゲート長を調整し、調整電流 Iref3の変化量を調整する。

[0058] 近年の集積回路の微細化とともに回路の動作周波数は上昇する傾向にある。そのため、発振回路に求められる発振周波数も高くなる傾向にある。本実施形態のような簡易で安価な発振回路では、三角波信号の繰り返し周期は三角波発生回路内のァナログ電流量等の調整により比較的自由な調整が可能であるが、比較回路の応答遅延時間は一定以上短くすることが困難である。したがって、発振周波数が高くなるほど、発振周波数の電源電圧依存性における比較回路の応答遅延時間の電源電圧依存性の割合が大きくなる。本実施形態の発振回路 1は、発振周波数を高くしても、発振周波数の電源電圧依存性を簡易な方法で低減することができる。

[0059] なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である

[0060] 本実施形態では、電流調整回路 40は、第 1のトランジスタ 21を三角波発生回路 20 と共用したが、更に、第 2のトランジスタおよび第 3のトランジスタをも三角波発生回路 20と共用してもよい。図 8は、本発明の変形例 1に係る発振回路を示す回路図である。図 8に示す発振回路 1Aは、発振回路 1において電流調整回路 40に代えて電流調整回路 40Aを備えている構成で発振回路 1と異なっている。電流調整回路 40Aは、電流調整回路 40において、第 2のトランジスタ 42および第 3のトランジスタ 43に代えて、それぞれトランジスタ 22、 23を第 1のトランジスタ、第 2のトランジスタとして備えている。すなわち、電流調整回路 40Aは、第 1のトランジスタ 21、第 2のトランジスタ 22 および第 3のトランジスタ 23を三角波発生回路 20と共用している。このような変形例 1 の発振回路 1Aでも、発振回路 1と同様の利点を得ることができ、さらに回路規模の削減と消費電力の削減を実現することができる。

[0061] 本実施形態および変形例 1では、 N型 MOSFETの代わりに P型 MOSFETが用いられ、 P型 MOSFEの代わりに N型 MOSFETが用いられてもよレ、。図 9は、本発明の変形例 2に係る発振回路を示す回路図である。図 9に示す発振回路 1Bは、発振回路 1においてトランジスタ 21, 22, 25, 42, 51, 52力 Ν型 MOSFET力ら P型 MOSF ETに変更され、トランジスタ 23， 24, 43, 44が P型 MOSFETから N型 MOSFETに変更されている。

[0062] また、発振回路 1では、電源の一方の電位 6が低電位であり、他方の電位 5が高電位であつたが、発振回路 1Bでは、電源の一方の電位 6が高電位であり、他方の電位 5が低電位である。また、発振回路 1では、抵抗 55と抵抗 56との間に第 1の基準電圧 Vrefhが発生し、抵抗 54と抵抗 55とに第 2の基準電圧 Vreflが発生していた力発振回路 1Bでは、抵抗 55と抵抗 56との間に第 2の基準電圧 Vreflが発生し、抵抗 54 と抵抗 55とに第 1の基準電圧 Vrefhが発生する。

[0063] 発振回路 1Bでは、発振回路 1と異なり、図 3における時間 tlhがキャパシタ 27の充電時間となり、時間 thlがキャパシタ 27の放電時間となるが、その他の動作は発振回路 1の動作と同様であり、発振回路 1と同様の利点を得ることができる。

[0064] また、本実施形態および本変形例では、トランジスタとして MOSFETが用いられた力バイポーラトランジスタであってもよい。

[0065] また、本実施形態および本変形例では、説明の簡単化のために、電流調整回路 4

0におけるトランジスタ 21 , 42, 43， 44および基準電圧発生回路 50におけるトランジスタ 51とトランジスタ 52のゲート長及びゲート幅を同一であるとした力それぞれ異なつていてもよい。

[0066] 同様に、本実施形態および本変形例では、説明の簡単化のために、三角波発生回路 20におけるトランジスタ 21とトランジスタ 22のゲート長及びゲート幅は同一であり、トランジスタ 23とトランジスタ 24のゲート長及びゲート幅は同一であり、トランジスタ 2 5とトランジスタ 21のゲート長は同一であって、トランジスタ 25のゲート幅はトランジスタ 21の 2倍とした力電流 Iref6と電流 Iref7との電流比が 1 : 2であれば、トランジスタ 21 , 22, 23, 24, 25は本実施形態のゲート長及びゲート幅と異なっていてもよい。

[0067] また、本実施形態および本変形例では、電流調整回路 40は、 2段のカレントミラー回路から構成されたが、比較回路 30の応答遅延時間 tdの長さに応じて、 2N段の力レントミラー回路 (Nは 1以上の整数)から構成されてもよい。 2N段のカレントミラー回路で構成することにより、電源電圧の変化に対する Iref4の変化の大きさを N倍に拡大すること力 Sできる。段数は、比較回路の電源電圧の変化に対する遅延時間の変化を相殺するように決められる。

[0068] また、本実施形態および本変形例では、集積回路を想定して発振回路 1の全ての回路に単一の電源電圧が供給されたが、最低限、比較回路 30の電源電圧と電流調整回路 40の電源電圧とが同一であればよぐ他の回路 10， 20, 50には異なる電源電圧が供給されても、発振回路 1と同様の利点を得ることができる。

[0069] また、本実施形態および本変形例では、基準電圧発生回路 50の分圧回路 53が 3 つの抵抗 54， 55, 56で構成された力分圧回路 53は直列に接続された複数の抵抗から構成され、第 1の基準電圧 Vrefhと第 2の基準電圧 Vreflとの間の電位差が複数の抵抗の電圧降下量の総和によって決定されてもよい。

[0070] また、本実施形態および本変形例では、基準電流源 10を備えたが、発振回路 1， 1 Aは、基準電流源 10を備えず、集積回路の外部に形成された基準電流源に接続されてもよい。

[0071] また、本実施形態では、キャパシタ 27がトランジスタ 24, 26のドレインと電源の高電位 5との間に接続されたが、トランジスタ 24, 26のドレインと電源の低電位 6との間に接続されてもよレ、。同様に、本変形例では、キャパシタ 27がトランジスタ 25， 26のドレインと電源の低電位 5との間に接続された力トランジスタ 25， 26のドレインと電源の高電位 6との間に接続されてもよい。

[0072] また、本実施形態では、トランジスタ 26がトランジスタ 25とキャパシタ 27との間に接続されたが、トランジスタ 24とキャパシタ 27との間に接続されてもよレ、。この場合、トランジスタ 26を P型 MOSFETに変更し、電流 Iref6が電流 Iref7の 2倍となるように、トランジスタ 21, 22, 23, 24, 25のゲート長及びゲート幅をそれぞれ変更すればょレ、。同様に、本変形例では、トランジスタ 26がトランジスタ 24とキャパシタ 27との間に接続されたが、トランジスタ 25とキャパシタ 27との間に接続されてもよい。この場合、トランジスタ 26を P型 MOSFETに変更し、電流 Iref6が電流 Iref7の 2倍となるように、トランジスタ 21, 22, 23, 24, 25のゲート長及びゲート幅をそれぞれ変更すればょレ、

[0073] また、本実施形態では、比較回路 30からクロック信号 XCLKを受け、キャパシタ 27 の充放電動作を切り換えるスィッチを N型 MOSFETのトランジスタ 26により構成したが、このスィッチを直列に接続された P型 MOSFETと N型 MOSFETとにより構成してもよレ、。具体的には、トランジスタ 26とトランジスタ 24のドレインにソースが接続され号 XCLKが入力される P型 MOSFETを本実施形態に付加することによりこの構成を実現する。スィッチを直列に接続された P型 MOSFETと N型 MOSFETにより構成することにより、このスィッチを介して高電位 5から低電位 6へ流れる電流量を抑制でき、消費電力を削減することができる。産業上の利用可能性

本発明は、本発明は、発振回路に利用することができる。

Claims

請求の範囲

[1] 矩形波状のクロック信号を生成する発振回路であって、

キャパシタを含み、前記クロック信号の電圧値に応じて該キャパシタの充放電状態を切り換え、三角波信号を発生する三角波発生回路と、

前記三角波発生回路から出力された前記三角波信号を受けると共に第 1の基準電圧および第 2の基準電圧を受け、前記三角波信号の電圧値と該第 1の基準電圧の値との比較および前記三角波信号の電圧値と該第 2の基準電圧の値との比較に応じた電圧値を有する前記クロック信号を生成する比較回路と、

基準電流を出力する基準電流源に接続されると共に前記比較回路のための電源に接続され、該電源の電圧変化量に応じて該基準電流の値を変更した調整電流を生成する電流調整回路と、

前記電流調整回路から出力された前記調整電流の値に応じた電圧差を有する前記第 1の基準電圧および前記第 2の基準電圧を生成する基準電圧発生回路と、を備え、

前記電流調整回路は、前記比較回路のための電源の電圧が上昇する場合に前記調整電流を増加し、該電源の電圧が低下する場合には前記調整電流を減少し、前記基準電圧発生回路は、前記調整電流が増加する場合に前記第 1の基準電圧と前記第 2の基準電圧との電位差を大きくし、前記調整電流が減少する場合には前記第 1の基準電圧と前記第 2の基準電圧との電位差を小さくする、

発振回路。

[2] 前記電流調整回路は、

前記基準電流が入力される第 1のカレントミラー回路と、

前記第 1のカレントミラー回路の出力電流が入力され、前記電源から電圧の供給を受ける第 2のカレントミラー回路と、を有し、前記第 2のカレントミラー回路の出力電流を前記調整電流として出力することを特徴とする、

請求項 1に記載の発振回路。

[3] 前記基準電圧発生回路は、

前記調整電流が入力される第 3のカレントミラー回路と、前記第 3のカレントミラー回路の出力電流が流れる分圧回路と、

を有し、

前記分圧回路は、互いに直列に接続された複数の抵抗を含み、該複数の抵抗のうちの少なくとも 1つの抵抗の電圧降下量を電圧差とする前記第 1の基準電圧および前記第 2の基準電圧を生成する、

ことを特徴とする請求項 1に記載の発振回路。

[4] 前記基準電圧発生回路は、

前記調整電流が入力される第 3のカレントミラー回路と、

前記第 3のカレントミラー回路の出力電流が流れる分圧回路と、

を有し、

ことを特徴とする請求項 2に記載の発振回路。

[5] 前記電流調整回路の前記第 1のカレントミラー回路は、

前記基準電流源に接続された第 1の電流端子、前記電源の一方の電位に接続された第 2の電流端子、および該第 1の電流端子に接続された制御端子を有する第 1 のトランジスタと、

前記第 1のトランジスタの制御端子に接続された制御端子、第 1の電流端子、および前記電源の一方の電位に接続された第 2の電流端子を有する第 2のトランジスタとを有し、

前記電流調整回路の前記第 2のカレントミラー回路は、

前記第 2のトランジスタの第 1の電流端子に接続された第 1の電流端子、前記電源の他方の電位に接続された第 2の電流端子、および該第 1の電流端子に接続された制御端子を有する第 3のトランジスタと、

前記第 3のトランジスタの制御端子に接続された制御端子、第 1の電流端子、および前記電源の他方の電位に接続された第 2の電流端子を有する第 4のトランジスタとを有する、

ことを特徴とする請求項 2に記載の発振回路。

[6] 前記基準電圧発生回路の前記第 3のカレントミラー回路は、

前記電流調整回路に接続された第 1の電流端子、前記電源の一方の電位に接続された第 2の電流端子、および該第 1の電流端子に接続された制御端子を有する第 5のトランジスタと、

前記第 5のトランジスタの制御端子に接続された制御端子、第 1の電流端子、および前記電源の一方の電位に接続された第 2の電流端子を有する第 6のトランジスタと、を有し、

前記基準電圧発生回路の前記分圧回路は、前記第 6のトランジスタの第 1の電流端子と前記電源の他方の電位との間に接続される、

ことを特徴とする請求項 3に記載の発振回路。

[7] 前記基準電圧発生回路の前記第 3のカレントミラー回路は、

ことを特徴とする請求項 4に記載の発振回路。