JP5280449B2 - 基準周波数生成回路、半導体集積回路、電子機器 - Google Patents

Description

この発明は、基準クロックを生成する基準周波数生成回路に関し、さらに詳しくは、基準周波数生成回路における発振制御に関する。

従来より、ＰＬＬやＤＬＬのようなクロック生成回路は、基準周波数に基づいて所望の周波数を有するクロックを生成している。この基準周波数を生成する回路の例として、抵抗および容量を含むＲＣ発振器や、電流源および容量を含むＩＣ発振器が知られている。このような発振器（基準周波数生成回路）は、特許文献１や特許文献２などに開示されたシングル型と、特許文献３や特許文献４などに開示された差動型とに大きく分類できる。

図２４Ａは、特許文献１に開示された従来のシングル型の基準周波数生成回路の構成を示す。この回路では、発振回路８１は、容量Ｃを充電／放電することにより発振信号ＯＳＣを出力する。発振制御回路８２は、発振回路８１の充放電動作を制御するために基準クロックＣＫを出力する。

図２４Ｂのように、発振信号ＯＳＣの信号レベルが所定電圧ＶＨに到達すると、基準クロックＣＫは、ローレベルからハイレベルに遷移する。これにより、容量Ｃが放電されて発振信号ＯＳＣの信号レベルが減少する。所定時間の経過後、基準クロックＣＫは、ハイレベルからローレベルに遷移する。これにより、容量Ｃが充電されて発振信号ＯＳＣの信号レベルが増加する。このようにして、発振回路８１の時定数に対応する周波数の基準クロックＣＫが生成される。

図２５Ａは、特許文献３に開示された従来の差動型の基準周波数生成回路の構成を示す。この回路では、発振回路９１は、容量Ｃ１，Ｃ２をそれぞれ充電／放電することにより発振信号ＯＳＣ１，ＯＳＣ２を出力する。発振制御回路９２は、発振回路９１の充放電動作を制御するために基準クロックＣＫ１，ＣＫ２を出力する。

図２５Ｂのように、発振信号ＯＳＣ１の信号レベルがインバータ９０１の閾値電圧ＶＴ１に到達すると、基準クロックＣＫ１は、ローレベルからハイレベルに遷移し、基準クロックＣＫ２は、ハイレベルからローレベルに遷移する。これにより、容量Ｃ１が放電されて発振信号ＯＳＣ１の信号レベルが減少するとともに、容量Ｃ２が充電されて発振信号ＯＳＣ２の信号レベルが増加する。次に、発振信号ＯＳＣ２の信号レベルがインバータ９０２の閾値電圧ＶＴ２に到達すると、基準クロックＣＫ１は、ハイレベルからローレベルに遷移し、基準クロックＣＫ２は、ローレベルからハイレベルに遷移する。これにより、容量Ｃ１が充電されて発振信号ＯＳＣ１の信号レベルが増加するとともに、容量Ｃ２が放電されて発振信号ＯＳＣ２の信号レベルが減少する。このようにして、発振回路９１の時定数に対応する周波数の基準クロックＣＫ１，ＣＫ２が生成される。

特開平９−１０７２７３号公報 特開平９−３１２５５２号公報 特開平６−７７７８１号公報 特開平１０−７０４４０号公報

しかしながら、従来の差動型の基準周波数生成回路では、発振制御回路９２を構成する各要素が遅延時間を有しているため、発振信号ＯＳＣ１（または、ＯＳＣ２）の信号レベルが所定電圧に到達してから発振制御回路９２の応答時間Δｔが経過した後に基準クロックＣＫ１，ＣＫ２の信号レベルが遷移する。そのため、基準クロックＣＫ１，ＣＫ２の周波数は、過渡時間Ｔｉｃ（発振信号の信号レベルが所定電圧に到達するまでの時間）だけでなく、遅延時間（応答時間Δｔ）によっても変動する。

さらに、従来のシングル型の基準周波数生成回路では、容量Ｃの放電が完了した後に基準クロックＣＫの信号レベルを元に戻して容量Ｃの充電を再開させるために、リセット時間ΔＴを設定する必要がある。そのため、基準クロックＣＫの周波数は、過渡時間Ｔｉｃだけでなく、遅延時間（応答時間Δｔおよびリセット時間ΔＴ）によっても変動する。

このような遅延時間は、一定時間ではなく、周辺環境の変動（例えば、温度変化や電源電圧変動など）によって変化する。そのため、基準クロックの周波数を安定させることが非常に困難であった。また、基準クロックの周波数を高速化させる程、過渡時間に対する遅延時間の比率が高くなり、基準クロックの周波数の変動が顕著になる。このような遅延時間による影響を軽減するためには、発振制御回路の電力供給量を増加させて発振制御回路の応答時間を短縮しなければならないので、基準クロックの周波数の高速化に伴って基準周波数生成回路の消費電力が増大してしまう。

そこで、この発明は、基準周波数生成回路において遅延時間の変動に起因する基準クロックの周波数変動を抑制することを目的とする。

この発明の１つの局面に従うと、基準周波数生成回路は、基準クロックを生成する回路であって、上記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、上記第２の発振信号の信号レベルを増加させるとともに上記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、上記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第１の論理レベルに遷移させ、上記第２の発振信号の信号レベルが上記比較電圧に到達したことを検出すると上記基準クロック
の信号レベルを第２の論理レベルに遷移させる発振制御回路と、上記第１および第２の発振信号のそれぞれの電力に応じた中間信号の信号レベルと基準電圧との差が小さくなるように、上記比較電圧を増減させるレファレンス制御回路とを備える。

上記基準周波数生成回路では、第１および第２の発振信号のそれぞれの電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックの周波数変動を抑制できる。これにより、消費電力の増大を抑制しつつ基準クロックの周波数を高速化させることができる。さらに、フィードバック制御を施すことによりループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズを低減できる。これにより、基準周波数生成回路の共振特性（Ｑ値）を向上させることができ、基準クロックの周波数ばらつきを低減できる。

この発明のもう１つの局面に従うと、基準周波数生成回路は、基準クロックを生成する回路であって、上記基準クロックの信号レベルの遷移に応答して、発振信号の信号レベルを増加させる動作と、上記発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、上記発振信号の信号レベルが比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第１の論理レベルに遷移させ、所定時間の経過後に上記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、上記発振信号の電力に応じた中間信号の信号レベルと基準電圧との差が小さくなるように、上記比較電圧を増減させるレファレンス制御回路とを備える。

上記基準周波数生成回路では、発振信号の電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックの周波数変動を抑制できる。これにより、従来のシングル型の基準周波数生成回路よりも、消費電力の増大を抑制しつつ基準クロックの周波数を高速化させることができる。また、基準クロックの周波数ばらつきを低減できる。

以上のように、遅延時間の変動に起因する基準クロックの周波数変動を抑制できる。

実施形態１による基準周波数生成回路の構成例を示す図。 図１に示した基準周波数生成回路による発振動作について説明するためのタイミングチャート。 図１に示した基準周波数生成回路によるフィードバック制御について説明するためのタイミングチャート。 図１に示したレファレンス制御回路の変形例について説明するための図。 実施形態２による基準周波数生成回路の構成例を示す図。 図５に示した基準周波数生成回路による発振動作について説明するためのタイミングチャート。 図５に示した基準周波数生成回路における発振信号の波形および発振信号の累積平均電力の波形を示すグラフ。 図５に示した発振回路およびレファレンス制御回路の簡易モデル図。 図８に示した簡易モデルに基づくセンシティビティ解析結果を示すグラフ。 実施形態３による基準周波数生成回路の構成例を示す図。 図１０に示した基準周波数生成回路の動作について説明するためのタイミングチャート。 図１０に示したレファレンス制御回路の変形例について説明するための図。 実施形態４による基準周波数生成回路の構成例を示す図。 図１３に示した基準周波数生成回路の動作について説明するためのタイミングチャート。 初期化回路について説明するための図。 ＲＣフィルタの変形例について説明するための図。 （Ａ）チョッパ技術を適用しない場合の比較電圧の波形図。（Ｂ）チョッパ技術を適用した場合の比較電圧の波形図。 チョッパ技術による効果について説明するためのグラフ。 基準電圧生成回路の変形例について説明するための図。 図１に示した基準周波数生成回路を備える半導体集積回路の構成例を示す図。 図２０に示した半導体集積回路を備える電子機器の構成例を示す図。 発振回路の変形例について説明するための図。 図１に示した基準周波数生成回路の変形例について説明するための図。 （Ａ）従来のシングル型の基準周波数生成回路の構成図。（Ｂ）図２４Ａに示した基準周波数生成回路の動作を示すタイミングチャート。 （Ａ）従来の差動型の基準周波数生成回路の構成図。（Ｂ）図２５Ａに示した基準周波数生成回路の動作を示すタイミングチャート。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（実施形態１）
図１は、この発明の実施形態１による基準周波数生成回路１の構成例を示す。この回路１は、基準クロックＣＫａ，ＣＫｂを生成するものであり、発振回路１１と、発振制御回路１２と、基準電圧生成回路１３と、レファレンス制御回路１４とを備える。基準クロックＣＫａ，ＣＫｂは、それぞれ、発振回路１１の時定数に対応する周波数を有し、それぞれの信号レベルは、互いに相補的に変動する。

〔発振回路および発振制御回路〕
発振回路１１は、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルを相補的に増減させる。発振回路１１は、発振信号ＯＳＣａ，ＯＳＣｂをそれぞれ生成するための容量Ｃａ，Ｃｂと、定電流を供給するための定電流源ＣＳ１０１ａ，ＣＳ１０１ｂと、容量Ｃａ，Ｃｂの接続状態を切り換えるためのスイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ（接続切換部）とを含む。発振制御回路１２は、発振信号ＯＳＣａの信号レベル（または、発振信号ＯＳＣｂの信号レベル）が比較電圧ＶＲよりも高くなったことを検出すると基準クロックＣＫａ，ＣＫｂの信号レベルを遷移させる。発振制御回路１２は、比較電圧ＶＲと発振信号ＯＳＣａの信号レベルとを比較する比較器ＣＭＰａと、比較電圧ＶＲと発振信号ＯＳＣｂの信号レベルとを比較する比較器ＣＭＰｂと、比較器ＣＭＰａ，ＣＭＰｂの出力信号ＯＵＴａ，ＯＵＴｂを受けて基準クロックＣＫａ，ＣＫｂを出力するＲＳラッチ回路１０２とを含む。

〔発振動作〕
ここで、図２を参照して、図１に示した発振回路１１および発振制御回路１２による発振動作について説明する。

発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰａは、出力信号ＯＵＴａをハイレベルからローレベルに遷移させる。ＲＳラッチ回路１０２は、出力信号ＯＵＴａの遷移に応答して、基準クロックＣＫａをハイレベルに遷移させるとともに基準クロックＣＫｂをローレベルに遷移させる。発振回路１１では、基準クロックＣＫａ，ＣＫｂの遷移に応答してスイッチＳＷ１ａ，ＳＷ２ｂがオフ状態になるとともにスイッチＳＷ１ｂ，ＳＷ２ａがオン状態になり、容量Ｃａが放電され、容量Ｃｂが充電される。このように、発振回路１１は、発振信号ＯＳＣａの信号レベルを減少させるとともに、ＩＣ時定数（定電流源ＣＳ１０１ｂの電流値と容量Ｃｂの容量値によって決定される時定数）で発振信号ＯＳＣｂの信号レベルを増加させる。

一方、発振信号ＯＳＣｂの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰｂは、出力信号ＯＵＴｂをハイレベルからローレベルに遷移させ、ＲＳラッチ回路１０２は、基準クロックＣＫａ，ＣＫｂをそれぞれローレベル，ハイレベルに遷移させる。発振回路１１では、基準クロックＣＫａ，ＣＫｂの遷移に応答してスイッチＳＷ１ａ，ＳＷ２ｂがオン状態になるとともにスイッチＳＷ１ｂ，ＳＷ２ａがオフ状態になり、容量Ｃａが充電され、容量Ｃｂが放電される。このように、発振回路１１は、ＩＣ時定数（定電流源ＣＳ１０１ａの電流値と容量Ｃａの容量値によって決定される時定数）で発振信号ＯＳＣａの信号レベルを増加させるとともに、発振信号ＯＳＣｂの信号レベルを減少させる。

〔基準電圧生成回路〕
図１に戻って、基準電圧生成回路１３は、接地電圧ＧＮＤに対して所定の電位差を有する定電圧を基準電圧Ｖｒｅｆとして生成する。基準電圧生成回路１３は、バンドギャップレファレンス回路（ＢＧＲ）１０３と、定電圧回路（ｐＭＯＳトランジスタＴ１０３，抵抗Ｒ１０２，Ｒ１０３，差動増幅回路Ａ１０３）とを含む。

〔レファレンス制御回路〕
レファレンス制御回路１４は、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれの電力に比例する中間信号Ｓｐの信号レベル（ここでは、発振信号ＯＳＣａ，ＯＳＣｂの各時定数波形の累積平均電力）と基準電圧Ｖｒｅｆとの差が小さくなるように、比較電圧ＶＲを増減させる。レファレンス制御回路１４は、スイッチ１０４ａ，１０４ｂ（スイッチ回路）と、ＲＣフィルタ１０５とを含む。

基準クロックＣＫｂの信号レベルがハイレベルである場合、スイッチ１０４ａは、オン状態になり、発振信号ＯＳＣａを通過させる。一方、基準クロックＣＫａの信号レベルはローレベルであるので、スイッチ１０４ｂは、オフ状態になり、発振信号ＯＳＣｂを遮断する。また、基準クロックＣＫｂの信号レベルがローレベルである場合、スイッチ１０４ａは、オフ状態になり、発振信号ＯＳＣａを遮断する。一方、基準クロックＣＫａの信号レベルはハイレベルであるので、スイッチ１０４ｂは、オン状態になり、発振信号ＯＳＣｂを通過させる。このように、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して発振信号ＯＳＣａ，ＯＳＣｂを交互に通過させることにより、基準クロックＣＫａ，ＣＫｂのそれぞれの時定数波形成分（発振回路１１の時定数で増加する波形成分）がＲＣフィルタ１０５に供給される。

ＲＣフィルタ１０５は、スイッチ１０４ａ，１０４ｂを通過した発振信号ＯＳＣａ，ＯＳＣｂからその発振信号の電力に比例する中間信号Ｓｐを抽出する機能（信号抽出機能）と、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差に対応する比較電圧ＶＲを出力する機能（差分出力機能）とを有する。例えば、ＲＣフィルタ１０５は、抵抗Ｒ１０５と、容量Ｃ１０５と、差動増幅回路Ａ１０５とを含む。すなわち、ＲＣフィルタ１０５は、信号抽出機能および差分出力機能の両方を有する積分回路によって構成される。

〔フィードバック制御〕
次に、図３を参照して、図１に示したレファレンス制御回路１４によるフィードバック制御について説明する。

発振制御回路１２の応答時間Δｔ（発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達してから基準クロックＣＫａ，ＣＫｂの信号レベルが遷移するまでの遅延時間）が短くなると、基準クロックＣＫａ，ＣＫｂの周期が短くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間（すなわち、容量Ｃａ，Ｃｂの充電期間）も短くなるので、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が減少する。その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも低くなり、レファレンス制御回路１４は、比較電圧ＶＲを増加させる。これにより、過渡時間Ｔｉｃ（基準クロックＣＫａ，ＣＫｂの信号レベルが遷移してから発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達するまでの時間）が長くなって、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなって、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が増加し、中間信号Ｓｐの信号レベルと基準電圧ＶＲとの差が小さくなる。

逆に、発振制御回路１２の応答時間Δｔが長くなると、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなり、その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも高くなるので、レファレンス制御回路１４は、比較電圧ＶＲを減少させる。これにより、過渡時間Ｔｉｃが短くなって、基準クロックＣＫａ，ＣＫｂの周期が短くなる。

以上のように、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれの合計電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。これにより、消費電力（特に、比較器ＣＭＰａ，ＣＭＰｂの消費電力）の増大を抑制しつつ基準クロックＣＫａ，ＣＫｂの周波数を高速化できる。

さらに、フィードバック制御のループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズ（例えば、比較電圧ＶＲの低周波ノイズや、比較器ＣＭＰａ，ＣＭＰｂの出力ノイズなど）を低減できる。これにより、基準周波数生成回路の共振特性（Ｑ値）を向上させることができ、基準クロックＣＫａ，ＣＫｂの周波数ばらつきを低減できる。

また、基準電圧生成回路１３は、接地電圧ＧＮＤを基準として基準電圧Ｖｒｅｆを生成するので、電源電圧ＶＤＤが変動しても基準電圧Ｖｒｅｆは変動しない。そのため、比較電圧ＶＲの不要な変動が抑制され、その結果、過渡時間Ｔｉｃの長さが安定する。これにより、電源電圧ＶＤＤの変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。

（レファレンス制御回路の変形例）
図４Ａ，図４Ｂのように、レファレンス制御回路１４は、ＲＣフィルタ１０５に代えてＲＣフィルタ１０５ａ，１０５ｂを含んでいても良い。図４Ａに示したＲＣフィルタ１０５ａは、信号抽出機能を有するローパスフィルタＬＰＦと、差分出力機能を有する差動増幅回路Ａ１０５と、差動増幅回路Ａ１０５からの比較電圧ＶＲを平滑化する容量Ｃ１１１とを含む。図４Ｂに示したＲＣフィルタ１０５ｂは、図４Ａに示したローパスフィルタＬＰＦに代えて、スイッチ１０４ａ，１０４ｂにそれぞれ対応するローパスフィルタＬＰＦａ，ＬＰＦｂを含む。このＲＣフィルタ１０５ｂでは、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれから中間信号が抽出された後に、それらの中間信号が合成されて中間信号Ｓｐとして差動増幅回路Ａ１０５に供給される。このように、レファレンス制御回路１４は、図１のような機能一体型のＲＣフィルタ１０５を含んでいても良いし、図４Ａ，図４Ｂのような機能分離型のＲＣフィルタ１０５ａ，１０５ｂを含んでいても良い。また、レファレンス制御回路１４は、その他の回路（例えば、スイッチを通過した発振信号の電力を減衰させる減衰器）をさらに含んでいても良い。

（実施形態２）
図５は、この発明の実施形態２による基準周波数生成回路２の構成例を示す。この回路２は、図１に示した発振回路１１，基準電圧生成回路１３に代えて、発振回路２１，基準電圧生成回路２３を備える。その他の構成は、図１と同様である。

〔発振回路〕
発振回路２１は、図１に示した定電流源ＣＳ１０１ａ，ＣＳ１０１ｂに代えて、抵抗Ｒ２０１ａ，Ｒ２０１ｂを含む。図６のように、過渡期間Ｔｒｃにおいて、発振信号ＯＳＣａは、ＲＣ時定数（抵抗Ｒ２０１ａの抵抗値と容量Ｃａの容量値によって決定される時定数）で増加し、発振信号ＯＳＣｂは、ＲＣ時定数（抵抗Ｒ２０１ｂの抵抗値と容量Ｃｂの容量値によって決定される時定数）で増加する。このように、定電流源ＣＳ１０１ａ，ＣＳ１０１ｂを抵抗Ｒ２０１ａ，Ｒ２０１ｂに置き換えることにより、定電流源に発生する１／ｆノイズ（周波数に反比例するノイズ成分）を除去できるので、図１に示した基準周波数生成回路１よりも基準クロックＣＫａ，ＣＫｂの周波数の安定性を向上させることができる。さらに、抵抗Ｒ２０１ａ，Ｒ２０１ｂは、定電流源ＣＳ１０１ａ，ＣＳ１０１ｂよりも経年劣化が少ないので、長期間に渡って基準クロックＣＫａ，ＣＫｂを精度良く生成できる。

〔基準電圧生成回路〕
基準電圧生成回路２３は、抵抗Ｒ２０２，Ｒ２０３を含む。抵抗Ｒ２０２，Ｒ２０３は、電源電圧ＶＤＤおよび接地電圧ＧＮＤの電圧間を抵抗分割することによって、基準電圧Ｖｒｅｆを生成する。

ここで、電源電圧ＶＤＤ，発振信号ＯＳＣａ，および発振信号ＯＳＣａの累積平均電力（すなわち、中間信号Ｓｐ）の関係について説明する。図７Ａ，図７Ｂ，図７Ｃは、それぞれ、電源電圧ＶＤＤが０．９Ｖ，１．０Ｖ，１．１Ｖである場合の発振信号ＯＳＣａの時定数波形（図中の細線）および発振信号ＯＳＣａの累積平均電力の波形（図中の太線）を示す。図７Ａ，図７Ｂ，図７Ｃのように、電源電圧ＶＤＤの増加に伴って発振信号ＯＳＣａの信号レベルの増加速度が上昇する。そのため、電源電圧ＶＤＤの増加に伴って基準電圧Ｖｒｅｆが変動しない場合、比較電圧ＶＲも変動しないので、過渡時間Ｔｒｃが変動して基準クロックＣＫａ，ＣＫｂの周波数が変動してしまう。一方、電源電圧ＶＤＤが変動しても電源電圧ＶＤＤに対する累積平均電力の比率が所定比率になるまでの時間は一定である。例えば、累積平均電力が電源電圧ＶＤＤの１／２になるまでの時間は、常に２．５μｓである。すなわち、電源電圧ＶＤＤに対する中間信号Ｓｐの比率が一定になるように比較電圧ＶＲを制御すれば、過渡時間Ｔｒｃの長さを一定に保持できる。

基準電圧生成回路２３は、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率が一定になるように基準電圧Ｖｒｅｆを生成する。これにより、レファレンス制御回路１４は、電源電圧ＶＤＤに対する中間信号Ｓｐの比率が一定になるように比較電圧ＶＲを制御でき、その結果、電源電圧ＶＤＤの変動に起因する基準クロックの周波数変動を抑制することが可能となる。

〔簡易モデルによる解析〕
次に、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率と過渡時間Ｔｒｃとの関係について説明する。図８は、容量Ｃａの充電期間における発振回路２１およびレファレンス制御回路１４の簡易モデルを示す。この簡易モデルにおいて、“Ｃ”は容量Ｃａ、“Ｒ_１”は抵抗Ｒ２０１ａ、“Ｒ_２”は抵抗Ｒ１０５、“Ｖ_ｄｄ”は電源電圧ＶＤＤ、“Ｖ_ｒｅｆ”は基準電圧Ｖｒｅｆ、“Ｖ_Ｘ”は発振信号ＯＳＣａの信号レベルに対応する。

ここで、過渡時間Ｔｒｃを“τ”とすると、過渡時間Ｔｒｃにおいて容量Ｃａに充電される電荷量は（式１）、発振信号ＯＳＣａの累積平均電力（すなわち、中間信号Ｓｐ）は（式２）として表現できる。

１／（ＣＲ_１）＝ω_１、１／（ＣＲ_２）＝ω_２とすると（式１）から（式３）が得られる。

（式３）に（式２）を代入すると（式４）が得られる。

また、Ｖ_Ｘ（τ）は、（式５）として表現できる。

Ｖ_ｒｅｆ／Ｖ_ｄｄ＝Ａとして（式５）に（式４）を代入すると（式６）が得られる。

Ｒ_１はＲ_２よりも十分に小さいとすると（式６）より（式７）が得られる。

（式７）より、過渡時間Ｔｒｃは、時定数ω_１（発振回路２１の時定数）と比率Ａ（電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率）によって決定することがわかる。すなわち、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率を一定に保持することにより、過渡時間Ｔｒｃを時定数ω_１に対応する長さに設定できる。

〔簡易モデルに基づくセンシティビティ解析〕
次に、図９を参照して、基準周波数生成回路２のセンシティビティ解析について説明する。ここでは、Ｃ＝０．２ｐＦ，Ｒ_１＝７５ｋΩ，Ｒ_２＝１０００ｋΩ，Ｖｄｄ＝１．０Ｖとし、（式６）に基づいてセンシティビティ解析を行った。図中、発振周波数ｆは、“１／２τ”に相当し、比率Ａは、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率に相当し、周波数変動量Δｆ／ΔＶｒｅｆは、各比率Ａにおいて基準電圧Ｖｒｅｆを±１ｍＶの範囲で変動させた場合の発振周波数ｆの変動量に相当する。この解析結果より、比率Ａが小さくなるほど、発振周波数ｆが大きくなることがわかった。また、Ａ＝０．５の近傍において周波数変動量Δｆ／ΔＶｒｅｆが小さくなることがわかった。このように、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率を“０．５”の近傍に設定することが好ましい。

以上のように、基準電圧生成回路２３によって電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率を一定にすることにより、過渡時間Ｔｒｃの長さを一定に保持できるので、電源電圧ＶＤＤの変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。

なお、図５に示した基準周波数生成回路２は、ＲＣ型の発振回路２１に代えて、図１に示したＩＣ型の発振回路１１を備えていても良い。また、基準周波数生成回路２は、基準電圧生成回路２３に代えて、図１に示した基準電圧生成回路１３を備えていても良い。すなわち、基準電圧生成回路２３とＩＣ型の発振回路１１とを組み合わせて使用しても良いし、基準電圧生成回路１３とＲＣ型の発振回路２１とを組み合わせて使用しても良い。

（実施形態３）
図１０は、この発明の実施形態３による基準周波数生成回路３の構成例を示す。この回路３は、図５に示したレファレンス制御回路１４に代えて、レファレンス制御回路３４を備える。その他の構成は、図５と同様である。レファレンス制御回路３４は、図５に示したスイッチ１０４ａ，１０４ｂに代えて、抵抗３０１ａ，３０１ｂを含む。抵抗３０１ａ，３０１ｂのそれぞれの一方端は、ＲＣフィルタ１０５に接続され、抵抗３０１ａの他方端には発振信号ＯＳＣａが供給され、抵抗３０１ｂの他方端には発振信号ＯＳＣｂが供給される。

図１１のように、抵抗３０１ａ，３０１ｂをそれぞれ通過した発振信号ＯＳＣａ，ＯＳＣｂが合成されて合成信号Ｓｃが生成される。すなわち、合成信号Ｓｃは、抵抗３０１ａ，３０１ｂによって発振信号ＯＳＣａ，ＯＳＣｂを抵抗分割することによって生成される。ＲＣフィルタ１０５は、合成信号Ｓｃから合成信号Ｓｃの電力に比例する中間信号Ｓｐを抽出するとともに、中間信号Ｓｐの信号レベル（ここでは、合成信号Ｓｃの累積平均電力）と基準電圧Ｖｒｅｆとの差に対応する比較電圧ＶＲを出力する。

図５に示したレファレンス制御回路１４では、電源電圧ＶＤＤが低くなるに連れ、スイッチ１０４ａ，１０４ｂの制御信号（基準クロックＣＫａ，ＣＫｂ）の振幅が小さくなるため、スイッチ１０４ａ，１０４ｂのオン抵抗歪みが顕著になる。そのため、図５に示した基準周波数生成回路２の構成では、低電圧化（電源電圧を低くすること）が困難である。一方、図１０に示した基準周波数生成回路３では、スイッチ１０４ａ，１０４ｂが抵抗３０１ａ，３０１ｂに置き換えられているので、オン抵抗歪みが発生しない。そのため、図５に示した基準周波数生成回路２よりも低電圧化することができる。

なお、基準周波数生成回路３は、ＲＣ型の発振回路２１に代えて図１に示したＩＣ型の発振回路１１を備えていても良いし、基準電圧生成回路２３に代えて図１に示した基準電圧生成回路１３を備えていても良い。すなわち、レファレンス制御回路３４とＩＣ型の発振回路１１とを組み合わせて使用しても良いし、レファレンス制御回路３４と基準電圧生成回路１３とを組み合わせて使用しても良い。

（レファレンス制御回路の変形例）
図１０に示したレファレンス制御回路３４において、ＲＣフィルタ１０５は、抵抗Ｒ１０５を含んでいなくても良い。また、図１２Ａ，図１２Ｂのように、レファレンス制御回路３４は、ＲＣフィルタ１０５に代えて、ＲＣフィルタ１０５ｃ，１０５ｄを含んでいても良い。図１２Ａに示したＲＣフィルタ１０５ｃは、信号抽出機能を有する容量Ｃ３０１と、差動増幅回路Ａ１０５と、容量Ｃ１１１とを含む。図１２Ｂに示したＲＣフィルタ１０５ｄは、図１２Ａに示した容量Ｃ３０１に代えて、抵抗３０１ａ，３０１ｂにそれぞれ対応する容量Ｃ３０１ａ，Ｃ３０１ｂを含む。また、レファレンス制御回路３４は、その他の回路（例えば、抵抗３０１ａ，３０１ｂを通過した発振信号ＯＳＣａ，ＯＳＣｂの電力を減衰させる減衰器）をさらに含んでいても良い。

（実施形態４）
図１３は、この発明の実施形態４による基準周波数生成回路４の構成例を示す。この回路４は、発振回路４１と、発振制御回路４２と、レファレンス制御回路４４と、図１に示した基準電圧生成回路１３とを備える。基準クロックＣＫは、発振回路４１の時定数に対応する周波数を有する。

〔発振回路および発振制御回路〕
発振回路４１は、基準クロックＣＫの信号レベルの遷移に応答して、発振信号ＯＳＣａの信号レベルを増減させる。発振回路４１は、容量Ｃａと、定電流源ＣＳ１０１ａと、スイッチＳＷ１ａ，ＳＷ２ａとを含む。発振制御回路４２は、発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなったことを検出すると、基準クロックＣＫをローレベルからハイレベルに遷移させ、所定時間の経過後に基準クロックＣＫをハイレベルからローレベルに遷移させる。発振制御回路４２は、比較器ＣＭＰａと、遅延回路４０１とを含む。

〔発振動作〕
ここで、図１４を参照して、図１３に示した発振回路４１および発振制御回路４２による発振動作について説明する。発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰａは、出力信号ＯＵＴａをローレベルからハイレベルに遷移させる。遅延回路４０１は、出力信号ＯＵＴａを遅延させて基準クロック信号ＣＫとして出力する。発振回路４１では、基準クロックＣＫの遷移に応答して容量Ｃａが放電される。このようにして、発振回路４１は、発振信号ＯＳＣａの信号レベルを減少させる。リセット時間ΔＴ（遅延回路４０１の遅延時間）の経過後、基準クロックＣＫの信号レベルは、ハイレベルからローレベルに遷移する。発振回路４１では、基準クロックＣＫの遷移に応答して容量Ｃａが充電される。このようにして、発振回路４１は、ＩＣ時定数（定電流源ＣＳ１０１ａの電流量と容量Ｃａの容量値で決定される時定数）で発振信号ＯＳＣａの信号レベルを増加させる。

〔レファレンス制御回路〕
図１３に戻って、レファレンス制御回路４４は、発振信号ＯＳＣａの電力に比例する中間信号Ｓｐの信号レベル（ここでは、発振信号ＯＳＣａの累積平均電力）と基準電圧Ｖｒｅｆとの差が小さくなるように、比較電圧ＶＲを増減させる。レファレンス制御回路４４は、図１に示したＲＣフィルタ１０５と同様の構成を有する。

発振制御回路４２の応答時間Δｔが短くなると、基準クロックＣＫの周期が短くなる。また、発振信号ＯＳＣａの信号レベルの増加期間も短くなるので、発振信号ＯＳＣａの最大振幅が減少する。その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも低くなり、レファレンス制御回路４４は比較電圧ＶＲを増加させる。これにより、過渡時間Ｔｉｃが長くなって、基準クロックＣＫの周期が長くなる。また、発振信号ＯＳＣａの信号レベルの増加期間も長くなって、発振信号ＯＳＣａの最大振幅が増加するので、中間信号Ｓｐの信号レベルと基準電圧ＶＲとの差が小さくなる。

逆に、発振制御回路４２の応答時間Δｔが長くなると、基準クロックＣＫの周期が長くなる。また、発振信号ＯＳＣａの信号レベルの増加期間も長くなり、その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも高くなるので、レファレンス制御回路４４は、比較電圧ＶＲを減少させる。これにより、過渡時間Ｔｉｃが短くなって、基準クロックＣＫの周期が短くなる。

以上のように、発振信号ＯＳＣａの電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックＣＫの周波数変動を抑制できる。これにより、従来のシングル型の基準周波数生成回路よりも、基準周波数生成回路の消費電力の増大を抑制しつつ基準クロックＣＫの周波数を高速化できる。

さらに、フィードバック制御のループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズを低減できる。これにより、基準周波数生成回路４の共振特性（Ｑ値）を向上させることができ、基準クロックＣＫの周波数ばらつきを低減できる。

（初期化回路）
基準周波数生成回路１，２，３，４は、図１５Ａに示した初期化回路５００をさらに備えていても良い。初期化回路５００は、外部制御に応答して、ＲＣフィルタ１０５に含まれる差動増幅回路Ａ１０５の反転入力端子と出力端子との接続状態を切り換える。例えば、基準周波数生成回路の起動時において、初期化回路５００は、差動増幅回路Ａ１０５の反転入力端子と出力端子とを短絡させる。これにより、比較電圧ＶＲを予め定められた電圧レベル（ここでは、基準電圧Ｖｒｅｆ）に初期化できる。また、比較電圧ＶＲが初期化された後に、初期化回路５００は、差動増幅回路Ａ１０５の反転入力端子を差動増幅回路Ａ１０５の出力端子から切り離す。これにより、レファレンス制御回路によるフィードバック制御が開始される。

このように初期化回路５００を備えることにより、比較電圧ＶＲの初期値異常による基準周波数生成回路の異常動作を回避できる。また、基準クロックの周波数が安定するまでに要する時間を短縮できる。なお、図１５Ｂのように、初期化回路５００は、機能一体型のＲＣフィルタ１０５だけでなく、機能分離型のＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄにも適用可能である。

（ＲＣフィルタの変形例）
図１６のように、ＲＣフィルタ１０５は、差動増幅回路Ａ１０５に代えて、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差に対応する一対の出力電圧ＶＰ，ＶＮを出力する差動増幅回路６０１と、基準クロックＣＫａを分周して制御クロックＣＫｃとして出力する分周回路６０２と、制御クロックＣＫｃに応答して動作するスイッチ６０３，６０４（チョッパ回路）とを含んでいても良い。例えば、制御クロックＣＫｃがハイレベルである場合、スイッチ６０３は、中間信号Ｓｐを差動増幅回路６０１の反転入力端子に供給するとともに基準電圧Ｖｒｅｆを差動増幅回路６０１の非反転入力端子に供給し、スイッチ６０４は、差動増幅回路６０１の非反転出力端子から出力された出力電圧ＶＰを選択して比較電圧ＶＲとして出力する。また、制御クロックＣＫｃがローレベルである場合、スイッチ６０３は、中間信号Ｓｐを差動増幅回路６０１の非反転入力端子に供給するとともに基準電圧Ｖｒｅｆを差動増幅回路６０１の反転入力端子に供給し、スイッチ６０４は、差動増幅回路６０１の反転出力端子から出力された出力電圧ＶＮを選択して比較電圧ＶＲとして出力する。このように、中間信号Ｓｐおよび基準電圧Ｖｒｅｆと差動増幅回路６０１の反転入力端子および非反転入力端子との対応関係を周期的に切り換えるとともに、出力電圧ＶＰ，ＶＮを交互に比較電圧ＶＲとして選択する。これにより、差動増幅回路６０１におけるフリッカノイズ（素子サイズに反比例するノイズ成分）は、チョッパ周波数（制御クロックＣＫｃの周波数）の整数倍の周波数を有する高調波の近傍に分散される。また、これらの高調波に分散されたフリッカノイズは、ＲＣフィルタ１０５によって減衰される。

以上のように、周知のチョッパ技術をＲＣフィルタ１０５に適用することにより、比較電圧ＶＲに重畳されたフリッカノイズを低減できる。例えば、チョッパ技術を適用しない場合、比較電圧ＶＲは、図１７Ａのように、大きな振幅でゆっくりと変動する。一方、チョッパ技術を適用した場合、比較電圧ＶＲは、図１７Ｂのように、小さな振幅で激しく変動する。このように、比較電圧ＶＲの変動幅を抑制できるので、図１８のように、基準周波数生成回路の共振特性（Ｑ値）をさらに向上させることができる。なお、図１８では、点線波形はチョッパ技術を適用しない場合の共振特性に対応し、実線波形はチョッパ技術を適用した場合の共振特性に対応する。また、チョッパ技術を適用することにより、フリッカノイズを低減するために回路面積を増大させなくても良くなるので、チョッパ技術を適用しない場合よりも、基準周波数生成回路の回路面積を削減できる。

また、制御クロックＣＫｃの周波数を基準クロックＣＫａの周波数よりも低くすることにより、基準クロックＣＫａによってスイッチ６０３，６０４を制御する場合よりも、差動増幅回路６０１による負荷容量（例えば、信号経路の寄生容量）の充放電時間を長くすることができる。これにより、差動増幅回路６０１の駆動能力を低くすることができるので、差動増幅回路６０１の消費電力を低減できる。なお、基準クロックＣＫａに代えて、基準周波数生成回路の内部信号（例えば、基準クロックＣＫｂや発振信号ＯＳＣａ，ＯＳＣｂなど）や外部からのクロックを分周回路６０２に供給しても良い。また、分周回路６０２を介さずに、基準周波数生成回路の内部信号や外部からのクロックを制御クロックＣＫｃとしてスイッチ６０３，６０４に供給しても良い。

なお、上記チョッパ技術は、ＲＣフィルタ１０５だけでなく、ＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄにも適用可能である。すなわち、ＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄは、差動増幅回路Ａ１０５に代えて、図１６に示した差動増幅回路６０１，分周回路６０２，スイッチ６０３，６０４を含んでいても良い。

（周波数調整）
以上の各実施形態において、発振回路１１，２１，４１の時定数を決定する定電流源（または、抵抗），容量をそれぞれ、可変電流源（または、可変抵抗），可変容量に置き換えても良い。このように構成することにより、発振回路１１，２１，４１の時定数を変更でき、基準クロックの周波数を調整することが可能になる。

また、図１９Ａのように、基準電圧生成回路１３において抵抗Ｒ１０３を可変抵抗Ｒ１０３ａに置き換えても良いし、図１９Ｂのように、基準電圧生成回路２３において抵抗Ｒ２０３を可変抵抗Ｒ２０３ａに置き換えても良い。このように構成することにより、基準電圧Ｖｒｅｆを可変電圧にすることができ、基準クロックＣＫａ，ＣＫｂの周波数を調整することが可能になる。また、発振回路に余計な構成（時定数を可変にするための構成）を追加することなく基準クロックＣＫａ，ＣＫｂの周波数を調整できるので、発振回路の時定数に不要な成分（例えば、可変抵抗を構成するスイッチが有する抵抗成分など）が含まれない。そのため、基準クロックＣＫａ，ＣＫｂの周波数を正確に設定できる。

（温度勾配特性）
以上の各実施形態において、発振回路１１，２１，４１の時定数が温度勾配特性を有する場合（すなわち、温度変化に伴って発振回路の時定数が変動する場合）、その時定数変動に伴って基準クロックＣＫａ，ＣＫｂの周波数も変動してしまう。このような周波数変動を抑制するために、基準電圧Ｖｒｅｆに任意の温度勾配特性（例えば、時定数の温度勾配特性に対して逆の温度勾配特性）を持たせても良い。例えば、図１９Ｃのように、抵抗Ｒ２００ａと、抵抗Ｒ２００ａと同一の温度係数（温度変化量に対する抵抗値の変化量の割合）を有する抵抗Ｒ２００ｂと、抵抗Ｒ２００ａとは異なる温度係数を有する抵抗Ｒ２００ｃとを用いて基準電圧生成回路２３を構成しても良い。また、抵抗Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃがそれぞれ異なる温度係数を有していても良い。このように構成することにより、温度変化に伴って抵抗分割比が変動するので、結果として基準電圧Ｖｒｅｆが温度勾配特性を有することになる。なお、半導体集積回路の製造プロセスにおいて多種多様の抵抗（ポリシリコン抵抗、拡散抵抗、ウエル抵抗など）を任意に選択して抵抗Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃとして形成することにより、抵抗Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃのそれぞれの温度係数を任意に設定できる。

以上のように、基準電圧Ｖｒｅｆが温度勾配特性を有することにより、発振回路の時定数の温度勾配特性を打ち消す（または小さくする）ことができ、温度変化に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。例えば、発振回路の時定数が正の温度勾配特性（温度増加に伴い時定数の値が増加する特性）を有する場合、基準電圧Ｖｒｅｆに負の温度勾配特性（温度増加に伴い電圧値が減少する特性）を持たせることにより、温度変化に起因する周波数変動を抑制できる。なお、基準電圧生成回路１３においてバンドギャップレファレンス回路１０３の出力に温度勾配特性を持たせても良い。このように構成することにより、基準電圧Ｖｒｅｆに温度勾配特性を持たせることができる。

（半導体集積回路および電子機器）
図２０のように、基準周波数生成回路１，２，３，４は、半導体集積回路に搭載可能である。図２０に示した半導体集積回路７は、基準周波数生成回路１の他に、ＣＰＵ７００を備える。ＣＰＵ７００は、基準周波数生成回路１からの基準クロックＣＫａを動作クロックとして動作する。また、基準周波数生成回路１において基準クロックの周波数が調整可能であれば、ＣＰＵ７００は、外部からの情報（例えば、温度情報など）に基づいて、基準周波数生成回路１の基準クロックの周波数を調整しても良い（例えば、基準電圧生成回路１３の抵抗Ｒ１０３ａの抵抗値を調整しても良い）。さらに、発振回路１１，２１，４１の時定数が温度勾配特性を有する場合、基準周波数生成回路を温度センサとして使用することも可能である。例えば、基準周波数生成回路２において、抵抗Ｒ２０１ａ，Ｒ２０１ｂの温度勾配特性と、抵抗Ｒ２０１ａ，Ｒ２０１ｂの抵抗値と基準クロックＣＫａ，ＣＫｂの周波数との対応関係とを予め把握しておけば、基準クロックＣＫａ，ＣＫｂの周波数変動に基づいて温度変化量を求めることが可能である。

また、図２１のように、半導体集積回路７は、携帯機器などの電子機器に搭載可能である。以上のように、基準周波数生成回路１，２，３，４を半導体集積回路や電子機器に搭載させることにより、半導体集積回路や電子機器を正確に動作させることができる。

（発振回路および発振制御回路の変形例）
なお、差動型の発振回路１１，２１の構成は、多種多様であり、図１や図５に示した構成に限定されない。例えば、発振回路１１は、スイッチＳＷ１ａ，ＳＷ１ｂを含んでいなくても良いし、図２２のように、２つの定電流源ＣＳ１０１ａ，ＣＳ１０１ｂに代えて容量Ｃａ，Ｃｂに交互に接続される定電流源ＣＳを含んでいても良い。同様に、発振回路２１は、スイッチＳＷ１ａ，ＳＷ１ｂを含んでいなくても良いし、図２２の定電流源ＣＳを抵抗に置き換えた構成であっても良い。また、差動型の発振制御回路１２の構成も図１に示した構成に限定されない。例えば、発振制御回路１２は、ＮＡＮＤ型ＲＳラッチ回路１０２に代えて、ＮＯＲ型ＲＳラッチ回路や、他の論理素子の組合せを含んでいても良いし、図２５Ａのような構成であっても良い。同様に、シングル型の発振回路４１および発振制御回路４２の構成も多種多様であり、図１３に示した構成に限定されない。

（基準周波数生成回路の極性）
以上の各実施形態において、基準周波数生成回路１，２，３，４の極性を反転させても良い。すなわち、基準周波数生成回路１，２，３，４は、所定時定数で発振信号の信号レベルを減少させるものであっても良い。例えば、図１に示した基準周波数生成回路１を図２３のように構成しても良い。図２３に示した基準周波数生成回路では、発振回路１１は、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して、発振信号ＯＳＣａの信号レベルを増加させるとともにＩＣ時定数で発振信号ＯＳＣｂの信号レベルを減少させる動作と、ＩＣ時定数で発振信号ＯＳＣａの信号レベルを減少させるとともに発振信号ＯＳＣｂの信号レベルを増加させる動作とを交互に実行する。発振制御回路１２は、発振信号ＯＳＣａの信号レベル（または、発振信号ＯＳＣｂの信号レベル）が比較電圧ＶＲよりも低くなったことを検出すると基準クロックＣＫａ，ＣＫｂの信号レベルを遷移させる。基準電圧生成回路１３は、電源電圧ＶＤＤに対して所定の電位差を有する低電圧を基準電圧Ｖｒｅｆとして生成する。このように構成した場合も、遅延時間の変動による基準クロックの周波数変動を抑制できる。

以上説明したように、この発明による基準周波数生成回路は、消費電力を抑制しつつ周波数の高い基準クロックを精度良く生成できるので、半導体集積回路のタイマー用途，動作クロック用途，サンプリングクロック用途などに有用である。

１，２，３，４ 基準周波数生成回路
１１，２１，４１ 発振回路
１２，４２ 発振制御回路
１３，２３ 基準電圧生成回路
１４，３４，４４ レファレンス制御回路
１０４ａ，１０４ｂ スイッチ
１０５，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ ＲＣフィルタ
３０１ａ，３０１ｂ 抵抗
５００ 初期化回路
６０１ 差動増幅回路
６０２ 分周回路
６０３，６０４ スイッチ

Claims (14)

1. 基準クロックを生成する回路であって、
   前記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、前記第２の発振信号の信号レベルを増加させるとともに前記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
   前記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第１の論理レベルに遷移させ、前記第２の発振信号の信号レベルが前記比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
   前記第１および第２の発振信号のそれぞれの電力に応じた中間信号の信号レベルと基準電圧との差が小さくなるように、前記比較電圧を増減させるレファレンス制御回路とを備える
   ことを特徴とする基準周波数生成回路。
2. 請求項１において、
   前記レファレンス制御回路は、
   前記第１および第２の発振信号をそれぞれ通過させる第１および第２の抵抗と、
   前記第１および第２の抵抗をそれぞれ通過した第１および第２の発振信号を合成して得られる合成信号からその合成信号の電力に比例する信号を前記中間信号として抽出するとともに、その抽出した中間信号の信号レベルと前記基準電圧との差に対応する電圧を前記比較電圧として出力するＲＣフィルタとを含む
   ことを特徴とする基準周波数生成回路。
3. 請求項１において、
   前記レファレンス制御回路は、
   前記基準クロックの信号レベルの遷移に応答して前記第１および第２の発振信号を交互に通過させるスイッチ回路と、
   前記スイッチ回路を通過した発振信号からその発振信号の電力に比例する信号を前記中間信号として抽出するとともに、その抽出した中間信号の信号レベルと前記基準電圧との差に対応する電圧を前記比較電圧として出力するＲＣフィルタとを含む
   ことを特徴とする基準周波数生成回路。
4. 請求項１，２，３のいずれか１項において、
   第１の電圧および第２の電圧の電圧間を抵抗分割することによって前記基準電圧を生成する基準電圧生成回路をさらに備え、
   前記発振回路は、
   前記第１および第２の発振信号をそれぞれ生成するための第１および第２の容量と、
   １以上の抵抗を有する抵抗部と
   前記基準クロックの信号レベルの遷移に応答して第１および第２の接続状態を交互に切り換える接続切換部とを含み、
   前記第１の接続状態では、前記第１の容量は、前記第１の電圧が供給される第１のノードに前記抵抗部を介して接続され、前記第２の容量は、前記第２の電圧が供給される第２のノードに接続され、
   前記第２の接続状態では、前記第２の容量は、前記第１のノードに前記抵抗部を介して接続され、前記第１の容量は、前記第２のノードに接続される
   ことを特徴とする基準周波数生成回路。
5. 請求項１，２，３のいずれか１項において、
   第１および第２の電圧のいずれか一方に対して所定の電位差を有する定電圧を前記基準電圧として生成する基準電圧生成回路をさらに備え、
   前記発振回路は、
   前記第１および第２の発振信号をそれぞれ生成するための第１および第２の容量と、
   定電流を供給するための電流供給部と、
   前記基準クロックの信号レベルの遷移に応答して第１および第２の接続状態を交互に切り換える接続切換部とを含み、
   前記第１の接続状態では、前記第１の容量は、前記第１の電圧が供給される第１のノードに前記電流供給部を介して接続され、前記第２の容量は、前記第２の電圧が供給される第２のノードに接続され、
   前記第２の接続状態では、前記第２の容量は、前記第１のノードに前記電流供給部を介して接続され、前記第１の容量は、前記第２のノードに接続される
   ことを特徴とする基準周波数生成回路。
6. 請求項１において、
   前記比較電圧の信号レベルを予め定められた信号レベルに初期化する初期化回路をさらに備える
   ことを特徴とする基準周波数生成回路。
7. 請求項１において、
   前記基準電圧は、可変電圧である
   ことを特徴とする基準周波数生成回路。
8. 請求項１において、
   前記基準電圧は、温度勾配特性を有する
   ことを特徴とする基準周波数生成回路。
9. 基準クロックを生成する回路であって、
   前記基準クロックの信号レベルの遷移に応答して、発振信号の信号レベルを増加させる動作と、前記発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
   前記発振信号の信号レベルが比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第１の論理レベルに遷移させ、所定時間の経過後に前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
   前記発振信号の電力に応じた中間信号の信号レベルと基準電圧との差が小さくなるように、前記比較電圧を増減させるレファレンス制御回路とを備える
   ことを特徴とする基準周波数生成回路。
10. 請求項９において、
    前記レファレンス制御回路は、
    前記発振信号から前記中間信号を抽出するとともに、その抽出した中間信号の信号レベルと前記基準電圧との差に対応する電圧を前記比較電圧として出力するＲＣフィルタを含む
    ことを特徴とする基準周波数生成回路。
11. 請求項２，３，１０のいずれか１項において、
    前記ＲＣフィルタは、
    前記中間信号および前記基準電圧にそれぞれ対応する一対の入力端子を有し、前記中間信号の信号レベルと前記基準電圧との差に対応する一対の出力電圧を出力する差動増幅回路と、
    前記中間信号および前記基準電圧と前記一対の入力端子との対応関係を周期的に切り換えるとともに、前記一対の出力電圧を前記比較電圧として交互に選択するチョッパ回路とを含む
    ことを特徴とする基準周波数生成回路。
12. 請求項１１において、
    前記ＲＣフィルタは、前記基準クロックを分周する分周回路をさらに含み、
    前記チョッパ回路は、前記分周回路の出力に応答して、前記対応関係の切り換えと前記出力電圧の選択とを実行する
    ことを特徴とする基準周波数生成回路。
13. 請求項１または９に記載の基準周波数生成回路と、
    前記基準周波数生成回路からの基準クロックに同期して動作するＣＰＵとを備える
    ことを特徴とする半導体集積回路。
14. 請求項１３に記載の半導体集積回路を備えることを特徴とする電子機器。

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